KR102673608B1 - 확대된 접합 임계 치수를 갖는 3차원 메모리 장치 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 230000000903 blocking effect Effects 0.000 claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 239000004020 conductor Substances 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims description 35
- 238000003860 storage Methods 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- 230000005641 tunneling Effects 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 14
- 230000001590 oxidative effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- 230000008569 process Effects 0.000 description 29
- 239000010408 film Substances 0.000 description 28
- 238000004519 manufacturing process Methods 0.000 description 26
- 239000000463 material Substances 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000000427 thin-film deposition Methods 0.000 description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- -1 arsenide Chemical compound 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000004615 ingredient Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- MGQQZGJIMOVHRZ-UHFFFAOYSA-N [Si].O=O Chemical compound [Si].O=O MGQQZGJIMOVHRZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910021642 ultra pure water Inorganic materials 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Abstract
확대된 접합 임계 치수를 갖는 3D 메모리 장치 및 이를 형성하는 방법에 대한 실시예가 개시된다. 일 예에서, 3D 메모리 장치가 개시된다. 이 3D 메모리 장치는 기판과, 기판 상에 복수의 인터리브형 도전체 층 및 유전체 층을 갖는 메모리 스택과, 제1 메모리 스택을 통해 수직으로 연장되고 메모리 스트링의 측벽을 따른 메모리 필름을 구비한 메모리 스트링을 포함한다. 메모리 필름은 유전체 층에 의해 개재된 불연속 차단층을 포함한다.
Description
본 개시의 실시예들은 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 확대된 접합 임계 치수(enlarged joint critical dimension: CD)를 갖는 3D 메모리 장치 및 그의 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선함으로써 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술이 어려워지고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀의 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 한계를 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 장치를 포함한다. 3D 메모리 아키텍처는 동일한 비트 밀도를 달성함에 있어 평면 메모리 셀보다 웨이퍼 면적을 적게 차지한다는 장점이 있다. 3D 메모리 아키텍처의 메모리 스트링은 스트링이 기판 위에 수직으로 배열된다는 점에서 평면 메모리 셀의 메모리 스트링과 다르다.
그러나, 셀의 크기가 계속해서 작아짐에 따라, 기존의 3차원 메모리 구조 및 제조 방법의 비용, 신뢰성, 성능 등에 관한 여러 가지 문제가 발생하고 있다. 따라서, 이러한 문제를 해결하기 위해서는 새로운 3차원 메모리 장치 및 그 제조 방법이 필요하다.
확대된 접합 임계 치수(enlarged joint critical dimension)를 갖는 3D 메모리 장치 및 이를 형성하는 방법에 대한 실시예가 본 명세서에 개시된다.
일 예에서, 기판과, 기판 상에 복수의 인터리브형 도전체 층 및 유전체 층(a plurality of interleaved conductor layers and dielectric layers)을 갖는 메모리 스택과, 제1 메모리 스택을 통해 수직으로 연장되고 메모리 스트링의 측벽을 따라 메모리 필름을 갖는 메모리 스트링을 포함하는 3D 메모리 장치가 개시된다. 메모리 필름은 유전체 층 사이에 개재된 불연속 차단층을 포함한다.
다른 예에서, 기판과, 기판 상에 복수의 인터리브형 도전체 층 및 유전체 층을 갖는 메모리 스택과, 제1 메모리 스택을 통해 수직으로 연장되고 메모리 스트링의 측벽을 따라 메모리 필름을 갖는 메모리 스트링을 포함하는 3D 메모리 장치가 개시된다. 메모리 필름은 유전체 층 사이에 개재된 불연속 차단층을 포함한다. 불연속 차단층은 여러 섹션을 가지며, 인접한 섹션 중 어느 것도 서로 연속적이지 않다.
또 다른 예에서, 3D 메모리 장치를 형성하는 방법이 개시된다. 인터리브형 희생층 및 유전체 층을 포함하는 유전체 데크가 기판 상에 형성된다. 제1 유전체 데크를 통해 수직으로 연장되는 개구가 형성된다. 개구의 측벽과 접하는 희생층의 측면이 에칭된다. 희생층이 에칭되는 위치에 불연속 차단층이 형성된다. 후속하여 저장층, 터널링층, 및 반도체 채널이 불연속 차단층 및 개재된 유전체 층 위에 형성된다.
본 명세서에 포함되며 그 일부를 이루는 첨부 도면은, 상세한 설명과 함께 본 개시의 실시예를 예시하며, 또한 본 개시의 원리를 설명하고, 당업자로 하여금 본 개시를 실시하고 사용할 수 있게 하는 역할을 한다.
도 1은 예시적인 3D 메모리 장치의 단면도를 예시한다.
도 2a는 본 개시의 일부 실시예에 따른, 확대된 접합 임계 치수를 갖는 예시적인 3D 메모리 장치의 단면을 예시한다.
도 2b는 본 개시의 일부 실시예에 따른, 확대된 접합 임계 치수를 갖는 다른 예시적인 3D 메모리 장치의 단면을 예시한다.
도 3a 내지 도 3f는 본 개시의 일부 실시예에 따른, 확대된 접합 임계 치수를 갖는 3D 메모리 장치를 형성하기 위한 예시적인 제조 프로세스를 도시한다.
도 4는 본 개시의 일부 실시예에 따른, 확대된 접합 임계 치수를 갖는 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
본 개시의 실시예들은 첨부 도면을 참조하여 설명될 것이다.
도 1은 예시적인 3D 메모리 장치의 단면도를 예시한다.
도 2a는 본 개시의 일부 실시예에 따른, 확대된 접합 임계 치수를 갖는 예시적인 3D 메모리 장치의 단면을 예시한다.
도 2b는 본 개시의 일부 실시예에 따른, 확대된 접합 임계 치수를 갖는 다른 예시적인 3D 메모리 장치의 단면을 예시한다.
도 3a 내지 도 3f는 본 개시의 일부 실시예에 따른, 확대된 접합 임계 치수를 갖는 3D 메모리 장치를 형성하기 위한 예시적인 제조 프로세스를 도시한다.
도 4는 본 개시의 일부 실시예에 따른, 확대된 접합 임계 치수를 갖는 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
본 개시의 실시예들은 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시를 위한 것임을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용들에서 이용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예", "다른 실시예" 등의 언급은 설명된 실시형태가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정한 특징, 구조, 또는 특성을 포함해야 하는 것은 아님을 나타낸다는 점에 유의한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련되어 설명될 경우, 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 달성하는 것은 명시적으로 설명하는지 여부에 관계없이 당업자의 지식 수준 내일 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용도로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조, 또는 특성을 단수형의 의미로 설명하기 위해 사용될 수 있거나, 특징들, 구조들 또는 특성들의 조합을 복수형의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수형 용어도, 적어도 부분적으로 문맥에 따라, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초한"이라는 용어는 반드시 배타적 요인 세트를 전달하려는 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "위(on)", "위에(above) 및 "위에 걸쳐(over)"의 의미는, "위"가 무엇인가의 "바로 위"를 의미할 뿐만 아니라 중간 특징 또는 층을 사이에 둔 무엇인가의 "위"의 의미도 포함하도록, 또한, "위에" 또는 "위에 걸쳐"가 무엇인가의 "위에" 또는 "위에 걸쳐"의 의미를 의미할 뿐만 아니라 중간 특징 또는 층을 사이에 두지 않은 무엇인가의 "위에" 또는 "위에 걸쳐"의 의미(즉, 무엇인가의 바로 위)를 또한 포함할 수 있도록 가장 넓게 해석되어야 한다는 점을 충분히 이해해야 한다.
또한, 본 명세서에서는 도면에 예시된 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들) 간의 관계를 설명하기 위하여 "밑(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어가 본 명세서에서 용이한 설명을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 더해, 사용 또는 동작 중인 장치의 상이한 방향들을 포함하도록 의도된다. 장치는 다르게 지향(90도 회전 또는 다른 방향으로 지향)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 서술자(descriptor)는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용되는 "기판(substrate)"이라는 용어는 후속 재료층들이 위에 추가되는 재료를 의미한다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가되는 재료들은 패터닝될 수도 있고 또는 패터닝되지 않고 유지될 수도 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨, 비화물, 인듐 포스파이드 등과 같은 다양한 반도체 재료 어레이를 포함할 수 있다. 또는, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 제조될 수도 있다.
본 명세서에서 사용되는 "층(layer)"이라는 용어는 두께가 있는 영역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부 구조물 전체의 위로 연장될 수도 있고, 또는 하부 또는 상부 구조의 범위보다 적은 범위를 가질 수도 있다. 또한, 층은 연속 구조물의 두께보다 적은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상단면과 하단면 또는 그 사이의 임의의 수평면 쌍 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 경사면을 따라 연장될 수 있다. 기판은 층일 수 있으며, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 위에, 또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 하나 이상의 도전체 및 접촉 층(상호연결 라인 및/또는 비아 접촉부가 형성됨)과 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용되는 "명목상의(nominal)/명목상으로(nominally)"라는 용어는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 원하는 또는 목표하는 특성 또는 파라미터의 값과 함께, 원하는 값보다 높거나 낮은 값들의 범위를 의미한다. 이러한 값들의 범위는 제조 프로세스에서의 약간의 편차 또는 공차에 기인할 수 있다. 본 명세서에서 사용되는 "약"이라는 용어는 대상 반도체 장치와 연관되는 특정 기술 노드에 따라 달라질 수 있는 정해진 수량의 값을 나타낸다. 특정 기술 노드에 기초하면, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 달라지는 주어진 수량의 값(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%)을 나타낼 수 있다.
본 명세서에서 사용되는 용어 "3D 메모리 장치"는, 메모리 스트링이 기판에 대하여 수직 방향으로 연장되도록 횡방향으로 배향된 기판 상에 메모리 셀 트랜지스터의 수직 방향 스트링(본 명세서에서는 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 장치를 지칭한다. 본 명세서에서 사용되는 "수직인/수직으로"라는 용어는 명목상으로 기판의 측면에 대하여 수직인 것을 의미한다.
예컨대 96개 이상의 레벨을 갖는 진보된 기술로 3D NAND 메모리 장치를 제작함에 있어서, 인터-데크 플러그 구조(inter-deck plug structure)에 의해 전기적으로 연결될 수 있는 2개의 적층된 채널 구조를 포함하는 듀얼-데크(dual-deck) 아키텍처가 통상적으로 사용된다. 인터-데크 플러그 구조를 형성하기 전에, 인터-데크 접합부에서 윈도우가 열려 아키텍처의 하부 채널 홀에서 다양한 프로세스가 수행될 수 있다. 그러나, 셀 크기의 지속적인 수축으로 인해 접합 CD가 크게 감소하여 인터-데크 접합부의 윈도우를, 해당 프로세스에 필요한 화학 물질이 하부 채널 홀로 들어가기 어려운 지점까지 좁힌다.
도 1은 예시적인 3D 메모리 장치(100)의 단면도를 도시한다. 제조 프로세스 동안의 3D 메모리 장치(100)는 듀얼-데크 메모리 스택(107)(하부 메모리 데크(107A) 및 상부 메모리 데크(107B)를 포함함)을 통해 수직으로 연장되는 NAND 메모리 스트링을 포함한다. 하부 및 상부 메모리 데크(107A, 107B) 각각은 복수의 쌍을 포함하는데, 각각의 쌍은 기판(102) 위에 형성된 유전체 층(106) 및 도전체 층(109)(본 명세서에서는 "도전체 층/유전체 층 쌍"으로 지칭됨)을 포함한다. 하부 및 상부 메모리 데크(107A, 107B)는 접합 산화물 층(103)에 의해 분리된다. 상부 메모리 데크(107B) 및 하부 메모리 데크(107A)를 통해 각각 상부 채널 홀(124) 및 하부 채널 홀(122)을 포함하는 채널 구조가 형성되고, 이곳에, NAND 메모리 스트링이 형성될 수 있다.
기판(102)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 절연체 상의 게르마늄(GOI), 또는 임의의 다른 적절한 재료를 포함한다. 일부 실시예에서, 기판(102)은 연삭, 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화된 박형 기판(예를 들어, 반도체 층)이다. 3D 메모리 장치(100)의 컴포넌트들의 공간적 관계를 추가로 예시하기 위해 도 1에는 x 및 y축이 포함되어 있음을 유의한다. 3D 메모리 장치(100)의 기판(102)은 x-방향(즉, 측면 방향)에서 측방향으로 연장되는 2개의 측면 표면(예를 들어, 상단 표면 및 바닥 표면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 하나의 컴포넌트(예를 들어, 층 또는 장치)가 3D 메모리 장치(예를 들어, 3D 메모리 장치(100))의 다른 컴포넌트(예를 들어, 층 또는 장치)의 "위", "위에" 또는 "아래"인지 여부는, 기판이 y-방향에서 3D 메모리 장치의 최저 평면에 위치해 있을 때 y-방향(즉, 수직 방향)에서 3D 메모리 장치의 기판(예를 들어, 기판(102))에 대해 결정된다. 공간적 관계를 설명하는 개념은 본 개시 전체에 걸쳐 동일하게 적용된다.
각각의 NAND 메모리 스트링은 상부 및 하부 메모리 데크(107B, 107A) 모두를 통해 수직으로 연장하는 메모리 필름(110)을 포함한다. 메모리 필름(110)은 터널링층(116), 저장층(114)("전하 트랩 층"으로도 알려짐), 및 차단층(112)을 포함한다. NAND 메모리 스트링은 채널 구조에서 반도체 재료를 채움으로써 형성되는 반도체 채널(118)을 더 포함한다. 반도체 채널(118)과 접촉하고 NAND 메모리 스트링의 소스 선택 게이트에 의해 제어되는 채널로서 기능하는 반도체 플러그(105)가 NAND 메모리 스트링의 하부에 제공된다.
접합 산화물 층(103)의 위치에서 실린더 형상의 직경은 도 1에 도시된 바와 같이 접합 임계 치수(CD)로 표시된다. 접합 CD는 일반적으로 채널 구조의 상위 부분에서 모든 CD 중에서 가장 작기 때문에, 접합 CD의 값은 다양한 화학 물질이 접합부를 통해 상위 채널 홀(124)에서 하위 채널 홀(122)로 통과할 가능성에 직접적인 영향을 미칠 수 있다. 기존 기술은, 채널 구조의 측벽을 따라 형성된 메모리 필름(예를 들어, 메모리 필름(110))이 너무 두꺼워 접합 CD에서의 개구를 많이 차지하며, 그에 따라 재료가 채널 구조의 하부에 진입하기가 어려워지기 때문에, 좁은 접합 CD가 가지고 있는 문제에 직면한다. 예를 들어, 채널 구조의 하부에서 실리콘 산화물을 에칭하는 데 사용되는 습식 화학물질이 그 하부로 들어가지 못하는 경우, 언더 에칭은 채널 구조의 하부의 바닥에 있는 폴리실리콘 위에 매우 두꺼운 층을 야기한다. 다른 예에서, 폴리실리콘 반도체 채널을 형성한 후 이를 세정하기 위한 습식 화학물질이 하부에서 제거되기 어려운 경우, 오버 에칭은 폴리실리콘에 손상을 야기할 수 있다. 건식 에칭이 적용되는 또 다른 예에서, 좁은 접합 CD는 채널 구조의 하부의 바닥에서 산화물-질화물-산화물(ONO) 필름의 언더 에칭으로 이어질 수 있다. 이는 DVC(Dark Voltage Contrast) 불량과 같은 결함 검사의 실패를 야기할 수 있다. 이러한 경우 중 어느 것도 반도체 제조 프로세스에 이상적이지 않다.
본 발명에 따른 다양한 실시예는 접합 CD를 확대하기 위한 효과적인 구조 및 방법을 제공한다. 보다 구체적으로, 채널 홀의 측벽에 접하는 실리콘 질화물 층의 적어도 일부가 에칭되고, 그런 다음, 메모리 필름의 증착 전에 천연 산화물 층을 형성하도록 산화된다. 따라서, 두 데크 사이의 접합부에 인접한 채널 홀의 CD는 확대될 수 있고 아키텍처의 하부 채널 홀에서 추가 프로세스가 수행될 수 있다.
도 2a는 본 개시의 일부 실시예에 따른, 확대된 접합 CD를 갖는 예시적인 3D 메모리 장치(200)의 단면도를 예시한다. 도 1에 도시된 3차원 메모리 장치(100)와 같이, 도 2a의 3차원 메모리 장치(200)는 또한, 도 1의 기판(102)과 유사한 동일한 또는 유사한 특성 및 구현을 갖는 기판(202)을 포함할 수 있다. 따라서, 기판(102)의 설명은 여기에서도 유사하게 적용될 수 있으며, 따라서 반복되지 않을 것이다.
3D 메모리 장치(200)는 모놀리식 3D 메모리 장치의 일부일 수 있다. "모놀리식"이라는 용어는 3D 메모리 장치의 컴포넌트(예컨대, 주변 장치 및 메모리 어레이 장치)가 단일 기판에 형성됨을 의미한다. 모놀리식 3D 메모리 장치의 경우, 주변 장치 프로세싱과 메모리 어레이 장치 프로세싱의 콘볼루션(convolution)으로 인해 제조에 추가적인 제한이 따른다. 예를 들어, 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)의 제조는 동일한 기판 상에 형성되거나 형성될 주변 장치와 관련된 열 예산에 의해 제약을 받는다.
대안적으로, 3D 메모리 장치(200)는 비모놀리식 3D 메모리 장치의 일부일 수 있으며, 이 경우, 컴포넌트(예를 들어, 주변 장치 및 메모리 어레이 장치)는 서로 다른 기판에 별도로 형성될 수 있으며, 예를 들어, 대면 방식으로(face-to-face manner) 본딩될 수 있다. 일부 실시예에서, 메모리 어레이 장치 기판(예를 들어, 기판(202))은 본딩된 비모놀리식 3D 메모리 장치의 기판으로서 남겨지고, 주변 장치(예를 들어, 페이지 버퍼, 디코더 및 래치와 같은 3D 메모리 장치(200)의 동작을 용이하게 하는데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로(미도시)를 포함함)는 하이브리드 본딩을 위해 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)를 향하여 플립되고 아래로 향하게 된다. 일부 실시예에서, 메모리 어레이 장치 기판(예를 들어, 기판(202))은 하이브리드 본딩을 위해 주변 장치(도시되지 않음)를 향해 플립되고 아래로 향하므로, 본딩된 비모놀리식 3D 메모리 장치에서, 메모리 어레이 장치는 주변 장치 위에 있게 됨이 이해된다. 메모리 어레이 장치 기판(예를 들어, 기판(202))은 박형화된 기판(이것은 본딩된 비모놀리식 3D 메모리 장치의 기판이 아님)일 수 있고, 비모놀리식 3D 메모리 장치의 BEOL(back-end-of-line) 상호연결부는 박형화된 메모리 어레이 장치 기판의 후면에 형성될 수 있다.
본 개시의 실시예에 따르면, 3D 메모리 장치(200)는, 각각이 기판(202) 위로 수직으로 연장되는 NAND 메모리 스트링의 어레이의 형태로 메모리 셀이 제공되는 NAND 플래시 메모리 장치이다. 각각의 NAND 메모리 스트링은 복수의 층 쌍을 통해 연장될 수 있으며, 각각의 쌍은 제조 프로세스 동안 기판(202) 위에 형성된 유전체 층(206) 및 도전체 층(209)(이는 "도전체 층/유전체 층 쌍"으로 지칭됨)을 포함한다. 도 2a는 NAND 메모리 스트링이 수직으로 연장되는 듀얼 데크 메모리 스택(207)(하부 메모리 데크(207A) 및 상부 메모리 데크(207B)를 포함)을 도시한다. 메모리 스택(207)의 도전체 층/유전체 층 쌍의 수(예를 들어, 32, 64, 96, 128, 또는 본 발명에 따른 임의의 다른 수)는 3D 메모리 장치(200)의 메모리 셀의 수를 설정할 수 있다. 도 2a에 도시된 바와 같이, 하부 및 상부 메모리 데크(207A, 207B)는 접합 산화물 층(203)에 의해 분리될 수 있다.
일부 실시예에서, 유전체 스택(도시되지 않음)은 복수의 층 쌍을 포함하는 제조 프로세스의 중간에 형성되며, 각각의 쌍은 유전체 층(즉, 유전체 층(206)) 및 희생층을 포함한다. 제조 프로세스가 끝날 무렵, 메모리 스택(207)은 유전체 스택을 게이트 교체 프로세스로 교체하며, 이 교체 프로세스는 각 희생층을 도전체 층(즉, 도전체 층(209))으로 교체한다. 게이트 교체 후, 메모리 스택(207)의 도전체 층(209) 및 유전체 층(206)은 수직 방향으로 교번할 수 있고, 따라서 기판(202) 위의 복수의 인터리브형 도전체 층(209) 및 유전체 층(206)을 포함하는 메모리 스택을 생성할 수 있다. 다시 말해, 메모리 스택의 상단 및 바닥에 있는 것들을 제외하면, 각각의 도전체 층(209)은 양측에서 2개의 유전체 층(206)에 인접할 수 있고, 각각의 유전체 층(206)은 양측에서 2개의 도전체 층(209)에 인접할 수 있다. 도전체 층(209)은 각각 동일한 두께를 가질 수 있거나 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(206)은 각각 동일한 두께를 가질 수 있거나 상이한 두께를 가질 수 있다. 유사하게, 도전체 층(209) 및 유전체 층(206)은 각각 동일한 두께를 가질 수 있거나 상이한 두께를 가질 수 있다. 도전체 층(209)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 유전체 층(206)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 재료를 포함할 수 있다. 일부 실시예에서, 절연층(도시되지 않음)은 기판(202)과 메모리 스택 사이에 형성되고 실리콘 산화물과 같은 유전성 재료를 포함한다.
본 발명의 실시예에 따르면, 상부 메모리 데크(207B) 및 하부 메모리 데크(207A)를 통해 각각 상부 채널 홀(224) 및 하부 채널 홀(222)을 포함하는 채널 구조가 형성될 수 있으며, 여기서 NAND 메모리 스트링이 형성될 수 있다. NAND 메모리 스트링은 또한 상부 및 하부 메모리 데크(207B, 207A)를 통해 수직으로 그리고 NAND 메모리 스트링의 측벽을 따라 연장하는 메모리 필름(210)을 포함할 수 있다. 메모리 필름(210)은 터널링층(216), 저장층(214)("전하 트랩 층"으로도 알려짐), 및 차단층(212)을 포함할 수 있다. 터널링층(216)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층(214)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층(212)은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일례에서, 메모리 필름(210)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
도 2a에 도시된 바와 같이, 3D 메모리 장치(200)의 NAND 메모리 스트링은 반도체 채널(218)을 더 포함할 수 있으며, 이는 채널 구조에서 반도체 재료(들)를 채우는 것에 의해 형성될 수 있다. 일부 실시예에서, 반도체 채널(218)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함할 수 있다. 후속 프로세스에서, 채널 홀(222, 224)의 나머지 공간은 실리콘 산화물과 같은 유전성 재료를 포함하는 충진 층으로 부분적으로 또는 완전히 채워질 수 있다. 3D 메모리 장치(100)의 것과 유사하게, 3D 메모리 장치(200)의 채널 구조는 또한 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 충진 층, 반도체 채널(218), 터널링층(216), 저장층(214) 및 차단층(212)은 중심에서 기둥의 외부 표면을 향하여 방사상으로 이 순서대로 배열될 수 있다.
일부 실시예에서, 반도체 플러그(205)는 NAND 메모리 스트링의 하부(예를 들어, 하단부)에 제공된다. 본 명세서에 사용된 바와 같이, 기판(202)이 3D 메모리 장치(200)의 가장 낮은 평면에 위치할 때, 컴포넌트(예를 들어, NAND 메모리 스트링)의 "상단부"는 y-방향으로 기판(202)으로부터 멀리 떨어진 단부이고, 컴포넌트(예를 들어, NAND 메모리 스트링)의 "하단부"는 y-방향으로 기판(202)에 가까운 단부이다. 반도체 플러그(205)는 임의의 적절한 방향으로 기판(202)으로부터 에피택셜 성장한 실리콘과 같은 반도체 재료일 수 있다. 일부 실시예에서, 반도체 플러그(205)는 기판(202)의 동일한 재료인 단결정 실리콘을 포함하는 것으로 이해된다. 즉, 반도체 플러그(205)는 기판(202)의 재료와 동일한 에피택셜 성장 반도체 층을 포함할 수 있다. 일부 실시예에서, 반도체 플러그(205)의 일부는 기판(202)의 상단 표면 위에 있고 반도체 채널과 접촉한다. 반도체 플러그(205)는 NAND 메모리 스트링의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다.
본 개시에 따른 실시예에 따르면, 차단층(212)은 유전체 층(206) 사이에 개재된 불연속 차단층일 수 있다. 도 2a에 도시된 바와 같이, 차단층(212)은 다수의 작은 섹션을 포함할 수 있는데, 수직 방향을 따른 인접 섹션은 유전체 층(206)에 의해 분리된다. 일부 실시예에서, 작은 섹션의 수는 수직 방향을 따른 도전체 층(209)의 수와 동일할 수 있다. 각각의 작은 섹션은 한쪽 끝에서 저장층(214)과 접하고 다른 쪽 끝에서 도전체 층(209)의 한 층의 측면과 접하며, 두 개의 인접한 유전체 층(206)과 도전체(209)의 한 면으로 둘러싸인 도전체 층(209)의 리세스에 위치한다. 불연속 차단층(212)의 각각의 작은 섹션은 채널 구조의 측벽과 접하는 희생층(이후 도전체 층(209)으로 대체됨)의 측면을 에칭한 다음 열 산화 또는 습식 화학적 산화(예를 들어, 오존을 함유하는 화학 물질 사용)와 같은 산화 프로세스에 의해 산화물 층을 형성함으로써 형성될 수 있으며, 이는 도 3a 내지 도 3f와 연계하여 아래에서 상세하게 설명될 것이다.
도 2a에 도시된 차단층(212)은 완전히 불연속적이며, 이는 차단층(212)의 인접한 작은 섹션 중 어느 것도 서로 인접하지 않음을 의미한다. 예를 들어, 작은 섹션(2121) 및 작은 섹션(2122)은 도 2a의 차단층(212)의 인접한 작은 섹션이고, 그것들은 하나의 유전체 층(2061)에 의해 완전히 분리되고 저장층(214)에 의해 커버된다.
본 개시에 부합하는 일부 다른 실시예에 따르면, 도 2b에 도시된 차단층(212)은 부분적으로 불연속적일 수 있으며, 이는 적어도 2개의 인접한 작은 섹션(예컨대, 작은 섹션(2121 및 2122))이, 이 작은 섹션으로부터 돌출되고 2개의 인접한 작은 섹션 사이에 위치된 유전체 층(2061)의 측면을 커버하는 연속적인 수직 층(2123)을 통해 연결된다는 것을 의미한다. 연속적인 수직층은 불연속 차단층(212)의 작은 섹션(2121, 2122)을 형성하는 동일한 산화 프로세스에 의해 형성될 수 있고, 해당 리세스에 작은 섹션(2121, 2122)을 형성하기 전에 희생층을 에칭함으로써 생성된 얕은 리세스의 결과로 돌출될 수 있다. 또 다른 일부 실시예에서, 3개, 4개, 5개, 10개 또는 모든 작은 섹션과 같은 2개보다 많은 인접한 작은 섹션이 하나 이상의 연속하는 수직 층을 통해 연결될 수 있다. 도 2b의 3D 메모리 장치(250)의 다른 부분들은 도 2a와 관련하여 설명된 3D 메모리 장치(200)의 것과 유사하고, 따라서 이들의 위치 및 기능은 여기에서 반복되지 않을 것이다.
다시 도 2a를 참조하면, 유전체 층(206)이 실리콘 산화물을 포함하고 희생층이 실리콘 질화물을 포함하는 일부 실시예에서, 차단층(212)은 실리콘 산화물을 포함할 수 있다. 산화 프로세스(예를 들어, 질소 원자 및 이온이 천연 산화물로부터 제거되는 정도)에 따라, 천연 산화물은 완전히 산화규소, 완전히 실리콘 산질화물, 및 실리콘 산화물과 실리콘 산질화물의 혼합물일 수 있는 것으로 이해된다. 그 결과, 일부 실시예에서 차단층(212)은 실리콘 산화물과 실리콘 산질화물 둘 다를 포함한다.
불연속 차단층(212)은 듀얼 데크 메모리 스택(207)에서 도전체 층(209)의 리세스에 형성된 복수의 작은 섹션을 포함할 수 있기 때문에, 채널 구조의 측벽으로부터 돌출하는 메모리 필름(210)의 전체 두께는 현저하게 감소되어, 하부 및 상부 채널 홀(222, 224)의 CD, 및 접합 산화물 층(203) 또는 그 부근에서의 접합 CD를 확대한다. 확대된 접합 윈도우로 인해, 채널 구조의 하부에서 수행되는 다양한 프로세스 동안 화학물질이 하부 채널 홀(222)에 더 쉽게 진입할 수 있게 되며, 그에 따라, 앞서 논의된 바와 같이 오버 에칭 및 언더 에칭의 발생을 억제한다.
일부 실시예에서, 저장층(214)과 접하는 일단과 도전체 층(209)의 측면에 접하는 타단 사이의 수평 폭에 의해 측정된 불연속 차단층(212)의 두께는 약 4 nm 내지 약 10 nm일 수 있는데, 예를 들어 4 nm 내지 10 nm(예를 들어, 4 nm, 4.5 nm, 5 nm, 5.5 nm, 6 nm, 6.5 nm, 7 nm, 7.5 nm, 8 nm, 8.5 nm, 9 nm, 9.5 nm, 10 nm, 이들 값 중 임의의 값에 의해 하한이 정해지는 임의의 범위 또는 이들 값 중 임의의 두 값에 의해 정의된 임의의 범위)일 수 있다. 일부 실시예에서, 불연속 차단층(212)은 차단층(112)(도 1에 도시됨)에서 7 nm의 두께에 더 가까운 약 6 nm와 약 8 nm 사이의 두께를 가질 수 있고, 따라서 후속 제조 프로세스에서 큰 변화가 필요없다. 본 개시에 따르면, 차단층(212)의 섹션이 도전체 층(209)의 리세스에 형성될 수 있기 때문에, 하부 및 상부 채널 홀(222, 224)의 CD 및 접합 산화물 층(203) 또는 그 부근에서의 접합 CD는 약 8nm 내지 약 20nm 범위인 차단층(212)의 저장된 두께의 2배의 이득을 가질 수 있다. 도 1과 비교했을 때, CD 및 접합 CD는 약 14nm의 이득을 가질 수 있다.
도전체 층(209)의 리세스에 불연속적으로 매립되지만, 본 개시에 따른 차단층(212)의 차단 능력은, 해당 측면이 또한 차단 기능을 제공하는 개재된 유전체 층(206) 덕분에 선행 기술의 차단층보다 열등하지 않게 된다. 유전체 층(206)은 차단층(212)의 것과 유사한 유전성 재료(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합)를 포함할 수 있다. 따라서, 본 개시에서, 불연속 차단층(212) 및 유전체 층(206)은 총괄적으로, 채널 구조의 측벽을 따라 연속적인 차단층을 형성한다.
일부 실시예에서, 불연속 차단층(212)은 메모리 필름(210)의 일부로서, 도 2a에 도시된 바와 같이 NAND 메모리 스트링의 측벽을 따라 그리고 수직으로 상부 및 하부 메모리 데크(207B, 207A)를 통해 연장될 수 있다. 이러한 구성은 후속 제조 프로세스에서 채널 구조의 전체 측벽이 에칭되는 것을 방지하는 이점이 있다.
일부 실시예에서, 불연속 차단층(212)의 측벽은 접합 산화물 층(203)의 측벽과 실질적으로 동일 높이일 수 있다. 이러한 구성은 접합 CD 영역에서 저장층(214) 및/또는 터널링층(216)의 두께 균일성을 달성하는 것을 가능하게 한다. 그 결과, 메모리 필름(210)은 접합 CD 영역에서 파손될 가능성이 거의 없으며, 그렇지 않으면 3D 메모리 장치(200)에 결함이 발생할 수 있다. 본 명세서에 사용된 "~와 동일 높이"이라는 표현은 2개의 인접한 측벽에 의해 형성된 표면의 균일성을 설명한다. 불연속 차단층(212)의 측벽과 접합 산화물 층(203)의 측벽 사이의 상대 위치를 설명하는 데 사용될 때의 "실질적으로"라는 용어는, 두 층의 측벽이 완전히 동일 평면이거나 약 ±1 nm 미만(예를 들어, ±0.1 nm, ±0.2 nm, ±0.5 nm, ±1 nm, 이들 값 중 임의의 값에 의해 하한이 정해지는 임의의 범위, 또는 이들 값 중 임의의 2개의 값에 의해 정해진 임의의 범위)의 서로 간의 작은 시프트를 가질 수 있음을 의미한다. 이는 때때로 제조 프로세스가 두 층의 측벽이 서로 정렬되도록 충분히 정확하지 않을 수 있기 때문이다. 그럼에도, 본 개시의 의도된 결과가 얻어지는 한, 상이한 층의 측벽의 절대적인 정렬을 가질 필요는 없다.
일부 실시예에서, 불연속 차단층(212)의 측벽은 유전체 층(206)의 측벽과 실질적으로 같은 높이일 수 있다. 위의 실시예와 유사하게, 이 구성은 채널 구조를 가로질러 전체 수직 영역에서 저장층(214) 및/또는 터널링층(216)의 두께 균일성을 달성하는 것을 가능하게 한다. 결과적으로, 메모리 필름(210)은 채널 구조에서 파손될 가능성이 거의 없으며, 그렇지 않으면 3D 메모리 장치(200)에 결함을 일으킬 수 있다.
도 3a 내지 도 3e는 본 개시의 일부 실시예에 따른 확대된 접합 CD를 갖는 3D 메모리 장치(300)를 형성하기 위한 예시적인 제조 프로세스를 도시한다. 도 4는 본 개시의 일부 실시예에 따른, 확대된 접합 CD를 갖는 3D 메모리 장치를 형성하기 위한 예시적인 방법(400)의 흐름도를 도시한다. 도 3a 내지 도 3e 및 도 4에 도시된 3차원 메모리 장치(300)의 예는 도 1, 도 2a 및 도 2b에 도시된 3D 메모리 장치(100, 200, 250)를 포함한다. 도 3a 내지 도 3e 및 도 4는 함께 설명될 것이다. 방법(400)에 도시된 동작은 완전하지 않으며 예시된 동작 중 임의의 것 이전, 이후 또는 그 사이에 다른 동작도 수행될 수 있음이 이해된다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 4에 도시된 것과 다른 순서로 수행될 수도 있다.
도 4를 참조하면, 방법(400)은 유전체 데크가 기판 상에 형성되는 동작(402)에서 시작한다. 기판은 실리콘 기판일 수 있다. 유전체 데크는 복수의 인터리브형 희생층 및 유전체 층을 포함할 수 있다. 일부 실시예에서, 각각의 희생층은 실리콘 질화물을 포함하고, 각각의 유전체 층은 실리콘 산화물을 포함한다.
도 3a를 참조하면, 제조 프로세스 동안의 3D 메모리 장치(300)는 본 개시의 일부 실시예에 따른 듀얼-데크 유전체 스택(304)(하부 유전체 데크(304A) 및 상부 유전체 데크(304B)를 포함)을 포함할 수 있다. 하부 및 상부 유전체 데크(304A, 304B) 각각은 실리콘 기판(302) 위에 형성된 유전체 층(306) 및 희생층(308)의 복수의 쌍(본 명세서에서 "유전체 층 쌍"으로 지칭됨)을 포함할 수 있다. 유전체 층(306) 및 희생층(308)은 실리콘 기판(302) 상에 교대로 증착될 수 있다. 일부 실시예에서, 절연층(도시되지 않음)은 유전체 스택(304)을 형성하기 전에, 실리콘 기판(302)에 앞서 실리콘 산화물 또는 열 산화와 같은 유전체 재료를 증착함으로써 유전체 스택(304)과 실리콘 기판(302) 사이에 형성될 수 있다. 일부 실시예에서, 각각의 유전체 층(306)은 실리콘 산화물의 층을 포함하고, 각각의 희생층(308)은 실리콘 질화물의 층을 포함한다. 유전체 스택(304)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다.
방법(400)은 도 4에 도시된 바와 같이 동작(404)으로 진행하고, 이 동작(404)에서, 유전체 데크를 통해 수직으로 연장되는 개구가 형성된다. 도 3a에 도시된 바와 같이, 채널 홀(320)은 유전체 스택(304)을 통해 수직으로 연장하여 형성된 개구이다. 채널 홀(320)은 상부 채널 홀(324) 및 하부 채널 홀(322)을 포함할 수 있다. 일부 실시예에서, 복수의 개구가 유전체 스택(304)을 통해 형성되어, 각 개구는 이후 프로세스에서 개별 NAND 메모리 스트링을 성장시키는 위치가 된다. 일부 실시예에서, 채널 홀(320)을 형성하기 위한 제조 프로세스는 습식 에칭 및/또는 건식 에칭, 예컨대, 심이온 반응성 에칭(DRIE)을 포함한다. 일부 실시예에서, 채널 홀(320)은 실리콘 기판(302)의 상부를 통해 더 연장된다. 유전체 스택(304)을 통한 에칭 프로세스는 실리콘 기판(302)의 상단 표면에서 멈추지 않을 수 있고 실리콘 기판(302)의 일부를 계속해서 에칭할 수 있다. 일부 실시예에서, 유전체 스택(304)을 통한 에칭 후에 실리콘 기판(302)의 일부를 에칭하기 위해 별도의 에칭 프로세스가 사용된다.
일부 실시예에서, 반도체 플러그가 개구의 하부에 형성된다. 반도체 플러그는 개구의 하부에서 기판으로부터 에피택셜 성장될 수 있다. 일부 실시예에서, 반도체 플러그는 에피택셜 성장 실리콘 플러그이다. 도 3a에 도시된 바와 같이, 실리콘 플러그(305)는 하부 채널 홀(322)의 하부를, 실리콘 기판(302)으로부터 임의의 적절한 방향으로 (예를 들어, 바닥 표면 및/또는 측면 표면으로부터) 에피택셜 성장된 단결정 실리콘으로 충진함으로써 형성될 수 있다. 실리콘 플러그(305)를 에피택셜 성장시키기 위한 제조 프로세스는 기상 에피택시(VPE), 액상 에피택시(LPE), 분자빔 에피택시(MPE), 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다.
방법(400)은 도 4에 도시된 바와 같이 동작(406)으로 진행하고, 이 동작(406)에서, 개구의 측벽과 접하는 희생층의 측면이 에칭된다. 희생층은 실리콘 질화물을 포함하기 때문에, 듀얼 데크 유전체 스택에서 희생층의 하나 이상의 리세스를 개방하기 위해 실리콘 질화물을 에치백하는 에칭 프로세스가 수행될 수 있다. 일부 실시예에서, 각각의 희생층에 대해 하나의 리세스가 개방될 수 있다.
도 3b를 참조하면, 리세스(311)는 본 개시의 일부 실시예에 따라 개구의 측벽과 접하는 측면으로부터 희생층(308)을 에치백함으로써 개방될 수 있다. 각각의 리세스(311)는 2개의 인접한 유전체 층(306), 및 일부가 에칭되는 희생층(308)의 일측으로 둘러싸여 있을 수 있다. 에칭 프로세스의 한 예로서, 습식 에칭은 실리콘 산화물보다 실리콘 질화물에 대해 훨씬 더 빠른 에칭 속도(예를 들어, 10배 이상 빠른 속도)를 갖는 에칭제(예를 들어, 인산(H3PO4))를 함유하는 용액을 3D 메모리 장치(300)에 적용함으로써 제조 프로세스 동안 수행될 수 있다. 따라서, 희생층(308)의 측면은 도 3b에 도시된 리세스(311)와 같은, 인접한 유전체 층(306) 사이에 위치된 리세스를 생성하도록 에칭될 수 있다. 건식 에칭과 같은 다른 에칭 방법이 또한 본 개시에 의해 교시된 의도된 결과가 달성되는 한 리세스를 생성하기 위해 사용될 수 있음을 이해해야 한다. 리세스는 불연속 차단층(312)의 작은 섹션이 후속적으로 형성될 수 있는 위치이다.
일부 실시예에서, 희생층(308)의 리세스의 수평 깊이는 약 1 nm와 약 4 nm 사이, 예를 들어 1 nm와 4 nm 사이(예를 들어, 1 nm, 1.5 nm, 2 nm, 2.5 nm, 3 nm, 3.5 nm, 4 nm, 이러한 값 중 어느 하나에 의해 하한이 지정된 임의의 범위 또는 이러한 값 중 두 가지에 의해 정의된 임의의 범위)이도록 제어된다. 특정 용액 또는 에칭제에 대한 실리콘 질화물 에칭 속도가 알려져 있거나 실험을 통해 확인할 수 있기 때문에, 깊이는 에칭 기간에 의해 제어될 수 있다. 예를 들어, 인산은 주어진 온도(예를 들어, 150℃ 내지 180℃ 범위) 하에서 약 1 nm/min 내지 약 10 nm/min의 에칭 속도를 가질 수 있다. 따라서, 희생층(308)을 3nm 에칭하는 데 약 18초 내지 3분이 소요될 수 있다.
방법(400)은 도 4에 도시된 바와 같이 동작(408)으로 진행하고, 이 동작(408)에서, 희생층이 에칭되는 위치에 불연속적인 차단층이 형성된다. 차단층은 희생층 중 적어도 일부의 천연 산화물을 포함할 수 있다. 일부 실시예에서, 불연속 차단층을 형성하기 위해, 개구의 측벽과 접하는 희생층의 부분이 산화되어 천연 산화물이 된다. 차단층은 열산화 또는 습식 화학적 산화에 의해 형성될 수 있다. 일부 실시예에서, 차단층의 두께는 약 4 nm 내지 약 10 nm, 예컨대 7 nm이다. 개재된 유전체 층과 함께, 차단층은 채널 구조의 측벽을 따라 연속 차단층을 형성할 수 있다.
도 3c를 참조하면, 본 개시의 일부 실시예에 따라, 희생층(308)이 에칭되는 위치에 차단층(312)이 형성될 수 있다. 이들 위치는 도 3b에 도시된 바와 같이 에칭을 통해 개방된 리세스(311)이다. 리세스(311)는 유전체 층(306) 사이에 개재되고 연속적이지 않기 때문에, 그 안에 형성된 차단층(312)은 또한 불연속적이고 다수의 작은 섹션을 포함할 수 있으며, 수직 방향을 따른 인접한 섹션은 유전체 층(306)에 의해 분리된다. 일부 실시예에서, 작은 섹션의 수는 수직 방향을 따라 희생층(308)의 수와 동일할 수 있다. 각각의 작은 섹션은 일 단부에서 저장층(314)(도 3d에 도시됨)과 접하고 다른 단부에서 희생층(308)의 한 층의 측면(및 후속하여 희생층(308)을 대체하는 도전체 층(309))과 접하며, 그 희생층(308)의 리세스 내에 위치한다.
일부 실시예에서, 차단층(312)의 인접한 작은 섹션 중 어느 것도 서로 연속하지 않고, 따라서 차단층(312)은 도 2a와 관련하여 위에서 논의된 바와 같이 완전히 불연속적이다. 일부 다른 실시예에서, 적어도 두 개의 작은 섹션은, 작은 섹션으로부터 돌출되고 2개의 인접한 작은 섹션 사이에 위치된 유전체 층의 측면을 커버하는 인접한 수직 층(도 3c에는 도시되지 않음)을 통해 연결되고, 따라서 차단층(312)은 도 2b와 관련하여 위에서 논의된 바와 같이, 부분적으로 불연속적이다.
일부 실시예에서, 불연속 차단층(312)의 두께는 약 4 nm 내지 약 10 nm, 예를 들어 4 nm 내지 10 nm(예컨대, 4 nm, 4.5 nm, 5 nm, 5.5 nm, 6 nm, 6.5 nm, 7 nm, 7.5 nm, 8 nm, 8.5 nm, 9 nm, 9.5 nm, 10 nm, 이러한 값 중 어느 하나에 의해 하한이 지정된 임의의 범위 또는 이러한 값 중 두 가지에 의해 정의된 임의의 범위)일 수 있다. 다른 실시예에서, 불연속 차단층(312)은 차단층(112)(도 1에 도시됨)에서 7 nm의 두께에 더 가까운 약 6 nm 내지 약 8 nm의 두께를 가질 수 있고, 따라서 후속 제조 프로세스에서 큰 변화가 필요없다. 3D 메모리 장치(200)와 유사하게, 방법(400)에 의해 제조된 3D 메모리 장치에서 채널 홀의 CD 및 접합 CD는 약 8nm와 약 20nm 사이의 범위인 차단층(312)의 저장된 두께의 2배의 이득을 가질 수 있다. 도 1과 비교했을 때, CD와 접합 CD는 약 14nm의 이득을 가질 수 있다.
본 개시에 따르면, 불연속 차단층(312)의 작은 섹션은 전술한 범위의 두께를 갖는 천연 산화물을 형성하기 위해 희생층(308)의 에칭된 측면을 산화시킴으로써 형성될 수 있다. 일부 실시예에서, 리세스(311)와 접하는 희생층(308) 부분의 천연 산화물은 열 산화 프로세스에 의해 산화된다. 산화제로서 분자 산소를 사용하는 건식 산화 또는 산화제로서 수증기를 사용하는 습식 산화는 예를 들어 약 850℃ 미만의 온도에서 천연 산화물을 형성하는데 사용될 수 있다. 일부 실시예에서, 열 산화는 약 500℃ 내지 약 850℃, 예컨대 500℃ 내지 850℃(예를 들어, 500℃, 550℃, 600℃, 650℃, 700℃, 750℃, 800℃, 850℃, 이러한 값 중 임의의 값에 의해 하한이 정해진 임의의 범위 또는 이러한 값 중 두 가지에 의해 정의된 임의의 범위)에서 수행된다. 일부 실시예에서, 열 산화는 약 700℃, 예컨대 700℃에서 수행된다. 열 산화물이 유전체 스택(304)으로부터 소모된 실리콘과 주변으로부터 공급된 산소를 포함함에 따라, 불연속 차단층(312)의 작은 섹션은 그의 에칭된 측면에서부터 희생층(308)의 선단부(tip end)까지 그리고 채널 홀(320)을 향해 성장하여, 천연 산화물 층 두께의 일부는 리세스(311)를 형성하는 위치에 놓이고 일부는 희생층(308) 내부에 놓이게 된다. 생성된 천연 산화물 층의 두께는 열 산화 온도 및/또는 시간에 의해 제어될 수 있으며, 그 예는 이미 위에서 설명되었다. 일 예에서, 산화되는 희생층(308)의 선단부는 약 3 nm 내지 약 6 nm(예를 들어, 3 nm, 3.5 nm, 4 nm, 4.5 nm, 5 nm, 5.5 nm, 6 nm, 이 값들 중 임의의 값에 의해 하한이 정해진 임의의 범위, 또는 이들 값 중 임의의 2개에 의해 정의된 임의의 범위)의 두께를 가질 수 있고, 따라서 결과적인 천연 산화물 층은, 희생층(308)에서의 리세스(311)의 수평 깊이가 약 1nm와 약 4nm 사이가 되도록 제어될 때, 약 4 nm와 약 10 nm 사이의 두께를 가질 수 있다.
일부 실시예에서, 리세스(311)와 접하는 희생층(308) 부분의 천연 산화물은 습식 화학적 산화 프로세스에 의해 산화된다. 오존을 포함하는 습식 화학물질은 천연 산화물을 형성하기 위해 리세스(311)에 접하는 희생층(308)의 부분을 산화시키는 데 사용될 수 있다. 일부 실시예에서, 습식 화학물질은 불화수소산과 오존의 혼합물(예를 들어, FOM)이다. 예를 들어, 불화수소산은 초순수 물에서는 49%의 농도를 갖는다. 생성된 천연 산화물 층의 두께는 습식 화학 조성, 온도 및/또는 시간에 의해 제어될 수 있다. 불연속 차단층(312)의 작은 섹션은 증기 형태의 물을 생성하기 위해 산소 가스 및 수소 가스를 사용하는 ISSG(in situ steam generation) 프로세스와 같은 임의의 다른 적절한 프로세스를 사용하여 형성될 수 있다는 것이 이해된다.
일부 실시예에서, 희생층(308)은 실리콘 질화물을 포함하고, 유전체 층(306)은 실리콘 산화물을 포함한다. 희생층(308)에서 실리콘 질화물의 산화는 실리콘 산진화물을 생성할 수 있으며, 이는 실리콘 산화물과 함께 불연속 차단층(312)에 남거나 임의의 적절한 프로세스를 사용하여 불연속 차단층(312)으로부터 부분적으로 또는 완전히 제거될 수 있다. 그럼에도, 불연속 차단층(312) 및 유전체 층(306)은 채널 구조의 측벽을 따라 연속 차단층을 집합적으로 형성할 수 있다.
본 개시의 일부 실시예에 따르면, 도 3c에 도시되어 있는 바와 같이, 불연속 차단층(312)은 상부 및 하부 유전체 데크(304B, 304A)를 통해 수직으로 그리고 NAND 메모리 스트링의 측벽을 따라 연장될 수 있다. 이러한 구성은 후속 제조 프로세스에서 채널 구조의 전체 측벽이 에칭되는 것을 방지하는 이점이 있다.
일부 실시예에서, 불연속 차단층(312)은 그 측벽이 접합 산화물 층(303)의 측벽과 실질적으로 동일 높이가 되도록 형성될 수 있다. 이러한 구성은 접합 CD 영역에서 저장층(314)(도 3d에 도시됨) 및/또는 터널링층(316)(도 3d에 도시됨)의 두께 균일성을 달성하는 것을 가능하게 한다. 결과적으로, 메모리 필름(310)(도 3d에 도시됨)은 접합 CD 영역에서 파손될 가능성이 없으며, 그렇지 않으면 3D 메모리 장치(300)에 결함을 일으킬 수 있다.
일부 실시예에서, 불연속 차단층(312)은 그 측벽이 유전체 층(206)의 측벽과 실질적으로 동일 높이가 되도록 형성될 수 있다. 위의 실시예와 유사하게, 이 구성은 채널 구조를 가로지르는 전체 수직 영역에서 저장층(314) 및 /또는 터널링층(316)의 두께 균일성을 달성하는 것을 가능하게 한다. 그 결과, 메모리 필름(310)은 채널 구조에서 파손될 가능성이 거의 없으며, 그렇지 않으면 3D 메모리 장치(300)에 결함을 일으킬 수 있다.
방법(400)은 도 4에 도시된 바와 같이 동작(410)으로 진행하고, 이 동작(410)에서, 차단층, 저장층 및 터널링층이 불연속 차단층 및 개재된 유전체층 위에 그리고 개구부의 측벽을 따라 이 순서로 형성된다. 일부 실시예에서, 저장층을 형성하기 위해, 실리콘 질화물 층 또는 실리콘 산질화물 층이 불연속 차단층 및 개재된 유전체 층 위에 증착된다.
도 3d를 참조하면, 메모리 필름(310)(불연속 차단층(312), 저장층(314) 및 터널링층(316)을 포함함)이 채널 홀(320)(도 3a에 도시됨)의 측벽을 따라 형성된다. 이어서, 저장층(314)(예를 들어, 실리콘 질화물 층 또는 실리콘 산질화물 층) 및 터널링층(316)(예를 들어, 실리콘 산화물 층)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 이 순서대로 불연속 차단층(312) 및 개재된 유전체 층(306) 위에 증착된다. 일부 실시예에서, 실리콘 질화물 층 또는 실리콘 산질화물 층은 저장층(314)으로서 불연속 차단층(312) 및 개재된 유전체 층(306) 위에 증착된다. 일부 실시예에서, 메모리 필름(310)은 채널 홀(320)의 측벽을 완전히 덮을 수 있다.
방법(400)은 도 4에 도시된 바와 같이 동작(412)으로 진행하고, 이 동작(412)에서, 반도체 채널이 터널링층 위에 후속적으로 형성된다.
도 3e에 도시된 바와 같이, 반도체 채널(318)은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 메모리 필름(310)의 터널링층(316) 위에 형성될 수 있다. 일부 실시예에서, 반도체 채널(318)은 폴리실리콘을 포함한다. 일부 실시예에서, 실리콘 산화물 층과 같은 캡핑 층(도시되지 않음)이 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 채널 홀(320)의 나머지 공간을 완전히 또는 부분적으로 채우기 위해 채널 홀(320)에 형성될 수 있다. 따라서, 불연속 차단층(312), 저장층(314), 터널링층(316), 반도체 채널(318) 및 캡핑층을 포함하는 채널 구조가 도 3d에 도시된 바와 같이 형성된다. 불연속 차단층(312)은 유전체 스택(304)의 인터리브형 유전체 층(306 및 308)과 접촉하는 채널 구조의 최외각 층일 수 있다. 본 개시에서, 저장층(314)은 또한 유전체 스택(304)의 인터리브형 유전체 층(306 및 308)과 접촉할 수 있다.
도 3f에 도시된 바와 같이, 도 3a 내지 도 3e에 도시된 대로 NAND 메모리 스트링을 형성한 후, 듀얼 데크 메모리 스택(307)은 하부 및 상부 유전체 데크(304A, 304B)에서의 희생층(308)을 도전체 층(309)으로 대체함으로써 형성될 수 있다. 메모리 스택(307)은 인터리브형 도전체 층(309) 및 유전체층을 포함할 수 있고 유전체 스택(304)의 희생층(308)을 도전체 층(309)으로 대체함으로써 형성될 수 있다. 일부 실시예에서, 메모리 스택(307)을 형성하기 위해, 슬릿 개구(예를 들어, 게이트 라인 슬릿)가 유전체 스택(304)을 통해 형성될 수 있고, 유전체 스택의 희생층(308)은 복수의 측면 리세스를 형성하도록 슬릿 개구를 통해 에칭제를 적용함으로써 에칭될 수 있고, 도전체 층(309)은 측면 리세스에 증착될 수 있다. 일부 실시예에서, 메모리 스택(307)을 형성할 때, 유전 스택(304)의 제1 유전체 층은 천연 산화물층에 의해 정지될 때까지 에칭된다.
본 개시의 일 측면에 따르면, 기판과, 기판 상에 복수의 인터리브형 도전체 층 및 유전체 층을 갖는 메모리 스택과, 제1 메모리 스택을 통해 수직으로 연장되고 메모리 스트링의 측벽을 따라 메모리 필름을 갖는 메모리 스트링을 포함하는 3D 메모리 장치가 개시된다. 메모리 필름은 유전체 층 사이에 개재된 불연속 차단층을 포함한다.
일부 실시예에서, 불연속 차단층은 하나 이상의 섹션을 포함하고, 적어도 하나의 섹션은 도전체 층의 리세스에 위치되고 인접한 유전체 층에 의해 그리고 도전체 층의 측면에 의해 둘러싸인다.
일부 실시예에서, 불연속 차단층은 완전히 불연속적이다.
일부 실시예에서, 불연속 차단층은 부분적으로 불연속적이다.
일부 실시예에서, 불연속 차단층의 두께는 약 4 nm 내지 약 10 nm이다.
일부 실시예에서, 메모리 필름은 저장층 및 터널링층을 더 포함한다.
일부 실시예에서, 불연속 차단층 및 유전체 층 중 적어도 하나는 실리콘 산화물을 포함한다.
일부 실시예에서, 메모리 스택은 접합 산화물 층에 의해 분리된 상부 데크 및 하부 데크를 포함한다. 불연속 차단층은 상부 및 하부 데크를 통해 연장되고, 불연속 차단층의 측벽은 접합 산화물 층의 측벽과 실질적으로 동일 높이에 있다.
일부 실시예에서, 불연속 차단층의 측벽은 유전체 층의 측벽과 실질적으로 동일 높이에 있다.
본 개시의 다른 측면에 따르면, 기판과, 기판 상에 복수의 인터리브형 도전체 층 및 유전체 층을 갖는 메모리 스택과, 제1 메모리 스택을 통해 수직으로 연장되고 메모리 스트링의 측벽을 따라 메모리 필름을 갖는 메모리 스트링을 포함하는 3D 메모리 장치가 개시된다. 메모리 필름은 유전체 층 사이에 개재된 불연속 차단층을 포함한다. 불연속 차단층은 여러 섹션을 가지며 인접한 섹션 중 어느 것도 서로 연속적이지 않다.
일부 실시예에서, 불연속 차단층의 두께는 약 4 nm 내지 약 10 nm이다.
일부 실시예에서, 메모리 필름은 저장층 및 터널링층을 더 포함한다.
일부 실시예에서, 불연속 차단층 및 유전체 층 중 적어도 하나는 실리콘 산화물을 포함한다.
일부 실시예에서, 메모리 스택은 접합 산화물 층에 의해 분리된 상부 데크 및 하부 데크를 포함한다. 불연속 차단층은 상부 및 하부 데크를 통해 연장되고, 불연속 차단층의 측벽은 접합 산화물 층의 측벽과 실질적으로 동일 높이에 있다.
일부 실시예에서, 불연속 차단층의 측벽은 유전체 층의 측벽과 실질적으로 동일 높이에 있다.
본 개시의 다른 측면에 따르면, 3D 메모리 장치를 형성하는 방법이 개시된다. 인터리브형 희생층 및 유전체 층을 포함하는 유전체 데크가 기판 상에 형성된다. 제1 유전체 데크를 통해 수직으로 연장되는 개구가 형성된다. 개구부의 측벽과 접하는 희생층의 측면이 에칭된다. 희생층이 에칭되는 위치에 불연속 차단층이 형성된다. 이어서, 저장층, 터널링층, 및 반도체 채널은 불연속 차단층 및 개재된 유전체 층 위에 형성된다.
일부 실시예에서, 불연속 층은 하나 이상의 섹션을 포함하고, 적어도 하나의 섹션은 도전체 층의 리세스에 형성되고 인접한 유전체 층에 의해 그리고 도전체 층의 측면에 의해 둘러싸인다.
일부 실시예에서, 불연속 차단층은 완전히 불연속적이다.
일부 실시예에서, 불연속 차단층은 부분적으로 불연속적이다.
일부 실시예에서, 인터리브형 도전체 층 및 유전성 층을 갖는 메모리 스택은 유전체 스택의 희생층을 도전체 층으로 대체함으로써 형성된다.
일부 실시예에서, 개구의 측벽과 접하는 희생층의 측면은 약 1 nm 내지 4 nm 에칭된다.
일부 실시예에서, 불연속 차단층을 형성하는 단계는 희생층의 에칭된 측면을 산화시키는 단계를 포함한다.
일부 실시예에서, 불연속 차단층은 열 산화 또는 습식 화학적 산화 중 하나에 의해 형성된다.
일부 실시예에서, 산화되는 희생층의 두께는 약 3 nm 내지 약 6 nm이다.
일부 실시예에서, 불연속 차단층의 두께는 약 4 nm 내지 약 10 nm이다.
일부 실시예에서, 불연속 차단층 및 유전체 층 중 적어도 하나는 실리콘 산화물을 포함한다.
일부 실시예에서, 희생층은 실리콘 질화물을 포함한다.
일부 실시예에서, 3D 메모리 장치를 형성하는 방법은 희생층의 측면을 에칭하기 전에, 개구의 하부에 반도체 플러그를 형성하는 단계를 더 포함한다.
일부 실시예에서, 유전체 데크는 접합 산화물 층에 의해 분리된 상부 데크 및 하부 데크를 포함한다. 불연속 차단층은 상부 및 하부 데크를 통해 연장되고, 불연속 차단층의 측벽은 접합 산화물 층의 측벽과 실질적으로 동일 높이에 있다.
일부 실시예에서, 불연속 차단층의 측벽은 유전체 층의 측벽과 실질적으로 동일 높이에 있다.
특정 실시예들에 대한 전술한 설명은, 다른 사람들이 본 기술분야의 지식을 적용함으로써, 본 개시의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이 다양한 용례를 위해 이러한 특정 실시예들을 손쉽게 수정 및/또는 적응할 수 있도록 본 개시의 일반적인 특성을 충분히 보여줄 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 실시예들의 등가물의 의미 및 범위 내에 두고자 한다. 본 명세서에서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 표현은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 한다는 점을 이해해야 한다.
본 개시의 실시예들은 명시된 기능들 및 그 관계들의 구현을 예시하는 기능적 구축 블록들을 참고하여 위에서 설명되었다. 이러한 기능적 구축 블록들의 경계는 설명의 편의상 본 명세서에서는 임의로 정의되었다. 명시된 기능들과 그 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 단락 및 요약서 단락은 발명자(들)에 의해 고려된 바와 같이 본 개시의 전부가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서, 본 개시 및 첨부된 청구항들을 어떤 식으로든 제한하려는 것은 아니다.
본 개시의 범위 및 범주는 전술한 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하고, 하기의 청구항들 및 그 균등물에 따라서만 정의되어야 한다.
Claims (29)
- 3차원(3D) 메모리 장치로서,
기판과,
상기 기판 상에 복수의 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택과,
메모리 스트링- 상기 메모리 스트링은 상기 메모리 스택을 통해 수직으로 연장되고 상기 메모리 스트링의 측벽을 따라 메모리 필름을 포함함 -을 포함하되,
상기 메모리 필름은 상기 유전체 층 및 저장층에 의하여 개재된(interposed) 불연속 차단 층을 포함하며,
상기 메모리 스택은 접합 산화물 층(a joint oxide layer)에 의해 분리된 상부 데크 및 하부 데크를 포함하고,
상기 접합 산화물 층의 수직 측벽은 상기 저장층과 접촉하는
3D 메모리 장치. - 제1항에 있어서,
상기 불연속 차단 층은 하나 이상의 섹션을 포함하고,
적어도 하나의 섹션이 상기 도전체 층 중 적어도 하나의 도전체 층의 리세스에 위치되고 인접한 유전체 층에 의해 그리고 상기 도전체 층의 적어도 하나의 측면에 의해 둘러싸이는
3D 메모리 장치. - 제1항에 있어서,
상기 불연속 차단 층의 두께는 4 nm 내지 10 nm인
3D 메모리 장치. - 제1항에 있어서,
상기 메모리 필름은 터널링층을 더 포함하는
3D 메모리 장치. - 제1항에 있어서,
상기 불연속 차단 층 및 상기 유전체 층 중 적어도 하나는 실리콘 산화물을 포함하는
3D 메모리 장치. - 제1항에 있어서,
상기 불연속 차단 층은 상기 상부 데크 및 상기 하부 데크를 통하여 연장되고,
상기 불연속 차단 층의 측벽은 상기 접합 산화물 층의 수직 측벽과 실질적으로 동일 높이에 있는
3D 메모리 장치. - 제6항에 있어서,
상기 불연속 차단 층의 측벽은 상기 유전체 층의 측벽과 실질적으로 동일 높이에 있는
3D 메모리 장치. - 3차원(3D) 메모리 장치로서,
기판과,
상기 기판 상에 복수의 인터리브형 도전체 층 및 유전체 층을 갖는 메모리 스택과,
메모리 스트링- 상기 메모리 스트링은 상기 메모리 스택을 통해 수직으로 연장되고 상기 메모리 스트링의 측벽을 따라 메모리 필름을 포함함 -을 포함하되,
상기 메모리 필름은 상기 유전체 층 및 저장 층에 의하여 개재된(interposed) 불연속 차단 층을 포함하며,
상기 불연속 차단 층은 다수의 섹션을 포함하고,
상기 다수의 섹션의 어떠한 인접한 섹션들도 서로 연속적이지 않으며,
상기 메모리 스택은 접합 산화물 층에 의해 분리된 상부 데크 및 하부 데크를 포함하고,
상기 접합 산화물의 수직 측벽은 상기 저장 층과 접촉하는
3D 메모리 장치. - 제8항에 있어서,
상기 불연속 차단 층은 상기 상부 데크 및 상기 하부 데크를 통하여 연장되고,
상기 불연속 차단 층의 측벽은 상기 접합 산화물 층의 수직 측벽과 실질적으로 동일 높이에 있는
3D 메모리 장치. - 3차원(3D) 메모리 장치를 형성하는 방법으로서,
인터리브형 희생층 및 유전체 층을 포함하는 유전체 스택를 기판 상에 형성하는 단계 - 상기 유전체 스택은 접합 산화물 층에 의해 분리된 상부 데크 및 하부 데크를 포함함 - 와,
상기 유전체 스택을 통해 수직으로 연장되는 개구를 형성하는 단계와,
상기 개구의 측벽과 접하는 상기 희생층의 측면을 에칭하는 단계와,
상기 희생층이 에칭되는 위치에 불연속 차단 층을 형성하는 단계와,
후속하여, 상기 불연속 차단 층 및 상기 유전체 층 위에, 저장층, 터널링층, 및 반도체 채널을 형성하는 단계를 포함하며,
상기 접합 산화물의 수직 측벽은 상기 저장 층과 접촉하는
3D 메모리 장치를 형성하는 방법. - 제10항에 있어서,
상기 불연속 차단 층은 하나 이상의 섹션을 포함하고,
적어도 하나의 섹션이 상기 희생층 중 적어도 하나의 희생층의 리세스에 형성되고 인접한 유전체 층에 의해 그리고 상기 희생층의 적어도 하나의 측면에 의해 둘러싸이는
3D 메모리 장치를 형성하는 방법. - 제10항에 있어서,
상기 유전체 스택 내의 상기 희생층을 도전체 층으로 대체하여, 인터리브형 도전체 층 및 유전체 층을 갖는 메모리 스택을 형성하는 단계를 더 포함하는
3D 메모리 장치를 형성하는 방법. - 제10항에 있어서,
상기 개구의 측벽과 접하는 상기 희생층의 측면은 1 nm 내지 4 nm 에칭되는
3D 메모리 장치를 형성하는 방법. - 제10항에 있어서,
상기 불연속 차단 층을 형성하는 단계는 상기 희생층의 에칭된 측면을 산화시키는 단계를 포함하는
3D 메모리 장치를 형성하는 방법. - 제14항에 있어서,
상기 불연속 차단 층은 열산화 또는 습식 화학적 산화 중 하나에 의해 형성되는
3D 메모리 장치를 형성하는 방법. - 제14항에 있어서,
산화되는 상기 희생층의 두께는 3 nm 내지 6 nm인
3D 메모리 장치를 형성하는 방법. - 제10항에 있어서,
상기 불연속 차단 층 및 상기 유전체 층 중 적어도 하나는 실리콘 산화물을 포함하는
3D 메모리 장치를 형성하는 방법. - 제10항에 있어서,
상기 희생층은 실리콘 질화물을 포함하는
3D 메모리 장치를 형성하는 방법. - 제10항에 있어서,
상기 희생층의 측면을 에칭하기 전에, 상기 개구의 하부에 반도체 플러그를 형성하는 단계를 더 포함하는
3D 메모리 장치를 형성하는 방법. - 제10항에 있어서,
상기 불연속 차단 층은 상기 상부 데크 및 상기 하부 데크를 통하여 연장되고,
상기 불연속 차단 층의 측벽은 상기 접합 산화물 층의 수직 측벽과 실질적으로 동일 높이에 있는
3D 메모리 장치를 형성하는 방법. - 삭제
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2020/073359 WO2021146878A1 (en) | 2020-01-21 | 2020-01-21 | Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220012330A KR20220012330A (ko) | 2022-02-03 |
| KR102673608B1 true KR102673608B1 (ko) | 2024-06-07 |
Family
ID=
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170243879A1 (en) * | 2016-02-22 | 2017-08-24 | Sandisk Technologies Inc. | Three dimensional memory device containing discrete silicon nitride charge storage regions |
| CN110168728A (zh) * | 2019-04-12 | 2019-08-23 | 长江存储科技有限责任公司 | 具有沉积的半导体插塞的三维存储器件及其形成方法 |
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170243879A1 (en) * | 2016-02-22 | 2017-08-24 | Sandisk Technologies Inc. | Three dimensional memory device containing discrete silicon nitride charge storage regions |
| CN110168728A (zh) * | 2019-04-12 | 2019-08-23 | 长江存储科技有限责任公司 | 具有沉积的半导体插塞的三维存储器件及其形成方法 |
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