CN111758164A - 三维存储器件和用于形成其的方法 - Google Patents

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Abstract

公开了3D存储器件和用于形成其的方法的实施例。在一个示例中，3D存储器件包括：衬底；在衬底上的外围电路；包括在外围电路之上的交错的导电层和电介质层的存储器叠层；在存储器叠层之上的第一半导体层；在第一半导体层之上并与第一半导体层接触的第二半导体层；多个沟道结构，每个沟道结构穿过存储器叠层和第一半导体层垂直地延伸；以及穿过存储器叠层、第一半导体层和第二半导体层垂直地延伸的绝缘结构。

Description

三维存储器件和用于形成其的方法
相关申请的交叉引用
本申请要求享受于2020年4月14日提交的标题为“THREE-DIMENSIONAL MEMORYDEVICE WITH BACKSIDE SOURCE CONTACT”的国际申请PCT/CN2020/084600号、于2020年4月14日提交的标题为“METHOD FOR FORMING THREE-DIMENSIONAL MEMORY DEVICE WITHBACKSIDE SOURCE CONTACT”的国际申请PCT/CN2020/084603号、于2020年4月27日提交的标题为“THREE-DIMENSIONAL MEMORY DEVICE AND METHOD FOR FORMING THE SAME”的国际申请PCT/CN2020/087295号和于2020年4月27日提交的标题为“THREE-DIMENSIONAL MEMORYDEVICE AND METHOD FOR FORMING THE SAME”的国际申请PCT/CN2020/087296号的优先权的利益，所有这些申请通过引用的方式被全部并入本文中。
背景技术
本公开内容的实施方式涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩小到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。因此，平面存储器单元的存储密度接近上限。
3D存储器架构可解决在平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
在本文公开了3D存储器件和用于形成其的方法的实施例。
在一个示例中，3D存储器件包括：衬底；在衬底上的外围电路；包括在外围电路之上的交错的导电层和电介质层的存储器叠层；在存储器叠层之上的第一半导体层；在第一半导体层之上并与第一半导体层接触的第二半导体层；多个沟道结构，每个沟道结构穿过存储器叠层和第一半导体层垂直地延伸；以及穿过存储器叠层、第一半导体层和第二半导体层垂直地延伸的绝缘结构。
在另一示例中，3D存储器件包括第一半导体结构、第二半导体结构和在第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：存储器叠层，其包括交错的导电层和电介质层；掺杂半导体层；多个沟道结构，每个沟道结构穿过存储器叠层垂直地延伸到掺杂半导体层内并电气地连接到外围电路；以及绝缘结构，其穿过存储器叠层和掺杂半导体层垂直地延伸并横向延伸以将多个沟道结构分成多个块。
在又一示例中，公开了用于形成3D存储器件的方法。在衬底的第一侧上的掺杂区域中形成沟槽。随后形成在掺杂区域之上和沟槽中的牺牲层以及在牺牲层上的电介质叠层。形成穿过电介质叠层和牺牲层垂直地延伸到掺杂区域内的沟道结构。形成穿过电介质叠层垂直地延伸以连接到沟槽的开口。穿过开口用在掺杂区域和电介质叠层之间的掺杂半导体层代替牺牲层。绝缘结构在开口和沟槽中形成。从与衬底的第一侧相对的第二侧将衬底减薄，直到到达绝缘结构的端部以暴露掺杂区域为止。
在又一示例中，公开了用于形成3D存储器件的方法。在第一衬底上形成外围电路。形成沟道结构和绝缘结构，每个沟道结构和绝缘结构穿过存储器叠层和掺杂半导体层垂直地延伸到在第二衬底的第一侧上的掺杂区域内。第一衬底和第二衬底以面对面方式键合，使得存储器叠层在外围电路之上。从与第二衬底的第一侧相对的第二侧将第二衬底减薄，直到到达绝缘结构的端部以暴露第二衬底的掺杂区域为止。
附图说明
被并入本文并形成说明书的一部分的附图示出本公开内容的实施方式，并连同描述一起进一步用来解释本公开内容的原理并使相关领域中的技术人员能够制造和使用本公开内容。
图1示出根据本公开内容的一些实施方式的示例性3D存储器件的横截面的侧视图。
图2A示出根据本公开内容的一些实施方式的示例性3D存储器件的横截面的平面图。
图2B示出根据本公开内容的一些实施方式的另一示例性3D存储器件的横截面的平面图。
图3A-3M示出根据本公开内容的一些实施方式的用于形成示例性3D存储器件的制造工艺。
图4A和4B示出根据本公开内容的一些实施方式的用于形成示例性3D存储器件的方法的流程图。
将参考附图描述本公开内容的实施方式。
具体实施方式
虽然讨论了特定的配置和布置，但应理解的是，这仅为了说明性目的而完成。相关领域中的技术人员将认识到的是，其它配置和布置可以被使用而不偏离本公开内容的精神和范围。对相关领域中的技术人员将显而易见的是，本公开内容也可以在各种其它应用中使用。
注意，在本说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的提及指示所描述的实施方式可以包括特定特征、结构或特性，但每个实施方式可能不一定包括特定特征、结构或特性。而且，这样的短语并不一定指同一实施方式。此外，当结合实施方式描述特定特征、结构或特性时，它将在相关领域中的技术人员的知识内，以结合其它实施方式(不管是否被明确描述)来影响这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、
“一个(an)”和“所述(the)”再次可以被理解为传达单数用法或传达复数用法。此外，再次至少部分地根据上下文，术语“基于”可被理解为不一定意欲传达排他的一组因素，且可替代地允许不一定明确地描述的额外因素的存在。
应容易理解，在本公开内容中的“在……上”、“在……上面”和“在……之上”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”而在其之间有中间特征或层的含义，以及“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，但还可以包括它“在某物上面”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文为了便于描述而用于描述一个元件或特征与如在附图中所示的另外的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用或操作中的设备的不同定向。装置可以以另外方式被定向(旋转90度或在其它定向处)，且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加到其上的材料。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括大量半导体材料(诸如硅、锗、砷化镓、磷化铟等)。可选地，衬底可以由非导电材料(诸如玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层可以在整个底层或上覆结构之上延伸，或可以具有比底层或上覆结构的宽度小的宽度。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在其处的任何对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或垂直互连接入(VIA(通孔))触点)和一个或多个电介质层。
如在本文使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的部件或工艺操作的特性或参数的期望或目标值连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如在本文使用的，术语“3D存储器件”指具有在横向定向的衬底上的存储器单元晶体管的垂直定向的串(在本文被称为“存储器串”，诸如NAND存储器串)的半导体器件，使得存储器串在相对于衬底的垂直方向上延伸。如在本文使用的，术语“垂直/垂直地”意指名义上垂直于衬底的横向表面。
在一些3D存储器件(例如3D NAND存储器件)中，狭缝开口(例如栅极线狭缝(GLS))用作用于在形成存储器叠层时在栅极更换工艺期间输送蚀刻剂和反应气体的通路。然而，当存储器叠层的层级不断增加时，具有高长宽比的狭缝开口的蚀刻变得更有挑战性。特别是，当狭缝开口在存储器叠层的具有不同膜结构的阶梯区域和核心阵列区域两者之上横向延伸时，在不同区域中的狭缝开口的凿槽变化变得难以控制。例如，狭缝开口的蚀刻深度可能在阶梯区域中比在核心阵列区域中更大，从而引起对在阶梯区域中的衬底的损坏。凿槽变化问题可能对具有在沟道结构的侧壁处选择性地生长的半导体插塞(也被称为“侧壁选择性外延生长(SEG)”)的3D NAND存储器件夸大，这对凿槽变化有严格的要求。
根据本公开内容的各种实施方式提供可补偿凿槽变化的3D存储器件及其制造方法。与狭缝开口横向地对齐并填充有牺牲材料(例如多晶硅)的沟槽可在形成狭缝开口时用作蚀刻停止层，以及用作缓冲区以平衡在核心阵列区域和阶梯区域之间的蚀刻加载，从而补偿在不同区域当中的凿槽变化。在一些实施方式中，沟槽和狭缝开口填充有电介质材料以形成绝缘结构。绝缘结构的端部可用作停止层以使应用于衬底的背面减薄工艺(例如化学机械抛光(CMP))自动停止，从而实现经减薄的衬底的均匀厚度。作为结果，制造复杂性可减小，且产量可增加。
图1示出根据本公开内容的一些实施方式的示例性3D存储器件的横截面的侧视图。在一些实施方式中，3D存储器件100是包括第一半导体结构102和堆叠在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施方式，第一半导体结构102和第二半导体结构104被连接在其之间的键合界面106处。如图1所示，第一半导体结构102可包括衬底101，其可包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当的材料。
3D存储器件100的第一半导体结构102可包括在衬底101上的外围电路108。注意，在图1中包括x、y和z轴以示出在3D存储器件100中的部件的空间关系。衬底101包括在x-y平面中横向延伸的两个横向表面：在晶圆的正面上的前表面和在与晶圆的正面相对的反面上的后表面。在一些实施方式中，x和y方向是在晶圆平面中的两个正交方向：x方向是字线方向，以及y方向是位线方向。z轴垂直于x和y轴。如在本文使用的，当衬底位于在z方向上的半导体器件的最低平面中时，相对于在z方向(例如垂直于平面x-y的垂直方向)上的半导体器件的衬底(例如衬底101)来确定一个部件(例如层或器件)是否在半导体器件(例如3D存储器件100)的另一部件(例如层或设备)“上”、“之上”或“之下”。用于描述空间关系的相同概念在整个本公开内容中应用。
在一些实施方式中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是用于便于3D存储器件100的操作的任何适当的数字、模拟和/或混合信号控制和感测电路，包括但不限于页面缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压参考或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路108可包括在衬底101“上”形成的晶体管，其中晶体管的全部或部分在衬底101中(例如在衬底101的顶表面之下)和/或直接在衬底101上形成。隔离区域(例如浅沟槽隔离(STI))和掺杂区域(例如晶体管的源极区域和漏极区域)也可在衬底101中形成。根据一些实施方式，使用高级逻辑工艺(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)，晶体管是高速的。应理解，在一些实施方式中，外围电路108还可包括与高级逻辑工艺兼容的任何其它电路，包括逻辑电路(例如处理器和可编程逻辑设备(PLD))或存储器电路(例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM))。
在一些实施方式中，3D存储器件100的第一半导体结构102还包括在外围电路108之上的互连层(未示出)以将电信号传送到外围电路108和从外围电路108传送电信号。互连层可包括多个互连(在本文也被称为“触点”)，包括横向互连线和垂直互连接入(VIA)触点。如在本文使用的，术语“互连”可广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层还可包括一个或多个夹层电介质(ILD)层(也被称为“金属间电介质(IMD)层”)，可在一个或多个夹层电介质层中形成互连线和VIA触点。即，互连层可以包括在多个ILD层中的互连线和VIA触点。在互连层中的互连线和VIA触点可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。在互连层中的ILD层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图1所示，3D存储器件100的第一半导体结构102还可包括在键合界面106处和在互连层和外围电路108之上的键合层110。键合层110可包括多个键合触点111和电气地隔离键合触点111的电介质。键合触点111可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层110的剩余区域可以用电介质(包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合)形成。在键合层110中的键合触点111和周围的电介质可用于混合键合。
类似地，如图1所示，3D存储器件100的第二半导体结构104还可包括在键合界面106处和在第一半导体结构102的键合层110之上的键合层112。键合层112可包括多个键合触点113和电气地隔离键合触点113的电介质。键合触点113可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层112的剩余区域可以用电介质(包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合)形成。在键合层112中的键合触点113和周围的电介质可用于混合键合。根据一些实施方式，键合触点113与在键合界面106处的键合触点111接触。
如下面更详细描述的，第二半导体结构104可在键合界面106处以面对面方式被键合在第一半导体结构102的顶部上。在一些实施方式中，作为混合键合(也被称为“金属/电介质混合键合”)的结果，键合界面106布置在键合层110和112之间，混合键合是直接键合技术(例如形成在表面之间的键合而不使用中间层，例如焊料或粘合剂)且可同时得到金属-金属键合和电介质-电介质键合。在一些实施方式中，键合界面106是键合层112和110交会和键合的地方。实际上，键合界面106可以是具有某个厚度的层，其包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面。
在一些实施方式中，3D存储器件100的第二半导体结构104还包括在键合层112之上的互连层(未示出)以传送电信号。互连层可包括多个互连，例如MEOL互连和BEOL互连。互连层还可包括一个或多个ILD层，可在一个或多个ILD层中形成互连线和VIA触点。在互连层中的互连线和VIA触点可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在互连层中的ILD层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，3D存储器件100是NAND闪速存储器件，其中提供以NAND存储器串的阵列的形式的存储器单元。如图1所示，3D存储器件100的第二半导体结构104可包括起NAND存储器串的阵列的作用的沟道结构124的阵列。如图1所示，每个沟道结构124可穿过多个对垂直地延伸，每对包括导电层116和电介质层118。交错的导电层116和电介质层118是存储器叠层114的部分。在存储器叠层114中的导电层116和电介质层118的对的数量(例如32、64、96、128、160、192、224、256个层级或更多)确定在3D存储器件100中的存储器单元的数量。应理解，在一些实施方式中，存储器叠层114可具有多叠片架构(未示出)，其包括堆叠在彼此之上的多个存储器叠片。在每个存储器叠片中的导电层116和电介质层118的对的数量可以是相同的或不同的。
存储器叠层114可包括多个交错的导电层116和电介质层118。在存储器叠层114中的导电层116和电介质层118可在垂直方向上交替。换句话说，除了在存储器叠层114的顶部或底部处的层以外，每个导电层116可由在两侧上的两个电介质层118邻接，以及每个电介质层118可由在两侧上的两个导电层116邻接。导电层116可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层116可包括由粘合剂层和栅极电介质层包围的栅极电极(栅极线)。导电层116的栅极电极可横向延伸，作为在存储器叠层114的一个或多个阶梯结构处终止的字线。电介质层118可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。应理解，图1所示的阶梯结构仅为了说明目的，且并不反映或限制在3D存储器件100中的阶梯区域中的实际布置。
如图1所示，3D存储器件100的第二半导体结构104还可包括在存储器叠层114之上的第一半导体层120和在第一半导体层120之上并与第一半导体层120接触的第二半导体层122。第一半导体层120可以是如上所述的“侧壁SEG”的示例。在一些实施方式中，第二半导体层122的横向尺寸大于在y方向和/或x方向上的第一半导体层120的横向尺寸。在一些实施方式中，第一半导体层120和第二半导体层122中的每一者是掺杂半导体层，例如具有N型掺杂剂或P型掺杂剂的硅层。因此，第一半导体层120和第二半导体层122可以共同被视为在存储器叠层114之上的掺杂半导体层。应理解，在第一半导体层120和第二半导体层122中的掺杂浓度可以是相同的或不同的。
在一些实施方式中，第一半导体层120和第二半导体层122中的每一者是N型掺杂半导体层，例如掺杂有N型掺杂剂(例如磷(P)、砷(Ar)或锑(Sb))的硅层，这些掺杂剂贡献自由电子并增加本征半导体的传导性。在一些实施方式中，第二半导体层122包括N阱。也就是说，第二半导体层122可以是在衬底中的掺杂有N型掺杂剂(例如P、As或Sb)的区域。根据一些实施方式，第一半导体层120包括多晶硅，例如N型掺杂多晶硅。如下面详细描述的，可通过薄膜沉积和/或外延生长在硅衬底之上形成第一半导体层120。相反，根据一些实施方式，第二半导体层122包括单晶硅，例如N型掺杂单晶硅。如下面更详细描述的，可通过将N型掺杂剂注入到具有单晶硅的硅衬底内来形成第二半导体层122。在一些实施方式中，掺杂半导体层包括包含多晶硅的第一N型掺杂半导体层120和包含单晶硅的第二N型掺杂半导体层122。
在一些实施方式中，第一半导体层120是N型掺杂半导体层，例如掺杂有N型掺杂剂(例如P、Ar或Sb)的硅层，以及第二半导体层122是P型掺杂半导体层，例如掺杂有P型掺杂剂(例如硼(B)、镓(Ga)或铝(Al))的硅层，本征半导体产生被称为“空穴”的价电子的缺失。在一些实施方式中，第二半导体层122包括P阱。也就是说，第二半导体层122可以是在衬底中的掺杂有P型掺杂剂(例如B、Ga或Al)的区域。根据一些实施方式，第一半导体层120包括多晶硅，例如N型掺杂多晶硅。如下面更详细描述的，可通过薄膜沉积和/或外延生长在硅衬底之上形成第一半导体层120。相反，根据一些实施方式，第二半导体层122包括单晶硅，例如P型掺杂单晶硅。如下面更详细描述的，可通过将P型掺杂剂注入到具有单晶硅的硅衬底内来形成第二半导体层122。在一些实施方式中，掺杂半导体层包括包含多晶硅的N型掺杂半导体层120和包含单晶硅的P型掺杂半导体层122。
在一些实施方式中，每个沟道结构124包括填充有半导体层(例如作为半导体沟道128)和复合电介质层(例如作为存储器膜126)的沟道孔。在一些实施方式中，半导体沟道128包括硅，例如非晶形硅、多晶硅或单晶硅。在一些实施方式中，存储器膜126是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道结构124的剩余空间可以部分地或全部填充有包括电介质材料(例如氧化硅和/或空气间隙)的上覆层。沟道结构124可具有圆柱体形状(例如立柱形状)。根据一些实施方式，上覆层、半导体沟道128、存储器膜126的隧穿层、存储层和阻挡层以这个顺序从立柱的中央朝着外表面径向布置。隧穿层可包括氧化硅、氮氧化硅或其任何组合。存储层可包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储器膜126可包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施方式中，沟道结构124还包括在沟道结构124的底部中(例如下端处)的沟道插塞129。如在本文使用的，当衬底101位于3D存储器件100的最低平面中时，部件(例如沟道结构124)的“上端”是在z方向上更远离衬底101的端部，以及部件(例如沟道结构124)的“下端”是在z方向上更接近衬底101的端部。沟道插塞129可包括半导体材料(例如多晶硅)。在一些实施方式中，沟道插塞129起NAND存储器串的漏极的作用。
如图1所示，每个沟道结构124可穿过存储器叠层114的交错的导电层116和电介质层118以及第一半导体层120(例如N型掺杂半导体层(例如N型掺杂多晶硅层))垂直地延伸。在一些实施方式中，第一半导体层120包围沟道结构124的部分并与包括多晶硅的半导体沟道128接触。也就是说，根据一些实施方式，存储器膜126在邻接第一半导体层120的沟道结构124的部分处分离，暴露半导体沟道128以与周围的第一半导体层120接触。作为结果，包围半导体沟道128并与半导体沟道128接触的第一半导体层120可以作为沟道结构124的“侧壁半导体插塞/SEG”工作以代替“底部半导体插塞/SEG”。
在一些实施方式中，每个沟道结构124可垂直地更远地延伸到第二半导体层122(例如N型掺杂或P型掺杂半导体层(例如N型掺杂或P型掺杂单晶硅层))内。也就是说，根据一些实施方式，每个沟道结构124穿过存储器叠层114垂直地延伸到掺杂半导体层(包括第一半导体层120和第二半导体层122)内。如图1所示，根据一些实施方式，沟道结构124的顶部(例如上端)在第二半导体层122中。在一些实施方式中，第一半导体层120和第二半导体层122中的每一者是N型掺杂半导体层，以为了擦除操作而使栅致漏极泄漏(GIDL)辅助的体偏置成为可能。在NAND存储器串的源极选择栅极周围的GIDL偏置可产生进入NAND存储器串内的空穴电流以为了擦除操作而升高体电位。在一些实施方式中，第一半导体层120和第二半导体层122分别是N型掺杂半导体层和P型掺杂半导体层，以使P阱大批擦除操作成为可能，其中，第二半导体层122是为了擦除而向NAND存储器串提供空穴的P阱。
如图1所示，3D存储器件100的第二半导体结构104还可包括绝缘结构130，每个绝缘结构130穿过存储器叠层114的交错的导电层116和电介质层118、第一半导体层120和第二半导体层122垂直地延伸。在一些实施方式中，绝缘结构130穿过包括第一半导体层120和第二半导体层122的掺杂半导体层延伸得更远。如下面关于制造工艺更详细描述的，绝缘结构130可充当停止层以使对衬底(包括第二半导体层122)的背面减薄工艺(例如CMP工艺)自动停止，存储器叠层114在衬底上形成。作为结果，根据一些实施方式，绝缘结构130的上端与第二半导体层122的顶表面齐平，第二半导体层122是经减薄的衬底的剩余部分。在一些实施方式中，绝缘结构130的上端在每个沟道结构124的上端之上。这个布置可确保背面减薄工艺可在到达每个沟道结构124的上端之前由绝缘结构130停止。应理解，在一些示例中，绝缘结构130的上端可与一个或多个沟道结构124的上端齐平。每个绝缘结构130也可垂直地延伸(例如在字线方向、图1中的x方向上)以将沟道结构124分成多个块。也就是说，存储器叠层114可由绝缘结构130分成多个存储器块，使得沟道结构124的阵列可分成每个存储器块。
根据一些实施方式，不同于在包括正面源极触点的一些3D NAND存储器件中的狭缝结构，绝缘结构130在其中不包括任何触点(即，不起源极触点的作用)，并且因此，不用导电层116(包括字线)引入寄生电容和泄漏电流。在一些实施方式中，每个绝缘结构130包括填充有一种或多种电介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合)的开口(例如狭缝)。在一个示例中，每个绝缘结构130可填充有高介电常数(高k)电介质和氧化硅。例如，绝缘结构130可包括沿着侧壁的高k电介质材料和填充开口的剩余空间的氧化硅。
在一些实施方式中，3D存储器件100的第二半导体结构104包括在第一半导体层120(例如N型掺杂半导体层)之下并与第一半导体层120接触的源极触点142。也就是说，源极触点142可垂直地布置在键合界面106和第一半导体层120之间，如图1所示。第一半导体层120因此可通过至少源极触点142以及键合层112和110电气地连接到在第一半导体结构102中的外围电路108。在一些实施方式中，3D存储器件100的第二半导体结构104还包括在第二半导体层122(例如P型或N型掺杂半导体层)之下并与第二半导体层122接触的另一源极触点146。第二半导体层122因此可通过至少源极触点146以及键合层112和110电气地连接到在第一半导体结构102中的外围电路108。在一些实施方式中，在第一半导体结构102中的外围电路108通过源极触点142和第一半导体层120(例如充当侧壁SEG)和/或通过源极触点146和第二半导体层122来控制NAND存储器串的源极。源极触点142和146可包括一个或多个导电层，例如金属层(例如W、Co、Cu或Al)或由粘合剂层(例如氮化钛(TiN))包围的硅化物层。
应理解，虽然源极触点142和146在图1中被示为正面源极触点(例如相对于第二半导体层122在与存储器叠层114相同的侧面上)，但在一些示例中，3D存储器件100可包括相对于第二半导体层122(经减薄的衬底)在存储器叠层114的相对侧上的一个或多个背面源极触点。例如，背面源极触点可以在存储器叠层114之上并与第二半导体层122接触。背面源极触点可通过在第二半导体层122之上的互连和穿过第二半导体层122的互连电气地连接到在第一半导体结构102中的外围电路108。
如图1所示，3D存储器件100还可包括用于焊盘引出(例如在3D存储器件100和外部电路之间传送电信号)的BEOL互连层133。在一些实施方式中，互连层133包括在第二半导体层122上的一个或多个ILD层134。根据一些实施方式，绝缘结构130的上端与ILD层134的底表面齐平。在互连层133中的ILD层134可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层133还包括钝化层138，作为用于3D存储器件100的钝化和保护的最外层。钝化层138可包括电介质材料(例如氮化硅)。3D存储器件100的互连层133还可包括用于与插入机构引线键合和/或键合的接触垫140。在互连层133中的接触垫140可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一个示例中，接触垫140包括Al。
在一些实施方式中，3D存储器件100的第二半导体结构104还包括穿过第二半导体层122的触点144。根据一些实施方式，因为第二半导体层122可以是经减薄的衬底，例如硅衬底的N阱或P阱，触点144是直通硅触点(TSC)。在一些实施方式中，源极触点142穿过第二半导体层122和ILD层134延伸以与接触垫140接触。在一些实施方式中，3D存储器件100还包括垂直地延伸到在存储器叠层144外面的第二半导体层122的外围触点148。外围触点148可具有比存储器叠层114的深度大的深度，以从键合层112垂直地延伸到在存储器叠层114外面的外围区域中的第二半导体层122。在一些实施方式中，外围触点148在触点144之下并与触点144接触，使得在第一半导体结构102中的外围电路108电气地连接到接触垫140，以用于通过至少触点144和外围触点148焊盘引出。触点144和外围触点148各自可包括一个或多个导电层，例如金属层(例如W、Co、Cu或Al)或由粘合剂层(例如TiN)包围的硅化物层。在一些实施方式中，触点144还包括将触点144从第二半导体层122电气地分离的隔板(例如电介质层)。
如图1所示，3D存储器件100还包括作为互连结构的部分的各种局部触点(也被称为“C1”)，其与在存储器叠层114中的结构直接接触。在一些实施方式中，局部触点包括沟道局部触点150，每个沟道局部触点150在相应的沟道结构124之下并与相应的沟道结构124的下端接触。每个沟道局部触点150可以电气地连接到位线触点(未示出)以用于位线扇出。在一些实施方式中，局部触点还包括字线局部触点152，每个字线局部触点152在存储器叠层114的阶梯结构处的相应导电层116之下(包括字线)并与相应导电层116接触，以用于字线扇出。局部触点(例如沟道局部触点150和字线局部触点152)可以通过至少键合层112和110电气地连接到第一半导体结构102的外围电路108。局部触点(例如沟道局部触点150和字线局部触点152)各自可包括一个或多个导电层，例如金属层(例如W、Co、Cu或Al)或由粘合剂层(例如TiN)包围的硅化物层。
图2A示出根据本公开内容的一些实施方式的示例性3D存储器件200的横截面的平面图。3D存储器件200可以是图1中的3D存储器件100的一个示例。如图2A所示，根据一些实施方式，3D存储器件200包括将在x方向(例如字线方向)上的存储器叠层横向地分成两个部分的中央阶梯区域204：第一核心阵列区域206A和第二核心阵列区域206B，每个核心阵列区域包括沟道结构210(相应于图1中的沟道结构124)的阵列。根据一些实施方式，3D存储器件200还包括在y方向(例如位线方向)上的并行绝缘结构208(相应于图1中的绝缘结构130)，每个绝缘结构208在x方向上横向延伸以将核心阵列区域206A和206B以及在其中的沟道结构210的阵列分成块202。如图2A所示，根据一些实施方式，每个绝缘结构208在中央阶梯区域204和核心阵列区域206A和206B之上沿着x方向(例如字线方向)横向延伸。
应理解，阶梯区域和核心阵列区域的布局不限于图2A的示例，且可包括任何其它适当的布局，例如具有在存储器叠层的边缘处的侧阶梯区域。例如，图2B示出根据本公开内容的一些实施方式的另一示例性3D存储器件201的横截面的平面图。3D存储器件201可以是图1中的3D存储器件100的另一示例。如图2B所示，3D存储器件201包括侧阶梯区域207A和207B和中央核心阵列区域205，每个侧阶梯区域在x方向(例如字线方向)上的存储器叠层的相应边缘处，中央核心阵列区域205包括沟道结构210(相应于图1中的沟道结构124)的阵列。根据一些实施方式，3D存储器件201还包括在y方向(例如位线方向)上的并行绝缘结构208(相应于图1中的绝缘结构130)，每个绝缘结构208在x方向上横向延伸以将中央核心阵列区域205和在其中的沟道结构210的阵列分成块202。如图2B所示，根据一些实施方式，每个绝缘结构208在侧阶梯区域207A和207B以及中央核心阵列区域205之上沿着x方向(例如字线方向)横向延伸。
图3A-3M示出根据本公开内容的一些实施方式的用于形成示例性3D存储器件的制造工艺。图4A和4B示出根据本公开内容的一些实施方式的用于形成示例性3D存储器件的方法400的流程图。在图3A-3M、4A和4B中描绘的3D存储器件的示例包括在图1中描绘的3D存储器件100。图3A-3M、4A和4B将一起被描述。应理解，在方法400中示出的操作不是排他的，以及其它操作也可在任一所示操作之前、之后或之间被执行。此外，一些操作可同时或以与在图4A和4B中所示的不同的顺序被执行。
参考图4A，方法400在操作402开始，在操作402中在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图3K所示，使用多种工艺(包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺)在硅衬底350上形成多个晶体管。在一些实施方式中，通过离子注入和/或热扩散在硅衬底350中形成掺杂区域(未示出)，其例如起晶体管的源极区域和/或漏极区域的作用。在一些实施方式中，也通过湿蚀刻和/或干蚀刻和薄膜沉积在硅衬底350中形成隔离区域(例如STI)。晶体管可在硅衬底350上形成外围电路352。
如图3K所示，在外围电路352之上形成键合层348。键合层348包括电气地连接到外围电路352的键合触点。为了形成键合层348，使用一种或多种薄膜沉积工艺(例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)来沉积ILD层，以及使用湿蚀刻和/或干蚀刻(例如RIE)(后面是一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)穿过ILD层形成键合触点。
方法400继续进行到如图4A所示的操作404，其中第二衬底的一部分从第二衬底的第一侧被掺杂以形成掺杂区域。第二衬底可以是硅衬底。第一侧可以是正面，半导体器件在该正面处在第二衬底上形成。在一些实施方式中，第二衬底的第一侧掺杂有N型掺杂剂以形成N型掺杂单晶硅层(例如N阱)。在一些实施方式中，第二衬底的第一侧掺杂有P型掺杂剂以形成P型掺杂单晶硅层(例如P阱)。
如图3A所示，硅衬底302的部分被掺杂以形成硅衬底302的掺杂区域304，即掺杂半导体层。掺杂区域304可包括在硅衬底302中的N阱或P阱，并包括单晶硅。可通过使用离子注入和/或热扩散将N型掺杂剂(例如P、As或Sb)或P型掺杂剂(例如B、Ga或Al)掺杂到硅衬底302内来形成掺杂区域304。
方法400继续进行到如图4A所示的操作406，其中，在第二衬底的掺杂区域中形成沟槽。在一些实施方式中，沟槽的深度不大于第二衬底的掺杂区域的厚度。在一些实施方式中，沟槽在电介质结构的阶梯区域之上横向延伸。
如图3A所示，使用湿蚀刻和/或干蚀刻(例如反应离子蚀刻(RIE))在硅衬底302的掺杂区域304中形成沟槽303。例如通过控制蚀刻速率和/或蚀刻时间，沟槽303的深度可在名义上相同于或小于硅衬底302的掺杂区域304的厚度。也就是说，根据一些实施方式，沟槽303的深度不大于掺杂区域304的厚度。在一些实施方式中，沟槽303在待形成的电介质叠层308(在图3B中示出)的阶梯区域之上在x方向(例如字线方向)上横向延伸。
方法400继续进行到如图4A所示的操作408，其中形成在掺杂区域之上和沟槽中的牺牲层以及在牺牲层上的电介质层。电介质叠层可包括交错的堆叠牺牲层和堆叠电介质层。在一些实施方式中，为了随后形成牺牲层和电介质叠层，多晶硅沉积在第二掺杂区域之上和沟槽中以形成牺牲层，且堆叠电介质层和堆叠牺牲层交替地沉积在牺牲层上以形成电介质叠层。
如图3B所示，在硅衬底302的掺杂区域304之上形成牺牲层306。根据一些实施方式，牺牲层306也填充沟槽303。可通过沉积多晶硅或任何其它适当的牺牲材料(例如碳)来形成牺牲层306，这些牺牲材料可稍后使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)选择性地被移除。在一些实施方式中，在牺牲层306的形成之前，通过在硅衬底302上(例如在掺杂区域304的顶表面以及沟槽303的侧壁和底表面上)沉积电介质材料(例如氧化硅或热氧化)来在牺牲层306和掺杂区域304之间形成垫氧化物层305，如图3A所示。
如图3B所示，在牺牲层306上形成包括多对第一电介质层(在本文被称为“堆叠牺牲层”302)和第二电介质层(在本文被称为“堆叠电介质层”310，一起在本文被称为“电介质层对”)的电介质叠层308。根据一些实施方式，电介质叠层308包括交错的堆叠牺牲层312和堆叠电介质层310。堆叠电介质层310和堆叠牺牲层312可交替地沉积在硅衬底302之上的牺牲层306上，以形成电介质叠层308。在一些实施方式中，每个堆叠电介质层310包括一层氧化硅，且每个堆叠牺牲层312包括一层氮化硅。可通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来形成电介质叠层308。
如图3B所示，可在电介质叠层308的边缘上形成阶梯结构。可通过朝着硅衬底302对电介质叠层308的电介质层对执行多个所谓的“修剪-蚀刻”循环来形成阶梯结构。由于应用于电介质叠层308的电介质层对的重复的修剪-蚀刻循环，电介质叠层308可具有一个或多个倾斜边缘和比底部电介质层对短的顶部电介质层对。应理解，图3B中所示的阶梯结构仅为了说明目的，且并不反映或限制电介质叠层308的阶梯区域的实际布置。上面的图2A和2B提供在存储器叠层(在以后的工艺中代替电介质叠层308)中的阶梯区域的可能布置的示例。然而，填充有牺牲层306的沟槽303可在电介质叠层308的一个或多个阶梯区域之上在x方向(例如字线方向)上横向延伸。
方法400继续进行到如图4A所示的操作410，其中形成穿过电介质叠层和牺牲层垂直地延伸到第二衬底的掺杂区域内的沟道结构。在一些实施方式中，为了形成沟道结构，形成穿过电介质叠层和牺牲层垂直地延伸到掺杂区域内的沟道孔，且随后在沟道孔的侧壁之上形成存储器膜和半导体沟道。
如图3C所示，沟道孔是穿过电介质叠层308和牺牲层306垂直地延伸到硅衬底302的掺杂区域304内的开口。在一些实施方式中，形成多个开口，使得每个开口变成用于在以后的工艺中使单独沟道结构314生长的位置。在一些实施方式中，用于形成沟道结构314的沟道孔的制造工艺包括湿蚀刻和/或干蚀刻(例如深RIE(DRIE))。在一些实施方式中，沟道结构314的沟道孔穿过掺杂区域304的顶部延伸得更远。穿过电介质叠层308和牺牲层306的蚀刻工艺可继续蚀刻掺杂区域304的部分。在一些实施方式中，在穿过电介质叠层308和牺牲层306进行蚀刻之后，单独的蚀刻工艺用于蚀刻掺杂区域304的部分。然而，沟道孔可以不在掺杂区域304的底表面之外延伸得更远。根据一些实施方式，沟槽303(在图3A中示出)垂直地延伸到掺杂区域304内的深度大于沟道孔垂直地延伸到掺杂区域304内的深度。
如图3C所示，存储器膜316(包括阻挡层、存储层和隧穿层)和半导体沟道318随后以这个顺序沿着沟道孔的侧壁和底表面形成。在一些实施方式中，存储器膜316首先沿着沟道孔的侧壁和底表面沉积，且半导体沟道318然后沉积在存储器膜316之上。阻挡层、存储层和隧穿层可随后以这个顺序使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积，以形成存储器膜316。然后可通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)在存储器膜316的隧穿层之上沉积半导体材料(例如多晶硅)来形成半导体沟道318。在一些实施方式中，第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)随后被沉积以形成存储器膜316和半导体沟道318。
如图3C所示，上覆层在沟道孔中和半导体沟道318之上形成，以完全或部分地填充沟道孔(例如在没有或具有空气间隙的情况下)。可通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积电介质材料(例如氧化硅)来形成上覆层。沟道插塞然后可在沟道孔的顶部中形成。在一些实施方式中，在电介质叠层308的顶表面上的存储器膜316、半导体沟道318和上覆层的部分被移除，并通过CMP、湿蚀刻和/或干蚀刻被平面化。然后可通过湿蚀刻和/或干蚀刻在沟道孔的顶部中的半导体沟道318和上覆层的部分在沟道孔的顶部中形成凹槽。然后可通过经由一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将半导体材料(例如多晶硅)沉积到凹槽内来形成沟道插塞。沟道结构314因此穿过电介质叠层308和牺牲层306被形成到硅衬底302的掺杂区域304内。
方法400继续进行到如图4A所示的操作412，其中，形成穿过电介质叠层垂直地延伸以连接到沟槽的开口。在一些实施方式中，开口与沟槽横向地对齐，且沟槽的横向尺寸大于开口的横向尺寸。
如图3C所示，狭缝320是穿过电介质叠层308垂直地延伸以暴露牺牲层306的部分的开口。狭缝320可通过光刻法与沟槽303(在图3A中示出，填充有牺牲层306)横向地对齐。在一些实施方式中，在y方向(例如位线方向)上的沟槽303的横向尺寸大于在y方向上的狭缝320的横向尺寸。作为结果，狭缝320可被图案化以在平面图中的x方向和y方向上都落在沟槽303内。在一些实施方式中，用于形成狭缝320的制造工艺包括湿蚀刻和/或干蚀刻(例如DRIE)。在一些实施方式中，狭缝320更远地延伸到牺牲层306的顶部内。穿过电介质叠层308的蚀刻工艺可以不在牺牲层306的顶表面处停止，且可继续蚀刻牺牲层306的部分。
图3D示出沿着穿过狭缝320的DD平面在图3C中示出的中间结构的横截面的侧视图。根据一些实施方式，狭缝320和沟槽303各自在电介质叠层308的阶梯区域380和核心阵列区域382之上沿着x方向(例如字线方向)横向延伸。应理解，虽然图3D示出类似于2A的具有中央阶梯区域380和两个核心阵列区域382的示例，阶梯区域和核心阵列区域的任何其它适当的布置(例如具有中央核心阵列区域和多个侧阶梯区域的图2B的示例)也可以在本文是可适用的。如上所述，在核心阵列区域382和阶梯区域380中的电介质叠层308的膜结构是不同的，因为在阶梯区域380中比在核心阵列区域382中有更少的堆叠牺牲层312(例如氮化硅层)。作为结果，狭缝320可能倾向于在阶梯区域380中比在核心阵列区域382中被蚀刻得更快和更深，引起狭缝320沿着x方向的非均匀深度分布，如图3D所示。通过引入沟槽303和使狭缝320与沟槽303对齐，牺牲层306的厚度在狭缝320将被蚀刻的区域中比起缓冲区的作用的其它区域变得更大，以避免在可延伸到牺牲层306之外进入硅衬底302内的阶梯区域380中的狭缝320的过蚀刻。图3D还示出在沟槽303外面的其它区域中的牺牲层306的底表面384。在没有沟槽303的情况下，在阶梯区域380中的狭缝320可在牺牲层306的底表面384之下延伸。作为结果，与狭缝320横向地对齐并填充有牺牲层306(例如多晶硅)的沟槽303可在形成狭缝320时用作蚀刻停止层以及用作缓冲区以使在核心阵列区域382和阶梯区域380之间的蚀刻加载平衡，从而补偿在不同区域当中的凿槽变化。
方法400继续进行到如图4B所示的操作414，其中，穿过开口利用在掺杂区域和电介质叠层之间的掺杂半导体层代替牺牲层。在一些实施方式中，为了利用掺杂半导体层代替牺牲层，穿过开口蚀刻牺牲层以形成在掺杂区域和电介质叠层之间的腔，穿过开口蚀刻存储器膜的部分以沿着沟道孔的侧壁暴露半导体沟道的部分，穿过开口将掺杂多晶硅沉积到腔内以形成掺杂半导体层，以及穿过开口蚀刻沉积到开口和沟槽内的掺杂多晶硅的部分。
如图3E所示，通过湿蚀刻和/或干蚀刻来移除牺牲层306(在图3D中示出)以形成腔322并重新打开沟槽303。在一些实施方式中，牺牲层306包括可通过穿过狭缝320涂敷四甲基氢氧化铵(TMAH)蚀刻剂而被蚀刻的多晶硅，该蚀刻可由在牺牲层306和掺杂区域304之间的垫氧化物层305停止。也就是说，根据一些实施方式，牺牲层306的移除不影响掺杂区域304。在一些实施方式中，在牺牲层306的移除之前，沿着狭缝320的侧壁形成隔板324。可通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将电介质材料(例如氮化硅、氧化硅和氮化硅)沉积到狭缝320内来形成隔板324。
如图3F所示，移除在腔322中暴露的沟道结构314的存储器膜316的部分以暴露邻接腔322的沟道结构314的半导体沟道318的部分。在一些实施方式中，通过穿过狭缝320和腔322涂敷蚀刻剂(例如用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)来蚀刻阻挡层(例如包括氧化硅)、存储层(例如包括氮化硅)和隧穿层(例如包括氧化硅)的部分。蚀刻可由沟道结构314的半导体沟道318停止。包括电介质材料的隔板324(在图3E中示出)也可保护电介质叠层308免受存储器膜316的蚀刻，并可在与移除存储器膜316的部分相同的步骤中由蚀刻剂移除。类似地，也可通过与移除存储器膜316的部分相同的步骤移除在掺杂区304上(也在沟槽303的侧壁和底表面上)的垫氧化物层305(在图3E中示出)。
如图3G所示，在腔322中形成掺杂半导体层326(在图3F中示出)。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)穿过狭缝320将多晶硅沉积到腔322内来形成掺杂半导体层326。在一些实施方式中，通过利用从半导体沟道318的被暴露部分(包括多晶硅)外延地生长的多晶硅选择性地填充腔322来形成掺杂半导体层326。用于使掺杂半导体层326外延地生长的制造工艺可包括预清洗腔322，后面是例如气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。在一些实施方式中，当沉积多晶硅或使多晶硅外延地生长以形成N型掺杂多晶硅层作为掺杂半导体层326时，执行N型掺杂剂(例如P、As或Sb)的原位掺杂。掺杂半导体层326可填充腔322以与沟道结构314的半导体沟道318的被暴露部分接触。
应理解，掺杂半导体层326也可在沟槽303和/或开口320中形成。如图3G和3H所示，使用湿蚀刻和/或干蚀刻穿过狭缝320来蚀刻沉积到狭缝320和沟槽303内的掺杂半导体层326的部分，留下在硅衬底302的掺杂区域304和电介质叠层308之间的掺杂半导体层326的剩余部分。可通过控制蚀刻速率和/或蚀刻时间来控制在狭缝320和沟槽303中的掺杂半导体层326的部分的蚀刻，以避免蚀刻在掺杂区域304和电介质叠层308之间的掺杂半导体层326的剩余部分。根据一些实施方式，因此穿过狭缝320利用在掺杂区域304和电介质叠层308之间的掺杂半导体层326代替牺牲层326(在图3C中示出)。而且，根据一些实施方式，狭缝320和沟槽303因此被连接以形成穿过电介质叠层308和掺杂半导体层326垂直地延伸到硅衬底302的掺杂区域304内的连续开口。
方法400继续进行到如图4B所示的操作416，其中，例如使用所谓的“栅极更换”工艺来利用存储器叠层代替电介质叠层，使得沟道结构穿过存储器叠层和掺杂半导体层垂直地延伸到第二衬底的掺杂区域内。在一些实施方式中，为了利用存储器叠层代替电介质叠层，穿过开口利用堆叠导电层代替堆叠牺牲层。在一些实施方式中，存储器叠层包括交错的堆叠导电层和堆叠电介质层。
如图3H所示，首先通过穿过狭缝320移除堆叠牺牲层312(在图3A中示出)来形成横向凹槽327。在一些实施方式中，通过穿过狭缝320涂敷蚀刻剂来移除堆叠牺牲层312，产生在堆叠电介质层310之间交错的横向凹槽327。蚀刻剂可包括将堆叠牺牲层312选择性地蚀刻到堆叠电介质层310的任何适当的蚀刻剂。
如图3I所示，堆叠导电层328(包括栅极电极和粘合剂层)穿过狭缝320沉积到横向凹槽327(在图3H中示出)内。在一些实施方式中，栅极电介质层332在堆叠导电层328之前沉积到横向凹槽327内，使得堆叠导电层328沉积在栅极电介质层332上。可使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积堆叠导电层328(例如金属层)。在一些实施方式中，沿着侧壁和在狭缝320的底部处也形成栅极电介质层332(例如高k电介质层)。作为结果，根据一些实施方式，因此利用堆叠导电层328代替堆叠牺牲层312，且因此形成包括交错的堆叠导电层328和堆叠电介质层310的存储器叠层330，代替电介质叠层308(在图3G中示出)。根据一些实施方式，沟道结构314因此穿过存储器叠层330和掺杂半导体层326垂直地延伸到硅衬底302的掺杂区域304内。
方法400继续进行到如图4B所示的操作418，其中，在开口和沟槽中形成绝缘结构。绝缘结构可穿过存储器叠层和掺杂半导体层垂直地延伸到第二衬底的掺杂区域内。在一些实施方式中，为了形成绝缘结构，一种或多种电介质层材料沉积到开口和沟槽内以填充开口和沟槽。在一些实施方式中，绝缘结构垂直地延伸到掺杂区域内的深度大于沟道结构垂直地延伸到掺杂区域内的深度。
如图3I所示，形成穿过存储器叠层330和掺杂半导体层326垂直地延伸到掺杂区域304内的绝缘结构336。可通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)将一种或多种电介质材料(例如氧化硅)沉积到狭缝320和沟槽303(在图3H中示出)内以全部或部分地填充狭缝320和沟槽303(在具有或没有空气间隙的情况下)来形成绝缘结构336。在一些实施方式中，绝缘结构336包括栅极电介质层332(例如包括高k电介质)和电介质上覆层334(例如包括氧化硅)。在一些实施方式中，绝缘结构336垂直地延伸到掺杂区域304内的深度大于沟道结构314垂直地延伸到掺杂区域304内的深度。
如图3J所示，在绝缘结构336的形成之后，形成外围触点340、源极触点338和339以及局部触点，包括沟道局部触点344和字线局部触点342。在一些实施方式中，形成在掺杂半导体层326之上并与掺杂半导体层326接触的源极触点339，以及形成在硅衬底302的掺杂区域304之上并与掺杂区域304接触的源极触点338。可通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将电介质材料(例如氧化硅或氮化硅)沉积在存储器叠层330的顶部上来在存储器叠层330上形成局部电介质层。可通过使用湿蚀刻和/或干蚀刻(例如RIE)(后面是使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)利用导电材料填充接触开口)穿过局部电介质层(和任何其它ILD层)蚀刻接触开口来形成沟道局部触点344、字线局部触点342、外围触点340以及源极触点338和339。
如图3J所示，在沟道局部触点344、字线局部触点342、外围触点340以及源极触点338和339之上形成键合层346。键合层346包括电气地连接到沟道局部触点344、字线局部触点342、外围触点340以及源极触点338和339的键合触点。为了形成键合层346，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)来沉积ILD层，且使用湿蚀刻和/或干蚀刻(例如RIE)(后面是一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合))穿过ILD层来形成键合触点。
方法400继续进行到如图4B所示的操作420，其中，第一衬底和第二衬底以面对面方式被键合，使得存储器叠层在外围电路之上。键合可以是混合键合。如图3K所示，硅衬底302和在其上形成的部件(例如存储器叠层330和穿过其形成的沟道结构314)颠倒地翻转。根据一些实施方式，面向下的键合层346与面向上的键合层348、即以面对面方式键合，从而形成在硅衬底302和350之间的键合界面354。在一些实施方式中，在键合之前，将处理工艺(例如等离子体处理、湿处理和/或热处理)应用于键合表面。在键合之后，在键合层346中的键合触点和在键合层348中的键合触点与彼此对齐并接触，使得存储器叠层330和穿过其形成的沟道结构314可以电气地连接到外围电路352并在外围电路352之上。在一些实施方式中，在键合之后，掺杂半导体层326通过至少源极触点339电气地连接到外围电路352，且掺杂区域304通过至少源极触点338电气地连接到外围电路352。
方法400继续进行到如图4B所示的操作422，其中，从与第二衬底的第一侧相对的第二侧将第二衬底减薄，直到到达绝缘结构的端部以暴露第二衬底的掺杂区域为止。从与第二衬底的第一侧相对的第二侧(例如背面)执行减薄。
如图3L所示，从背面将硅衬底302(在图3K中示出)减薄以暴露掺杂区域304。当到达绝缘结构336的上端时，可自动停止背面减薄工艺，因为填充绝缘结构336的材料(例如氧化硅和高k电介质)不同于硅衬底302的材料(即硅)。可使用CMP、研磨、干蚀刻和/或湿蚀刻来将硅衬底302减薄。在一些实施方式中，应用硅晶圆的CMP工艺以将硅衬底302减薄，这在到达绝缘结构336的上端处的氧化硅时自动停止。根据一些实施方式，根据绝缘结构336延伸到掺杂区域304内的深度，掺杂区域304的厚度也可通过减薄工艺来减小，使得掺杂区域304(在本文也被称为另一掺杂半导体层)的剩余部分的顶表面与绝缘结构336的上端齐平。
方法400继续进行到如图4B所示的操作424，其中，形成穿过经减薄的第二衬底的掺杂区域的触点。方法400继续进行到如图4B所示的操作426，其中，形成在经减薄的第二衬底的掺杂区域之上并与触点接触的互连层。
如图3M所示，在掺杂区域304(经减薄的硅衬底302)上形成一个或多个ILD层356。可通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)将电介质材料沉积在掺杂区域304的顶表面上来形成ILD层356。根据一些实施方式，触点368穿过ILD层356和掺杂区域304垂直地延伸。在一些实施方式中，触点368的接触开口与外围触点340对齐并穿过ILD层356和掺杂区域304被蚀刻，后面是使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)将一种或多种导电材料沉积到接触开口内，以利用粘合剂层(例如TiN)和导体层(例如W)填充接触开口。可接着执行平面化工艺(例如CMP)以移除过多的导电材料，使得触点368的顶表面与ILD层356的顶表面齐平。在一些实施方式中，当接触开口与外围触点340对齐时，触点368也在外围触点340之上并与外围触点340接触。
如图3M所示，可在ILD层356之上形成钝化层372。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积电介质材料(例如氮化硅)来形成钝化层372。形成在触点368之上并与触点368接触的接触垫374。在一些实施方式中，通过湿蚀刻和干蚀刻来移除覆盖触点368的钝化层372的部分以形成接触垫374。作为结果，用于焊盘引出的接触垫374可通过触点368、外围触点340以及键合层346和348电气地连接到外围电路352。根据一些实施方式，因此形成包括ILD层356、接触垫374和钝化层372的互连层376。
根据本公开内容的一个方面，3D存储器件包括：衬底；在衬底上的外围电路；包括在外围电路之上的交错的导电层和电介质层的存储器叠层；在存储器叠层之上的第一半导体层；在第一半导体层之上并与第一半导体层接触的第二半导体层；多个沟道结构，每个沟道结构穿过存储器叠层和第一半导体层垂直地延伸；以及穿过存储器叠层、第一半导体层和第二半导体层垂直地延伸的绝缘结构。
在一些实施方式中，绝缘结构的上端与第二半导体层的顶表面齐平。
在一些实施方式中，绝缘结构的上端在多个沟道结构中的每个沟道结构的上端之上。
在一些实施方式中，绝缘结构填充有一种或多种电介质材料。
在一些实施方式中，绝缘结构横向延伸以将多个沟道结构分成多个块。
在一些实施方式中，多个沟道结构中的每个沟道结构垂直地延伸到第二半导体层内。
在一些实施方式中，第二半导体层包括单晶硅。在一些实施方式中，第一半导体层包括多晶硅。
在一些实施方式中，第一半导体层是N型掺杂半导体层，以及第二半导体层是N型掺杂半导体层。在一些实施方式中，第一半导体层是N型掺杂半导体层，以及第二半导体层是P型掺杂半导体层。
在一些实施方式中，3D存储器件还包括在第一半导体层之下并与第一半导体层接触的源极触点，使得第一半导体层通过至少源极触点电气地连接到外围电路。
在一些实施方式中，3D存储器件还包括在外围电路和存储器叠层之间的键合界面。
在一些实施方式中，3D存储器件还包括穿过第二半导体层的触点和在第二半导体层之上并包括接触垫的互连层，接触垫通过至少触点电气地连接到外围电路。
根据本公开内容的另一方面，3D存储器件包括第一半导体结构、第二半导体结构和在第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：存储器叠层，其包括交错的导电层和电介质层；掺杂半导体层；多个沟道结构，每个沟道结构穿过存储器叠层垂直地延伸到掺杂半导体层内并电气地连接到外围电路；以及绝缘结构，其穿过存储器叠层和掺杂半导体层垂直地延伸并横向延伸以将多个沟道结构分成多个块。
在一些实施方式中，掺杂半导体层包括包含多晶硅的第一N型掺杂半导体层和包含单晶硅的第二N型掺杂半导体层。在一些实施方式中，掺杂半导体层包括包含多晶硅的第一N型掺杂半导体层和包含单晶硅的P型掺杂半导体层。
在一些实施方式中，多个沟道结构中的每个沟道结构穿过第一N型掺杂半导体层垂直地延伸。
在一些实施方式中，绝缘结构的上端与掺杂半导体层的顶表面齐平。
在一些实施方式中，绝缘结构填充有一种或多种电介质材料。
在一些实施方式中，第二半导体结构还包括垂直地在键合界面和掺杂半导体层之间的源极触点，源极触点与掺杂半导体层接触，使得掺杂半导体层通过至少源极触点电气地连接到外围电路。
根据本公开内容的又一方面，公开了用于形成3D存储器件的方法。在衬底的第一侧上的掺杂区域中形成沟槽。随后形成在掺杂区域之上和沟槽中的牺牲层以及在牺牲层上的电介质叠层。形成穿过电介质叠层和牺牲层垂直地延伸到掺杂区域内的沟道结构。形成穿过电介质叠层垂直地延伸以连接到沟槽的开口。穿过开口利用在掺杂区域和电介质叠层之间的掺杂半导体层代替牺牲层。绝缘结构在开口和沟槽中形成。从与衬底的第一侧相对的第二侧将衬底减薄，直到到达绝缘结构的端部以暴露掺杂区域为止。
在一些实施方式中，开口与沟槽横向地对齐，以及沟槽的横向尺寸大于开口的横向尺寸。
在一些实施方式中，沟槽的深度不大于衬底的掺杂区域的厚度。
在一些实施方式中，沟槽在电介质结构的阶梯区域之上横向延伸。
在一些实施方式中，在利用掺杂半导体层代替牺牲层之后，穿过开口利用存储器叠层代替电介质叠层，使得沟道结构穿过存储器叠层和掺杂半导体层垂直地延伸到衬底的掺杂区域内。
在一些实施方式中，为了形成沟道结构，形成穿过电介质叠层和牺牲层垂直地延伸到衬底的掺杂区域内的沟道孔，以及随后形成沿着沟道孔的侧壁的存储器膜和半导体沟道。
在一些实施方式中，为了利用掺杂半导体层代替牺牲层，穿过开口蚀刻牺牲层以形成在掺杂区域和电介质叠层之间的腔，穿过开口蚀刻存储器膜的部分以暴露沿着沟道孔的侧壁的半导体沟道的部分，穿过开口将掺杂多晶硅沉积到腔内以形成掺杂半导体层，以及穿过开口蚀刻沉积到开口和沟槽内的掺杂多晶硅的部分。
在一些实施方式中，为了形成绝缘结构，一种或多种电介质材料沉积到开口和沟槽内以填充开口和沟槽。
根据本公开内容的又一方面，公开了用于形成3D存储器件的方法。在第一衬底上形成外围电路。形成沟道结构和绝缘结构，每个沟道结构和绝缘结构穿过存储器叠层和掺杂半导体层垂直地延伸到在第二衬底的第一侧上的掺杂区域内。第一衬底和第二衬底以面对面方式被键合，使得存储器叠层在外围电路之上。从与第二衬底的第一侧相对的第二侧将第二衬底减薄，直到到达绝缘结构的端部以暴露第二衬底的掺杂区域为止。
在一些实施方式中，绝缘结构垂直地延伸到掺杂区域内的深度大于沟道结构垂直地延伸到掺杂区域内的深度。
在一些实施方式中，在减薄之后，形成穿过经减薄的第二衬底的掺杂区域的触点，以及形成在经减薄的第二衬底的掺杂区域之上并与触点接触的互连层。
在一些实施方式中，在键合之前，形成在掺杂半导体层之上并与掺杂半导体层接触的源极触点，使得在键合之后，掺杂半导体层通过至少源极触点电气地连接到外围电路。
在一些实施方式中，在形成沟道结构和绝缘结构之前，从第一侧掺杂第二衬底的一部分以形成掺杂区域，并在掺杂区域中形成沟槽。
在一些实施方式中，为了形成沟道结构和绝缘结构，随后形成在掺杂区域之上和沟槽中的牺牲层和在牺牲层上的电介质叠层，形成穿过电介质叠层和牺牲层垂直地延伸到掺杂区域内的沟道结构，形成穿过电介质叠层垂直地延伸以连接到沟槽的开口，穿过开口利用在掺杂区域和电介质叠层之间的掺杂半导体层代替牺牲层，以及在开口和沟槽中形成绝缘结构。
在一些实施方式中，开口与沟槽横向地对齐，以及沟槽的横向尺寸大于开口的横向尺寸。
在一些实施方式中，沟槽的深度不大于第二衬底的掺杂区域的厚度。
在一些实施方式中，沟槽在电介质结构的阶梯区域之上横向延伸。
在一些实施方式中，为了形成绝缘结构，一种或多种电介质材料沉积到开口和沟槽内以填充开口和沟槽。
在一些实施方式中，为了形成沟道结构，形成穿过电介质叠层和牺牲层垂直地延伸到第二衬底的掺杂区域内的沟道孔，以及随后形成沿着沟道孔的侧壁的存储器膜和半导体沟道。
在一些实施方式中，为了利用掺杂半导体层代替牺牲层，穿过开口蚀刻牺牲层以形成在掺杂区域和电介质叠层之间的腔，穿过开口蚀刻存储器膜的部分以暴露沿着沟道孔的侧壁的半导体沟道的部分，穿过开口将掺杂多晶硅沉积到腔内以形成掺杂半导体层，以及穿过开口蚀刻沉积到开口和沟槽内的掺杂多晶硅的部分。
特定实施方式的前述描述将如此揭露本领域技术人员通过应用在本领域的技术内的知识可以在不过度实验的基础上，容易修改和/或为各种应用改变这样的特定实施方式的本公开内容的一般性质，而不偏离本公开内容的一般概念。因此，基于在本文提出的教导和指导，这样的改变和修改旨在所公开的实施方式的等效物的含义和范围内。应理解的是，本文的用语或术语是为了描述而不是限制的目的，使得本说明书的术语或用语应由技术人员按照教导和指导来解释。
上面已经借助于说明所指定的功能及其关系的实现方式的功能构建块描述本公开内容的实施方式。为了便于描述，这些功能构建块的界限在本文被任意限定。可限定可选的界限，只要所指定的功能及其关系被适当地执行。
概述和摘要章节可以阐述如发明人设想的本公开内容的一个或多个但不是全部示例性实施方式，且因此并不意欲以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上面所述的示例性实施方式中的任一者限制，但应仅根据所附权利要求及其等效物所限定。

Claims (40)

1.一种三维(3D)存储器件，包括：
衬底；
在所述衬底之上的外围电路；
存储器叠层，其包括在所述外围电路之上的交错的导电层和电介质层；
在所述存储器叠层之上的第一半导体层；
在所述第一半导体层之上并与所述第一半导体层接触的第二半导体层；
多个沟道结构，每个沟道结构穿过所述存储器叠层和所述第一半导体层垂直地延伸；以及
绝缘结构，其穿过所述存储器叠层、所述第一半导体层和所述第二半导体层垂直地延伸。
2.根据权利要求1所述的3D存储器件，其中，所述绝缘结构的上端与所述第二半导体层的顶表面齐平。
3.根据权利要求2所述的3D存储器件，其中，所述绝缘结构的所述上端在所述多个沟道结构中的每个沟道结构的上端之上。
4.根据权利要求1-3中的任一项所述的3D存储器件，其中，所述绝缘结构填充有一种或多种电介质材料。
5.根据权利要求1-4中的任一项所述的3D存储器件，其中，所述绝缘结构横向延伸以将所述多个沟道结构分成多个块。
6.根据权利要求1-5中的任一项所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构垂直地延伸到所述第二半导体层内。
7.根据权利要求1-6中的任一项所述的3D存储器件，其中，所述第二半导体层包括单晶硅。
8.根据权利要求1-7中的任一项所述的3D存储器件，其中，所述第一半导体层包括多晶硅。
9.根据权利要求1-8中的任一项所述的3D存储器件，其中，所述第一半导体层是N型掺杂半导体层，以及所述第二半导体层是N型掺杂半导体层。
10.根据权利要求1-8中的任一项所述的3D存储器件，其中，所述第一半导体层是N型掺杂半导体层，以及所述第二半导体层是P型掺杂半导体层。
11.根据权利要求1-10中的任一项所述的3D存储器件，还包括在所述第一半导体层之下并与所述第一半导体层接触的源极触点，使得所述第一半导体层通过至少所述源极触点电气地连接到所述外围电路。
12.根据权利要求1-11中的任一项所述的3D存储器件，还包括在所述外围电路和所述存储器叠层之间的键合界面。
13.根据权利要求1-12中的任一项所述的3D存储器件，还包括：
穿过所述第二半导体层的触点；以及
在所述第二半导体层之上并包括接触垫的互连层，所述接触垫通过至少所述触点电气地连接到所述外围电路。
14.一种三维(3D)存储器件，包括：
第一半导体结构，其包括外围电路；
第二半导体结构，其包括：
存储器叠层，其包括交错的导电层和电介质层；
掺杂半导体层；
多个沟道结构，每个沟道结构穿过所述存储器叠层垂直地延伸到所述掺杂半导体层内并电气地连接到所述外围电路；以及
绝缘结构，其穿过所述存储器叠层和所述掺杂半导体层垂直地延伸并横向延伸以将所述多个沟道结构分成多个块；以及
键合界面，其在所述第一半导体结构和所述第二半导体结构之间。
15.根据权利要求14所述的3D存储器件，其中，所述掺杂半导体层包括：包含多晶硅的第一N型掺杂半导体层和包含单晶硅的第二N型掺杂半导体层。
16.根据权利要求14所述的3D存储器件，其中，所述掺杂半导体层包括：包含多晶硅的第一N型掺杂半导体层和包含单晶硅的P型掺杂半导体层。
17.根据权利要求15或16所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构穿过所述第一N型掺杂半导体层垂直地延伸。
18.根据权利要求14-17中的任一项所述的3D存储器件，其中，所述绝缘结构的上端与所述掺杂半导体层的顶表面齐平。
19.根据权利要求14-18中的任一项所述的3D存储器件，其中，所述绝缘结构填充有一种或多种电介质材料。
20.根据权利要求14-19中的任一项所述的3D存储器件，其中，所述第二半导体结构还包括：垂直地在所述键合界面和所述掺杂半导体层之间的源极触点，所述源极触点与所述掺杂半导体层接触，使得所述掺杂半导体层通过至少所述源极触点电气地连接到所述外围电路。
21.一种用于形成三维(3D)存储器件的方法，包括：
在衬底的第一侧上的掺杂区域中形成沟槽；
随后形成在所述掺杂区域之上和所述沟槽中的牺牲层以及在所述牺牲层上的电介质叠层；
形成穿过所述电介质叠层和所述牺牲层垂直地延伸到所述掺杂区域内的沟道结构；
形成穿过所述电介质叠层垂直地延伸以连接到所述沟槽的开口；
穿过所述开口利用在所述掺杂区域和所述电介质叠层之间的掺杂半导体层代替所述牺牲层；
在所述开口和所述沟槽中形成绝缘结构；以及
从与所述衬底的所述第一侧相对的第二侧将所述衬底减薄，直到到达所述绝缘结构的端部以暴露所述掺杂区域为止。
22.根据权利要求21所述的方法，其中，所述开口与所述沟槽横向地对齐，以及所述沟槽的横向尺寸大于所述开口的横向尺寸。
23.根据权利要求21或22所述的方法，其中，所述沟槽的深度不大于所述衬底的所述掺杂区域的厚度。
24.根据权利要求21-23中的任一项所述的方法，其中，所述沟槽在所述电介质结构的阶梯区域之上横向延伸。
25.根据权利要求21-24中的任一项所述的方法，还包括在利用所述掺杂半导体层代替所述牺牲层之后，穿过所述开口利用存储器叠层代替所述电介质叠层，使得所述沟道结构穿过所述存储器叠层和所述掺杂半导体层垂直地延伸到所述衬底的所述掺杂区域内。
26.根据权利要求21-25中的任一项所述的方法，其中，形成所述沟道结构包括：
形成穿过所述电介质叠层和所述牺牲层垂直地延伸到所述衬底的所述掺杂区域内的沟道孔；以及
随后形成沿着所述沟道孔的侧壁的存储器膜和半导体沟道。
27.根据权利要求26所述的方法，其中，利用所述掺杂半导体层代替所述牺牲层包括：
穿过所述开口蚀刻所述牺牲层以形成在所述掺杂区域和所述电介质叠层之间的腔；
穿过所述开口蚀刻所述存储器膜的部分以暴露沿着所述沟道孔的所述侧壁的所述半导体沟道的部分；
穿过所述开口将掺杂多晶硅沉积到所述腔内以形成所述掺杂半导体层；以及
穿过所述开口蚀刻沉积到所述开口和所述沟槽内的所述掺杂多晶硅的部分。
28.根据权利要求21-27中的任一项所述的方法，其中，形成所述绝缘结构包括将一种或多种电介质材料沉积到所述开口和所述沟槽内以填充所述开口和所述沟槽。
29.一种用于形成三维(3D)存储器件的方法，包括：
在第一衬底上形成外围电路；
形成沟道结构和绝缘结构，每个沟道结构和绝缘结构穿过存储器叠层和掺杂半导体层垂直地延伸到在第二衬底的第一侧上的掺杂区域内；
以面对面方式键合所述第一衬底和所述第二衬底，使得所述存储器叠层在所述外围电路之上；以及
从与所述第二衬底的所述第一侧相对的第二侧将所述第二衬底减薄，直到到达所述绝缘结构的端部以暴露所述第二衬底的所述掺杂区域为止。
30.根据权利要求29所述的方法，其中，所述绝缘结构垂直地延伸到所述掺杂区域内的深度大于所述沟道结构垂直地延伸到所述掺杂区域内的深度。
31.根据权利要求29或30所述的方法，还包括在所述减薄之后：
形成穿过经减薄的第二衬底的所述掺杂区域的触点；以及
形成在所述经减薄的第二衬底的所述掺杂区域之上并与所述触点接触的互连层。
32.根据权利要求29-31中的任一项所述的方法，还包括在所述键合之前，形成在所述掺杂半导体层之上并与所述掺杂半导体层接触的源极触点，使得在所述键合之后，所述掺杂半导体层通过至少所述源极触点电气地连接到所述外围电路。
33.根据权利要求29-32中的任一项所述的方法，还包括在形成所述沟道结构和所述绝缘结构之前：
从所述第一侧掺杂所述第二衬底的一部分以形成所述掺杂区域；以及
在所述掺杂区域中形成沟槽。
34.根据权利要求33所述的方法，其中，形成所述沟道结构和所述绝缘结构包括：
随后形成在所述掺杂区域之上和所述沟槽中的牺牲层和在所述牺牲层上的电介质叠层；
形成穿过所述电介质叠层和所述牺牲层垂直地延伸到所述掺杂区域内的所述沟道结构；
形成穿过所述电介质叠层垂直地延伸以连接到所述沟槽的开口；
穿过所述开口利用在所述掺杂区域和所述电介质叠层之间的所述掺杂半导体层代替所述牺牲层；
穿过所述开口利用所述存储器叠层代替所述电介质叠层；以及
在所述开口和所述沟槽中形成所述绝缘结构。
35.根据权利要求34所述的方法，其中，所述开口与所述沟槽横向地对齐，以及所述沟槽的横向尺寸大于所述开口的横向尺寸。
36.根据权利要求34或35所述的方法，其中，所述沟槽的深度不大于所述第二衬底的所述掺杂区域的厚度。
37.根据权利要求34-36中的任一项所述的方法，其中，所述沟槽在所述电介质结构的阶梯区域之上横向延伸。
38.根据权利要求34-37中的任一项所述的方法，其中，形成所述绝缘结构包括将一种或多种电介质材料沉积到所述开口和所述沟槽内以填充所述开口和所述沟槽。
39.根据权利要求34-38中的任一项所述的方法，其中，形成所述沟道结构包括：
形成穿过所述电介质叠层和所述牺牲层垂直地延伸到所述第二衬底的所述掺杂区域内的沟道孔；以及
随后形成沿着所述沟道孔的侧壁的存储器膜和半导体沟道。
40.根据权利要求39所述的方法，其中，利用所述掺杂半导体层代替所述牺牲层包括：
穿过所述开口蚀刻所述牺牲层以形成在所述掺杂区域和所述电介质叠层之间的腔；
穿过所述开口蚀刻所述存储器膜的部分以暴露沿着所述沟道孔的所述侧壁的所述半导体沟道的部分；
穿过所述开口将掺杂多晶硅沉积到所述腔内以形成所述掺杂半导体层；以及
穿过所述开口蚀刻沉积到所述开口和所述沟槽内的所述掺杂多晶硅的部分。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112640103A (zh) * 2020-11-10 2021-04-09 长江存储科技有限责任公司 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法
CN113471212A (zh) * 2021-06-30 2021-10-01 长江存储科技有限责任公司 一种存储装置及其制造方法
WO2022099621A1 (en) * 2020-11-13 2022-05-19 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2022174581A1 (en) * 2021-02-22 2022-08-25 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory devices and methods for forming the same
WO2023028744A1 (en) * 2021-08-30 2023-03-09 Yangtze Memory Technologies Co., Ltd. Contact structure and method of forming the same
WO2023130877A1 (zh) * 2022-01-06 2023-07-13 长鑫存储技术有限公司 半导体器件的制造方法及半导体器件
US11917823B2 (en) 2020-11-10 2024-02-27 Yangtze Memory Technologies Co., Ltd. Channel structures having protruding portions in three-dimensional memory device and method for forming the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276470B2 (en) 2020-07-17 2022-03-15 Micron Technology, Inc. Bitline driver isolation from page buffer circuitry in memory device
WO2022021429A1 (en) * 2020-07-31 2022-02-03 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with supporting structure for staircase region

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245962B1 (en) * 2014-08-28 2016-01-26 SK Hynix Inc. Method of manufacturing semiconductor device
CN109314147A (zh) * 2016-08-23 2019-02-05 闪迪技术有限公司 具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及其制造和使用方法
CN109742081A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器及其形成方法
CN109817633A (zh) * 2017-11-21 2019-05-28 三星电子株式会社 垂直存储器件
US20190333929A1 (en) * 2016-05-23 2019-10-31 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10553599B1 (en) * 2018-09-26 2020-02-04 Sandisk Technologies Llc Three-dimensional memory device containing drain select isolation structures and on-pitch channels and methods of making the same without an etch stop layer
CN110970441A (zh) * 2018-09-28 2020-04-07 三星电子株式会社 垂直存储器装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
US9666594B2 (en) * 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
KR102440221B1 (ko) * 2015-09-09 2022-09-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
WO2020034152A1 (en) * 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
CN109417073B (zh) * 2018-09-10 2019-12-06 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
KR102627897B1 (ko) * 2018-09-18 2024-01-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10734080B2 (en) * 2018-12-07 2020-08-04 Sandisk Technologies Llc Three-dimensional memory device containing bit line switches
US10790300B2 (en) * 2019-03-01 2020-09-29 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
KR102631812B1 (ko) * 2019-05-17 2024-01-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스
US11387166B2 (en) * 2019-11-27 2022-07-12 Sandisk Technologies Llc Three-dimensional memory device with variable width contact via structures and methods for making the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245962B1 (en) * 2014-08-28 2016-01-26 SK Hynix Inc. Method of manufacturing semiconductor device
US20190333929A1 (en) * 2016-05-23 2019-10-31 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN109314147A (zh) * 2016-08-23 2019-02-05 闪迪技术有限公司 具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及其制造和使用方法
CN109817633A (zh) * 2017-11-21 2019-05-28 三星电子株式会社 垂直存储器件
US10553599B1 (en) * 2018-09-26 2020-02-04 Sandisk Technologies Llc Three-dimensional memory device containing drain select isolation structures and on-pitch channels and methods of making the same without an etch stop layer
CN110970441A (zh) * 2018-09-28 2020-04-07 三星电子株式会社 垂直存储器装置
CN109742081A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器及其形成方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112640103A (zh) * 2020-11-10 2021-04-09 长江存储科技有限责任公司 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法
CN112640103B (zh) * 2020-11-10 2023-10-17 长江存储科技有限责任公司 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法
US11917823B2 (en) 2020-11-10 2024-02-27 Yangtze Memory Technologies Co., Ltd. Channel structures having protruding portions in three-dimensional memory device and method for forming the same
US11925019B2 (en) 2020-11-10 2024-03-05 Yangtze Memory Technologies Co., Ltd. Channel structures having protruding portions in three-dimensional memory device and method for forming the same
WO2022099621A1 (en) * 2020-11-13 2022-05-19 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2022174581A1 (en) * 2021-02-22 2022-08-25 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory devices and methods for forming the same
CN113471212A (zh) * 2021-06-30 2021-10-01 长江存储科技有限责任公司 一种存储装置及其制造方法
CN113471212B (zh) * 2021-06-30 2022-05-03 长江存储科技有限责任公司 一种存储装置及其制造方法
WO2023028744A1 (en) * 2021-08-30 2023-03-09 Yangtze Memory Technologies Co., Ltd. Contact structure and method of forming the same
WO2023130877A1 (zh) * 2022-01-06 2023-07-13 长鑫存储技术有限公司 半导体器件的制造方法及半导体器件

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