CN100561728C - 半导体器件及其制造方法 - Google Patents

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Abstract

在衬底上形成包含第一导电层图形和绝缘掩模层图形的布线。在布线的侧壁上形成绝缘间隔。形成包含部分第二导电层的自对准接触焊盘，使其与绝缘间隔的表面接触以及填充布线之间的间隙。在形成有接触焊盘的衬底上形成层间介电层并对其进行蚀刻，以形成暴露接触焊盘的接触孔。在通过接触孔而暴露的接触焊盘上形成选择性外延硅层，以覆盖绝缘掩模层图形。因此，防止了接触孔内的下层布线和上层布线之间的短路。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请要求于2003年1月22日提交的申请号为2003-4358的韩国专利申请的优先权。该申请的所有内容在本说明书中作为参考之用。
技术领域
本发明涉及了一种半导体器件，更具体地说，涉及动态随机存取存储器(DRAM)及其制造方法。
背景技术
由于半导体器件制造技术的发展和对存储器件的应用的扩大，需要有大容量的存储器件。特别地，其存储单元由一个电容器和一个晶体管组成的DRAM器件的集成密度已得到很大的改进。
由于半导体器件集成密度的提高，连接一个元件至另一元件或连接一层至另一层的接触孔的尺寸下降了，但是层间介电层的厚的却变厚了。因此，在光刻工序中，接触孔的纵横比(即高度和直径的比例)变大了且接触孔的对准边界变窄了。因而，利用传统方法来形成小接触孔变得非常困难。
在DRAM器件中，用于形成连接焊盘(landing pad)的技术被广泛用于降低接触孔的纵横比，且自对准接触(SAC)结构被应用到具有大约0.1μm或更少的形体尺寸的图形中，以解决由于接触孔自对准边界的降低而引起的短路问题。
图1A和1B是示出制造带有SAC焊盘的DRAM器件的传统方法的剖面图。
参见图1A，半导体衬底10在诸如沟槽隔离工艺的隔离工序中被分成有源区和隔离区。通过热氧化工艺在有源区的表面上生长薄栅氧化层(未示出)。在该栅氧化层上形成作为字线的金属氧化物半导体(MOS)晶体管的栅电极18。优选地，形成的每个栅电极18具有多晶硅化物结构，其包括掺杂有高浓度杂质的多晶硅层14和形成在多晶硅层14上的硅化钨层16。栅电极18包括形成在硅化钨层16上的栅掩模层20和形成在栅电极18的侧壁上的栅间隔22。栅掩模层20和栅间隔22利用氮化硅来形成。
在衬底10的暴露于栅间隔22之间的表面部分内形成MOS晶体管的源/漏极区(未示出)。以栅电极18和栅间隔22作为掩模经过离子注入工艺形成源/漏极区。
在其上面形成有MOS晶体管的衬底10的表面上形成第一层间介电层24。当栅电极18之间的源/漏极区的表面暴露时，利用带有暴露有源区的开口的条形(bar-type)掩模图形对第一层间介电层24进行蚀刻。
利用掺杂多晶硅在第一层间介电层24上形成第一导电层，以填充开口。当栅掩模层20的表面暴露时，通过化学机械抛光(CMP)工艺对第一导电层进行平面化。因而，在开口内形成了第一和第二接触焊盘26a和26b。第一和第二接触焊盘26a和26b与源/漏极区接触。此外，第一和第二接触焊盘26a和26b相对于栅电极18是自对准的。
在第一层间介电层24和接触焊盘26a和26b上形成由二氧化硅组成的第二层间介电层28。然后，通过CMP工艺或深腐蚀工艺对第二层间介电层28进行平面化。通过光刻工艺对第二层间介电层28进行部分蚀刻，以在漏极区上形成暴露第二接触焊盘26b的位线接触孔30。
依序在第二层间介电层28上形成第二导电层和氮化硅层，以填充位线接触孔30。通过光刻工艺对氮化硅层和第二导电层进行构图，以在第二层间介电层28上形成包括位线掩模的位线32。
利用二氧化硅在所形成的结构的整个表面上形成第三层间介电层36。然后，通过CMP工艺或深腐蚀工艺对第三层间介电层36进行平面化。通过光刻工艺对第三层间介电层36和第二层间介电层28进行部分蚀刻，以在源极区上形成暴露第一接触焊盘26a的存储节点接触孔38。在此，形成的存储节点接触孔38为线形，使得同时暴露出其方向与栅极方向相同且互相邻接的第一接触焊盘26a。
参考图1B，在存储节点接触孔38内和第三层间介电层36上形成氮化硅层。然后，对氮化硅层进行各向异性蚀刻，以在存储节点接触孔38的内侧壁上形成接触间隔40。
在第三层间介电层36上形成由掺杂多晶硅组成的第三导电层，以填充存储节点接触孔38。然后，当第三层间介电层36的表面暴露时，通过CMP工艺对第三导电层进行平面化。因此，分别在存储节点接触孔38内形成被分离成节点单元的存储节点接触栓塞(未示出)。
根据传统方法，在用于形成SAC焊盘26a和26b的蚀刻工序中，以及在用于把接触焊盘26a和26b分离成节点单元CMP的工序中都会形成氮化硅栅掩模层20的凹槽。此外，在用于形成接触间隔40蚀刻的工序中也生成栅掩模层20的凹槽。因此，栅掩模层20并不能有效保护底层栅电极18。当增加栅掩模层20的厚度来解决该问题时，由于光致抗蚀膜和氮化硅层之间的低蚀刻选择性，可能会出现栅裂痕。
由于栅掩模层20的初始宽度有限，随着用于形成SAC焊盘的蚀刻工序及后续工序的进行，栅掩模层20的宽度会逐渐变小，从而暴露出了栅电极18的上部分。因而，位线32可能会与栅电极18发生短路(参见图1A中的“C”部位)或者存储节点接触栓塞可能会与栅电极18发生短路(参见图1B中的“D”部位)。
发明内容
本发明的第一特征是提供一种可以防止在下层布线和上层布线之间发生短路的半导体器件。
本发明的第二特征是提供一种制造用于防止在下层布线和上层布线之间发生短路的半导体器件的方法。
本发明的第三特征是提供一种制造用于防止在存储节点触点和栅电极之间或位线触点和栅电极之间发生短路的DRAM器件的方法。
附图说明
参考附图，下文对优选实施例的详细描述将使本领域的普通技术人员对于本发明的上述和其它特征以及优点更加清楚明了。
图1A和1B是示出根据传统方法制造DRAM器件的方法的剖而图。
图2A-2E是示出根据本发明的实施例制造半导体器件的方法的剖面图。
图3A-11B是示出根据本发明的另一实施例制造半导体器件的方法的平面图和剖面图。
具体实施方式
现在将参考附图对本发明进行更加全面的描述，在附图中示出了本发明的优选实施例。但是，本发明可以以很多种不同的方式体现且不应被理解为仅限于本说明书中所列出的实施例；当然，提供这些实施例是为了能够彻底而全面地公开本发明，同时完整地向本领域的普通技术人员传达本发明的范围。在全文中相同的数字表示相同的组件。为了便于描述本发明，示出中的层的相对厚度可能被放大了。
图2A-2E是示出根据本发明的实施例制造半导体器件的方法的剖面图。
参考图2A，在半导体衬底50上形成多个布线55。布线55之间彼此分开。每层布线55包括第一导电层图形52和包含氮化硅系材料的绝缘掩模层图形54。第一导电层图形52包含掺杂多晶硅或金属。另外，形成的第一导电层图形52可能具有包含掺杂多晶硅的第一层膜和金属硅化物的第二层膜的组合层。
在包含布线55的衬底50上形成绝缘层。形成的绝缘层使用氮化硅系材料。然后，对绝缘层进行各向异性蚀刻，以分别在布线55的侧壁上形成间隔56。
使用二氧化硅系材料在间隔56、布线55和衬底50上形成第一层间介电层58。使用带有暴露接触区的开口60的掩模图形(例如光致抗蚀图形)对第一层间介电层58进行各向异性蚀刻。在这种情况中，对第一层间介电层58进行蚀刻时使用的是相对于氮化硅具有高蚀刻选择性的蚀刻气体，，从而暴露了相邻布线55之间的衬底50的表面。优选地，当布线55和相邻布线之间的衬底表面暴露时，使用条形掩模图形对第一层间介电层58进行蚀刻。在此，掩模图形带有可以敞开至少两个不同的接触区的开口60。
参考图2B，在第一层间介电层上形成第二导电层61，以填充开口60。优选地，使用掺杂有高浓度杂质的多晶硅来形成第二导电层61。
参考图2C，当布线55的绝缘掩模层图形54的表面暴露时，通过CMP工艺、深腐蚀工艺或CMP和深腐蚀的组合工艺对第二导电层61和第一层间介电层58进行平面化，从而形成了与间隔56的表而接触的SAC焊盘62。布线55之间的间隙被SAC焊盘62填充。优选地，形成至少两个不同的SAC焊盘62，使其分别与至少两个不同的接触区接触。
参考图2D，使用二氧化硅系材料在接触焊盘62、布线55和第一层间介电层58上形成第二层间介电层64。然后，通过光刻下艺对第二层间介电层64进行部分蚀刻，以形成暴露接触焊盘62之一的接触孔66。在此，形成的接触孔66可以具有与接触焊盘62的形状相应的环形形状或具有线形形状，以暴露与布线55的方向平行的一个接触焊盘62和相邻的接触焊盘62。
参考图2E，在通过接触孔66暴露的接触焊盘62的表面上生长选择性外延硅层68，使其厚度足以覆盖布线55的绝缘掩模层图形54。
虽然图中未示出，但相对于第二层间介电层64具有蚀刻选择性的材料(例如氮化硅)被连续地淀积在第二层间介电层64上和接触孔66内，以形成氮化硅层。然后，以选择性外延硅层68作为蚀刻终止层对氮化硅层进行各向异性蚀刻，以在接触孔66的内侧壁上形成包括部分氮化硅层的接触间隔。在此，选择性外延硅层68在后来的蚀刻工序中用于保护围绕底层布线55的绝缘掩模层图形54。
在第二层间介电层64上形成诸如掺杂多晶硅层的第三导电层，以填充接触孔66。当第二层间介电层64的表面暴露时，通过CMP工艺、深腐蚀工艺或者CMP和深腐蚀的组合工艺对第三导电层进行平面化，从而形成了把暴露的接触焊盘62电连接至随后形成在接触孔66内的上层布线的接触栓塞。另外，在第二层间介电层64上形成用于填充接触孔66的、由掺杂多晶硅或金属组成的第三导电层后，通过光刻工艺对第三导电层进行构图，使上层布线通过接触孔66电连接至暴露的接触焊盘62。
根据本实施例，在形成暴露SAC焊盘62的接触孔66后，在暴露的接触焊盘62上形成选择性外延硅层68，以覆盖围绕底层布线55的绝缘掩模层图形54。因此，由于选择性外延硅层68的存在，在后来用于形成接触间隔的蚀刻工艺中没有形成绝缘掩模层图形54的凹槽。因而，下层布线55没有与接触孔66内的接触栓塞或上层布线发生短路。
图3A-11B是示出根据本发明的另一实施例制造半导体器件的方法的平面图和剖面图。
图3A是在其上面定义了有源区101的衬底100的平面图，而图3B和3C是沿图3A中的A-A’和B-B’线切开的剖面图。参考图3A、3B和3C，半导体衬底100通过浅间隙隔离(STI)工艺被分成有源区101和隔离区102。优选地，如图3A所示，有源区101初始时为药丸形状，中间部分较厚。另外，有源区101在随后变成矩形或大致为T形。
在随后的工艺中在每个有源区内形成至少两个分开的接触区。
图4A是在其上面形成有栅极线108的衬底100的平面图而图4B和4C是沿图4A中的A-A’和B-B’线切开的剖面图。
参考图4A-4C，通过热氧化工艺在有源区101的表面上生长薄栅氧化层(未示出)之后，依序在栅氧化层上形成用于形成栅电极的第一导电层和栅掩模层。优选地，第一导电层包括掺杂多晶硅层和层叠在多晶硅层上的金属硅化物层。栅掩模层由相对于在随后的工艺中形成的层间介电层具有蚀刻选择性的材料组成。优选地，使用氮化硅系材料形成栅掩模层。
通过光刻工艺对栅掩模层和第一导电层进行构图，以在半导体衬底100上形成栅极线108。每个栅极线108包含掺杂多晶硅层图形104、金属硅化物层图形106和栅掩模层图形110。特别地，在栅掩模层上形成第一光致抗蚀图形(未示出)之后，以第一光致抗蚀图形作为蚀刻掩模对栅掩模层进行干蚀刻，以形成栅掩模层图形110。通过灰化工艺和剥离工艺除去第一光致抗蚀图形。以栅掩模层图形110作为掩模对第一导电层进行干蚀刻，以形成多个包含掺杂多晶硅层图形104和金属硅化物层图形106的栅极线108。栅极线108穿过有源区101，分别作为MOS晶体管的栅电极。
在其上面形成有栅极线108的衬底100的表面上形成绝缘层。使用相对于随后形成的层间介电层具有蚀刻选择性的材料来形成该绝缘层。优选地，绝缘层包含氮化硅系材料。然后，对该绝缘层进行各向异性蚀刻，以在栅极线108的侧壁上形成栅间隔112。因而，由于栅极线108的顶面和侧壁被绝缘层图形(即栅掩模层图形110和栅间隔112)所包围，栅极线108与相邻的栅极线108被电隔离。
通过离子注入工艺在暴露于栅间隔112之间的有源区101内形成源/漏极区(未示出)。在此，在形成栅间隔112之前，可以进行轻掺杂漏极(lightly doped drain，LDD)离子注入工艺，以在暴露于栅极线108之间的有源区101内形成轻掺杂源/漏极区，从而完成了具有LDD结构的源/漏极。
一些源/漏极区与连接至晶体管的存储电极的存储节点接触区对应，而其它源/漏极区与连接至后来形成的位线的位线接触区对应。在本实施例中，源极区变成存储节点接触区而漏极区变成位线接触区。因为在穿过有源区101的相邻栅极线108之间形成存储节点接触区和位线接触区，所以在一个有源区101内形成了两个存储节点接触区和一个位线接触区。
图5A是形成有SAC掩模图形的衬底的平面图而图5B和5C是沿图5A中的A-A’和B-B’线切开的剖面图。
参考图5A-5C，在其上面形成有MOS晶体管的衬底100上形成包含二氧化硅系材料的第一层间介电层114。在形成第一层间介电层114后，可以通过CMP工艺、深腐蚀工艺或者CMP和深腐蚀的组合工艺对第一层间介电层114的表面进行平面化，以确保后来照相工艺(photo process)中的工艺边界。
当存储节点接触区和位线接触区的表面暴露在栅极线108之间时，使用带有暴露有源区101的开口115的条形SAC掩模图形(例如第二光致抗蚀图形)对第一层间介电层114进行各向异性蚀刻。
图6A是在其上面形成有第一和第二接触焊盘116a和116b的衬底100的平面图，而图6B和6C是沿图6A中的A-A’和B-B’线切开的剖面图。
参考图6A-6C，在第一层间介电层114上形成诸如掺杂有高浓度杂质的多晶硅层的第二导电层，以填充开口115。当栅掩模层图形110的表面暴露时，对第二导电层和第一层间介电层114进行平而化，从而在开口115内形成被分离成节点单元的至少两个不同的接触焊盘，例如第一接触焊盘116a和第二接触焊盘116b。第一接触焊盘116a与存储节点接触区接触而第二接触焊盘116b与位线接触区接触。
优选地，通过CMP工艺、深腐蚀工艺或者CMP和深腐蚀的组合工艺执行第二导电层的平面化。
图7A是形成有位线接触孔120的衬底100的平面图，而图7B和7C是沿图7A中的A-A’和B-B’线切开的剖面图。
参考图7A-7C，在形成第一和第二接触焊盘116a和116b后，淀积诸如亚磷硅酸硼玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、高密度等离子体(HDP)氧化物和化学气相淀积(CVD)氧化物等之类的二氧化硅系材料，以形成第二层间介电层118。第二层间介电层118使接触焊盘116a和116b与后来形成在其上面的位线电隔离。
在形成第二层间介电层118后，通过CMP工艺或深腐蚀工艺对第二层间介电层118的表面进行平面化，以确保后来照相工艺中的工艺边界。
通过光刻工艺对第二层间介电层118进行部分蚀刻，从而在位线接触区上形成暴露第二接触焊盘116b的位线接触孔120。在通过位线接触孔120而暴露的第二接触焊盘116b上形成第一选择性外延硅层122。第一选择性外延硅层122的厚度足以覆盖栅掩模层图形110。例如，第一选择性外延硅层122具有大约为500
Figure C20031011861500161
的厚度。第一选择性外延硅层122在随后的蚀刻工艺中用于保护底层栅掩模层图形110。
图8A是在其上面形成有位线124的衬底100的平面图，而图8B和8C是沿图8A中的A-A’和B-B’线切开的剖面图。
参考图8A-8C，在第一接触焊盘116b暴露的表面上形成第一选择性外延硅层122之后，依序在第二层间介电层118上形成用于形成位线124的第三导电层和位线掩模层图形126，以分别填充位线接触孔120。优选地，形成的第三导电层可以具有包含由第一金属和/或第一金属化合物(例如钛(Ti)/氮化钛(TiN))组成的第一层膜和由第二金属(例如钨(W))组成的第二层膜的组合层。在后来用于形成触点的蚀刻工艺中，位线掩模层图形126用于保护底层位线124。利用氮化硅系材料来形成每个位线掩模层图形126。
根据上述的步骤，包含双层膜的第三导电层与位线接触孔120直接接触。另外，可以在位线接触孔120内额外形成位线接触栓塞且第三导电层层可以和位线接触栓塞直接接触。
具体地，在位线接触孔120内和第二层间介电层118上形成包含Ti/TiN的势垒金属层和包含W的第三金属层。然后，当第二层间介电层118的表面暴露时，通过CMP工艺或深腐蚀工艺除去第三金属层。因而，分别在位线接触孔120内形成包含势垒金属层和第三金属层的位线接触栓塞。
在形成位线接触栓塞后，依序在位线接触栓塞和第二层间介电层118上形成由第四金属(例如W)组成的第三导电层和位线掩模层。第三导电层和位线导电层对应。当在位线接触孔120内形成位线接触栓塞时，形成带有单一层膜的位线导电层。
在位线掩模层上形成第三光致抗蚀图形后，以第三光致抗蚀图形作为蚀刻掩模对位线掩模层进行干蚀刻，因此形成了位线掩模图形126。通过灰化工艺和剥离工艺除去第三光致抗蚀图形后，以位线掩模层图形126作为蚀刻掩模对第三导电层进行干蚀刻，从而形成了多个通过位线接触孔120电连接至第一接触焊盘116b的位线124。每个位线124以垂直于栅极线108的方向延伸。
另外，在形成第三光致抗蚀图形之前，可以在位线掩模层上形成消反射层(anti-reflective layer)，以改善光刻工艺。形成的消反射层可以具有氧氮化硅(SiON)单一层膜或包含高温氧化物(HTO)膜和SiON膜的多层膜。在光刻工序中，消反射层用于防止光从下层衬底100反射，辅助光致抗蚀图形的形成。
在形成位线124之后，在具有所形成的结构的衬垫上形成氮化硅层，接着对其进行各向异性蚀刻，以在位线124的侧壁上形成位线间隔128。优选地，位线间隔128拥有大约为100～200
Figure C20031011861500171
的厚度。
图9A是形成有存储节点接触孔132的衬底100的平面图，而图9B和9C是沿图9A中的A-A’和B-B’线切开的剖面图。
参考图9A-9C，在形成被位线掩模层图形126和位线间隔128包围的位线124后，在具有所形成的结构的衬垫上淀积诸如BPSG、USG、HDP氧化物和CVD氧化物等之类的二氧化硅系材料，从而形成了第三层间介电层130。第三层间介电层130使位线124与在随后的工艺中形成的存储节点接触栓塞电隔离。
在形成第三层间介电层130后，通过CMP工艺或深腐蚀工艺对第三层间介电层130的表面进行平面化，以确保后来照相工艺中的工艺边界。通过光刻工艺对第三层间介电层130和第二层间介电层118进行部分蚀刻，从而在存储节点接触上形成暴露第一接触焊盘116a的存储节点接触孔132。在此，参考数字118a表示在蚀刻工艺后剩余的第二层间介电层。
具体地，利用照相工艺，形成了具有线性形状的第四光致抗蚀图形(未示出)，以与栅极线108基本平行的方向延伸。以第四光致抗蚀图形作为蚀刻掩模对第三层间介电层130和第二层间介电层118进行各向异性蚀刻。在此，对第三和第二层间介电层130和118进行蚀刻时所使用的是相对于氮化硅层图形(即位线掩模层图形126和位线间隔128)具有高蚀刻选择性的蚀刻气体。因而，形成了暴露位于相邻位线124之间的第一接触焊盘116a的线形存储节点接触孔132。即，所有的存储节点接触孔132形成为线形，使与栅极线108的方向平行的第一接触焊盘116a和相邻第一接触焊盘116a同时暴露。
图10A和10B是沿图9A中的A-A’和B-B’线切开的剖面图且示出了用于形成第二选择性外延硅层134和接触间隔136的步骤。
参考图10A和10B，在形成线形存储节点接触孔132后，通过灰化工艺和剥离工艺除去第四光致抗蚀图形。
在暴露的第一接触焊盘116a上形成第二选择性外延硅层134。每个第二选择性外延硅层134拥有足以覆盖栅掩模层图形110的大约为500
Figure C20031011861500191
的厚度。
使用相对于第三层间介电层具有蚀刻选择性的材料(例如氮化硅系材料)在所形成的结构上形成绝缘层。以第二选择性外延硅层134作为蚀刻终止层对绝缘层进行各向异性蚀刻，以分别在存储节点接触孔132的内侧壁上形成接触间隔136。在此，接触间隔136形成在剩下的第二层间介电层118a的侧壁和位线间隔128上。接触间隔136防止了位线124与随后形成在存储节点接触孔132内的存储节点接触栓塞发生短路。在用于形成接触间隔136的蚀刻工艺中，形成在第一接触焊盘116a上的第二选择性外延硅层134用于保护包围栅极线108的栅掩模层图形110。
图11A和11B是沿图9A中的A-A’和B-B’线切开的剖而图且示出用于形成存储节点接触栓塞138的步骤。
参考图11A和11B，在形成接触间隔136后，在第三层间介电层130上形成诸如掺杂多晶硅层的第四导电层，以填充存储节点接触孔132。然后，当第三层间介电层130的上表面暴露时，通过CMP工艺或深腐蚀工艺对第四导电层进行平面化，从而在存储节点接触孔132内分别形成了被分离成节点单元的存储节点接触栓塞138。
此后，利用电容器形成工艺来形成带有存储电极、介电层和阳极的电容器(未示出)。
根据本实施例，在形成用于防止在位线124和存储节点接触栓塞138之间发生短路的接触间隔136的蚀刻工艺中，形成在接触焊盘116a和116b上的选择性外延硅层134防止了包围栅极线108的栅掩模层图形110被蚀刻。因此，防止了栅极线108和位线124或栅极线108和存储节点接触栓塞138之间的短路。
根据本发明的实施例，在形成暴露SAC焊盘的接触孔之后，在通过接触孔而暴露的接触焊盘上生长选择性外延硅层，以覆盖包围底层布线的绝缘掩模层图形。因此，在随后的蚀刻工艺中，选择性外延硅层保护了绝缘掩模层图形，从而防止了下层布线与形成在接触孔内的上层布线发生短路。
现在对本发明的实施例进行非限定性的描述。
根据本发明的一个方面，提供了一种包含半导体衬底和形成在衬底上且彼此分开的布线的半导体器件。每层布线包含第一导电层图形和形成在第一导电层图形上的绝缘掩模层图形。在布线的侧壁上形成绝缘间隔。形成包含部分第二导电层的SAC焊盘，以填充布线之间的间隙。在接触焊盘、布线和衬底上形成包含暴露接触焊盘的接触孔的层间介电层。在通过接触孔而暴露的接触焊盘上形成选择性外延硅层，以覆盖绝缘掩模层图形。
优选地，绝缘掩模层图形和绝缘层间隔包含氮化硅系材料。
根据本发明的另一方面，在衬底上形成包含第一导电层图形和绝缘掩模层图形的布线。布线之间彼此分开。在布线的侧壁上形成绝缘间隔。形成包含部分第二导电层的SAC焊盘，以填充布线之间的间隙。在形成有接触焊盘的衬底上形成层间介电层。对层间介电层进行部分蚀刻，以形成暴露接触焊盘的接触孔。在通过接触孔而暴露的接触焊盘上形成选择性外延硅层，以覆盖绝缘掩模层图形。
根据本发明的另一方面，在半导体衬底上形成布线且彼此分开。每层布线包含第一导电层图形和形成在第一导电层图形上的绝缘掩模层图形。在布线的侧壁上形成绝缘间隔。利用包含带有至少两个不同接触区的开口的条形掩模图形来形成至少两个不同的SAC焊盘，使其与衬底在布线之间的部分表面接触。在形成有至少两个不同的SAC焊盘的衬底上形成层间介电层。对层间介电层进行部分蚀刻，以形成暴露至少两个SAC焊盘之一的接触孔。在至少两个SAC焊盘之一上形成选择性外延硅层，以覆盖绝缘掩模层图形。
优选地，在绝缘层间隔、布线和衬底上形成第一层间介电层。使用绝缘掩模层图形对第一层间介电层进行蚀刻，直到衬底位于布线之间的部分暴露为止。在第一层间介电层和衬底位于布线之间的部分上形成第二导电层之后，对第二导电层和第一层间介电层进行平面化，直到绝缘掩模层图形的表面暴露为止。
优选地，接触孔形成为线形，使得以和布线基本平行的方向而放置的至少两个SAC焊盘之一以及另一个SAC焊盘同时通过接触孔暴露。
根据本发明的另一方面，在半导体衬底上形成包含栅掩模层图形和形成在其侧壁上的栅间隔的栅极线，以在栅极线之间的部分衬底上形成存储节点接触区和位线接触区。利用包含暴露有源区的开口的条形SAC掩模图形来形成第一接触焊盘和第二接触焊盘。第一接触焊盘与存储节点接触区接触而第二接触焊盘与位线接触区接触。在形成有第一和第二接触焊盘的衬底上形成层间介电层。对层间介电层进行部分蚀刻，以形成线形存储节点接触孔，使得以和栅极线基本平行的方向而放置的第一接触焊盘和相邻第一接触焊盘通过每个存储节点接触孔暴露。在通过存储节点接触孔而暴露的第一接触焊盘上形成选择性外延硅层，以覆盖栅掩模层图形。在存储节点接触孔内形成存储节点接触栓塞，使存储节点接触栓塞电连接至第一接触焊盘。
根据本发明的不同方面，在形成暴露SAC焊盘的接触孔后，在通过接触孔而暴露的接触焊盘上生长选择性外延硅层，以覆盖包围底层布线的绝缘掩模层图形。因此，在随后的蚀刻工艺中，选择性外延硅层保护了绝缘掩模层图形，从而防止了下层布线与后来形成在接触孔内的上层布线发生短路。
本说明书已公开了本发明的优选实施例，虽然应用了特定的术语，但它们只是作为一般的和解释性的使用，而不作为限制的目的。因而，本领域的普通技术人员应该理解，在不背离所附权利要求所定义的本发明的精神和范围的情况下，可以对本实施例作出各种形式上和细节上的改变。

Claims (26)

1.一种半导体器件，包括：
半导体衬底；
形成在衬底上且彼此分开的布线，每个布线包含第一导电层图形和形成在第一导电层图形上的绝缘掩模层图形；
形成在布线的侧壁上的绝缘间隔；
包含部分第二导电层的自对准接触焊盘，每个自对准接触焊盘与绝缘间隔的表面接触，以填充布线之间的间隙；
形成在接触焊盘、布线和衬底上的层间介电层，该层间介电层包含暴露接触焊盘的接触孔；以及
形成在通过接触孔而暴露的接触焊盘上的选择性外延硅层，以覆盖绝缘掩模层图形，其中选择性外延硅层的上部充分高于绝缘掩膜层的上部。
2.如权利要求1所述的半导体器件，其中所述绝缘掩模层图形和绝缘间隔包含相对于层间介电层具有蚀刻选择性的材料。
3.如权利要求2所述的半导体器件，其中所述绝缘掩模层图形和绝缘间隔包含氮化硅系材料。
4.如权利要求1所述的半导体器件，其中所述第二导电层包含掺杂多晶硅。
5.如权利要求1所述的半导体器件，还包括：
用于形成在暴露接触焊盘的接触孔内的接触栓塞的第三导电层；以及
形成在接触孔的内侧壁与接触栓塞之间的选择性外延硅层上的接触间隔。
6.如权利要求5所述的半导体器件，其中每个所述接触间隔包含相对于层间介电层具有蚀刻选择性的材料。
7.如权利要求6所述的半导体器件，其中所述接触间隔包含氮化硅系材料。
8.一种制造半导体器件的方法，包括：
在半导体衬底上形成彼此分开的布线，每个布线包含第一导电层图形和形成在第一导电层图形上面的绝缘掩模层图形；
在布线的侧壁上形成绝缘间隔；
形成包含部分第二导电层的自对准接触焊盘，每个自对准接触焊盘与绝缘间隔的表面接触，以填充布线之间的间隙；
在形成接触焊盘的衬底上形成层间介电层；
对层间介电层进行部分蚀刻，以形成暴露接触焊盘的接触孔；以及
在通过接触孔而暴露的接触焊盘上形成选择性外延硅层，以覆盖绝缘掩模层图形，其中选择性外延硅层的上部充分高于绝缘掩膜层的上部。
9.如权利要求8所述的方法，其中所述绝缘掩模层图形和绝缘间隔包含相对于层间介电层具有蚀刻选择性的材料。
10.如权利要求9所述的方法，其中所述绝缘掩模层图形和绝缘间隔包含氮化硅系材料。
11.如权利要求8所述的方法，其中所述第二导电层包含掺杂多晶硅。
12.如权利要求8所述的方法，其中形成包含部分第二导电层的自对准接触焊盘进一步包括：
利用包含带有至少两个不同接触区的开口的条形掩模图形来形成至少两个不同的自对准接触焊盘，每个接触焊盘与在布线之间暴露的部分衬底接触。
13.如权利要求12所述的方法，其中所述形成至少两个不同的接触焊盘的步骤包括：
在绝缘间隔、布线和衬底上形成第一层间介电层；
使用掩模图形对第一层间介电层进行蚀刻，直到在布线之间暴露的部分衬底暴露；
在第一层间介电层上形成第二导电层，以填充开口；以及
对第二导电层和第一层间介电层进行平面化，直到绝缘掩模层图形的表面暴露。
14.如权利要求13所述的方法，其中所述的对第二导电层和第一层间介电层进行平面化的步骤通过CMP工艺、深腐蚀工艺或CMP和深腐蚀的组合工艺来执行。
15.如权利要求12所述的方法，其中分别暴露不同接触焊盘的所述接触孔形成为线形，使得在和布线基本相同的方向上放置的不同接触焊盘同时通过接触孔暴露。
16.如权利要求12所述的方法，还包括：
在形成选择性外延硅层后，以选择性外延硅层作为蚀刻终止层在接触孔的内侧壁上形成接触间隔；以及
在接触孔内形成第三导电层，其中第三导电层电连接至暴露的接触焊盘。
17.如权利要求16所述的方法，其中每个所述接触间隔包含相对于层间介电层具有蚀刻选择性的材料。
18.如权利要求17所述的方法，其中每个所述接触间隔包含氮化硅系材料。
19.一种制造半导体器件的方法，包括：
在具有有源区的半导体衬底上形成栅极线，其中，每个栅极线在其上设置有形成的栅掩模层图形，并且在栅极线和栅掩模层图形的侧壁上形成有栅间隔，以在经过有源区的栅极线之间的部分衬底上分别形成存储节点接触区和位线接触区；
利用带有暴露有源区的开口的条形的自对准接触掩模图形来形成连接至存储节点接触区的第一接触焊盘和连接至位线接触区的第二接触焊盘；
在形成有第一和第二接触焊盘的衬底上形成层间介电层；
对层间介电层进行部分蚀刻，以形成线形的存储节点接触孔，使得一个第一接触焊盘和在与栅极线基本相同的方向上放置的相邻第一接触焊盘同时通过每个存储节点接触孔暴露；
在通过存储节点接触孔而暴露的第一接触焊盘上形成选择性外延硅层，以覆盖栅掩模层图形，其中选择性外延硅层的上部充分高于栅掩模层图形的上部；以及
在存储节点接触孔内形成存储节点接触栓塞，其中，存储节点接触栓塞电连接至第一接触焊盘。
20.如权利要求19所述的方法，其中所述栅掩模层图形和栅间隔包含氮化硅系材料。
21.如权利要求19所述的方法，其中所述形成第一接触焊盘和第二接触焊盘包括：
在栅极线和衬底上形成第一层间介电层；
使用自对准接触掩模图形对第一层间介电层进行蚀刻，直到存储节点接触区和位线接触区在栅极线之间暴露；
在第一层间介电层上形成第一导电层，以填充开口；以及
对第一导电层和第一层间介电层进行平面化，直到栅掩模层图形暴露。
22.如权利要求21所述的方法，其中所述的对第一导电层和第一层间介电层进行平面化的步骤通过CMP工艺、深腐蚀工艺或CMP和深腐蚀的组合工艺来执行。
23.如权利要求19所述的方法，还包括：在形成存储节点接触栓塞之前，以选择性外延硅层作为蚀刻终止层在存储节点接触孔的内侧壁上形成接触间隔。
24.如权利要求23所述的方法，其中每个所述接触间隔包含氮化硅系材料。
25.如权利要求19所述的方法，其中形成存储节点接触栓塞包括：
在层间介电层上形成第二导电层，以填充线形存储节点接触孔；以及
对第二导电层进行平面化，直到层间介电层的表面暴露，从而把存储节点接触栓塞分离成节点单元。
26.如权利要求19所述的方法，还包括：
在形成层间介电层之前，在形成第一和第二接触焊盘的衬底上形成第二层间介电层；
对第二层间介电层进行部分蚀刻，以在位线接触区上形成暴露第二接触焊盘的位线接触孔；
在通过位线接触孔而暴露的第二接触焊盘上形成的第一选择性外延硅层，以覆盖栅掩模层图形；以及
在第二层间介电层上形成位线，以填充位线接触孔，其中，位线通过位线接触孔电连接至第二接触焊盘。
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