JP2002134506A

JP2002134506A - 半導体装置

Info

Publication number: JP2002134506A
Application number: JP2000319241A
Authority: JP
Inventors: Yoshinori Tanaka; 義典田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-10-19
Filing date: 2000-10-19
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】ガードリング近傍のコンタクトホールの変形
を抑制して、品質の向上、信頼性の向上を図ることがで
きる半導体装置を得る。【解決手段】複数のメモリセルアレイ、周辺回路およ
びガードリング部分を含む本番チップを有する半導体装
置において、本番チップとダイシングラインの境界部分
に形成されたガードリング１と、このガードリング１の
内側に設けられたガードリング２とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、Ｓｉデバイスの構造からなる半導体装置に関
するものである。

【０００２】

【従来の技術】図１５は、従来の半導体装置を示すもの
で、半導体チップの全体を上からみた平面図である。こ
の図を見れば明らかなように、半導体チップは実際の動
作に必要なアレイ部分および周辺回路部分とチップ外周
のダイシングライン部分に大きく分かれている。そして
通常、両者の間にはコンタクトホール工程で形成される
溝と上部配線層を何層も重ねた構造を有したガードリン
グといわれる領域が存在する。一般的にこのガードリン
グは本番チップを囲むような壁状構造を有しているた
め、外界からの水分の進入等を抑制し、半導体チップの
信頼性を向上させるといわれている。一方、当然のこと
ながらこのガードリング溝近傍には周辺回路に使われて
いるコンタクトホールが同時形成されるため、プロセス
工程の途中で、ガードリング溝の影響を受けてこのコン
タクトホールが変形する問題が発生する。

【０００３】図１６〜図２５は、従来の半導体装置にお
けるＤＲＡＭのメモリセル、周辺回路およびガードリン
グ部分を工程毎に示した断面図である。これらの図１６
〜図２５は、図１５のＡ−Ａ’断面に相当する。図１６
において、０はシリコン基板、１は深いウエル層、２は
浅いウエル層、３は分離領域、４および４ａはウエル層
２とは相反する導電型を有する不純物領域、５はゲート
絶縁膜、６はゲート電極を被うように形成された熱酸化
膜、７はゲート電極、８，９，９ａ，１０および１０ａ
は絶縁膜である。

【０００４】次に、図１６を参照してその製造方法につ
いて説明する。シリコン基板０の表面に分離領域３を形
成した後、所望の領域にＰ型、Ｎ型のウエルを形成し、
ＦＡおよびＲＴＡ等のアニールによって活性化をする。
この場合の分離領域３には、一般的にトレンチ分離が用
いられるが、ゲート電極類似のいわゆるフィールドシー
ルド分離でもよい。また、Ｐ型ウエルにはボロン、Ｎ型
ウエルにはリンが用いられる。さらに、ＤＲＡＭメモリ
セルの下部には通常ソフトエラーおよびリフレッシュ対
策のため深いウエル層１を形成する場合もある。ウエル
形成と同時にトランジスタの閾値電圧を決めるための、
チヤネルドープ層も注入されるが、図１６には図示され
ていない。

【０００５】これら注入層を形成後、ゲート酸化膜５、
ゲート電極７、ゲート電極上絶縁膜８、ゲート電極上絶
縁膜９が順に堆積され、その後所望のところにメモリセ
ルのトランスファーゲートおよび周辺回路のトランジス
タゲートとなるゲート電極をＲＩＥ法等の異方性エッチ
ングにより形成する。この場合のゲート酸化膜は通常は
熱酸化膜が用いられるが、ＳｉＯＮ等の窒化系酸化膜
や、Ｔａ２０５やＡｌ２０３等の高誘電率絶縁膜も用い
られる。また、ゲート電極には、ＷＳｉやＴｉＳｉ等の
高融点メタルシリサイド膜と不純物をドープしたＳｉの
重ね膜（いわゆるポリサイド）やＷ、Ｔｉ、ＷＮ等の高
融点メタルと不純物をドープしたＳｉの重ね膜（いわゆ
るポリメタル）が用いられる。

【０００６】さらに、絶縁膜８，９はゲート電極７形成
時のハードマスクとなり、通常絶縁膜８はＣＶＤ法で形
成されたシリコン酸化膜、絶縁膜９はＣＶＤ法で形成さ
れたシリコン窒化膜で、特に絶縁膜９は図１７のメモリ
セルノードコンタクトホール形成時のストッパー膜とも
なる。次に、このゲート電極形成後、所望の部分にゲー
ト電極７をマスクとして、低濃度のＰ型、Ｎ型不純物領
域をイオン注入法により形成し、さらにシリコン基板お
よびゲート電極側壁をＦＡやＲＴＡによって熱酸化し、
シリコン基板全面にシリコン窒化膜１０をＣＶＤ法で堆
積、その後レジストマスクによりメモリセル領域のみ上
記シリコン窒化膜を残し、周辺回路部分にはシリコン窒
化膜のサイドウォール１０ａを形成する。

【０００７】続いて、Ｔｒのソースドレイン領域となる
高濃度のＰ型、Ｎ型の不純物領域をそれぞれイオン注入
によって形成する。この高濃度不純物層は通常Ｐ型はボ
ロンやＢＦ２、Ｎ型はリンやヒ素が用いられる。つま
り、このＤＲＡＭのデバイス構造はＣＭＯＳでＴｒのソ
ースドレインは低濃度、高濃度不純物層を重ねたＬＤＤ
構造としている。

【０００８】次に、図１７を参照して説明する。図にお
いて、１１，１１ａは層間膜、１２ａは絶縁膜である。
層間膜１１はメモリセルのゲート電極間の隙間を埋める
ために一般的にボロンやリンをドープしたシリコン酸化
膜をＣＶＤ法でデポしたあと、ＦＡやＲＴＡによってド
ライおよびウエット雰囲気でアニールする、いわゆるリ
フロー法を用いた層間絶縁膜である。別の方法として、
それらのリフロー膜をもちいた層間絶縁膜に、ノンドー
プのシリコン酸化膜を重ねたり、あるいは間にＳＯＧ等
の塗布系酸化膜を用いることも可能である。

【０００９】また、層間膜１１，１１ａにボロンやリン
をドープしたシリコン酸化膜を用いた場合、リフロー時
のシリコン基板へのそれら不純物の熱拡散を抑制するた
めに、層間膜１１，１１ａとシリコン基板１の間に薄い
ノンドープのシリコン酸化膜やシリコン窒化膜の絶縁膜
１２ａをＣＶＤ法で堆積したり、あるいは層間膜１１の
堆積前に絶縁膜１２ａの熱酸化を行う。

【００１０】次いで、層間膜１１，１１ａを堆積後、メ
モリセルの基板コンタクトホールを所望の場所にセルフ
アライン法（シリコン窒化膜１０ａ，１０ｂとシリコン
酸化膜１１，１１ａの選択比を利用してエッチングをシ
リコン窒化膜１０で止める）のようなＲＩＥエッチング
で開口し、続いてポリシリコンパッド１３を形成する。
ポリシリコンパッド１３は、メモリセル内基板コンタク
トホールに接続するようにシリコン基板全面に不純物領
域４と同じ導電型の不純物をドープした多結晶シリコン
膜をＣＶＤ法で堆積し、その後ＲＩＥ法等の異方性エッ
チングでエッチバックするか、ＣＭＰ法で削ることによ
って形成する。

【００１１】次に、図１８を参照して説明する。図にお
いて、１４ａと１４ｂはＣＶＤ法で堆積したシリコン酸
化膜で、堆積後メモリセルのビット線コンタクトホール
１５、周辺回路の基板上コンタクトホール１５ａとゲー
ト電極上コンタクトホール１５ｂ、さらにこれらコンタ
クトホールと同時に形成される溝状のガードリング１６
が形成される。この時点で本番チップの外周に溝状ガー
ドリング１６が形成されるため、本番チップ内の層間膜
１１ａ，１１ｂとシリコン酸化膜１４ａ，１４ｂが重ね
られた層間絶縁膜は、多数のコンタクトホール１５，１
５ａ，１５ｂを含んだ大きな一枚板となる。

【００１２】次に、図１９を参照して説明する。コンタ
クトホール開口後これらコンタクトホール内部を埋める
ようにＴｉ、ＴｉＮ、ＷＮ、ｗ等の高融点メタルあるい
はそれらの重ね膜がＣＶＤ法やスパッタ法で堆積され、
ＲＩＥ法等の異方性エッチングで所望のところに、これ
ら高融点メタルの配線層１８，１９が形成される。一般
的に高融点メタルとシリコン基板界面あるいは高融点メ
タルとゲート電極であるポリサイド界面には、コンタク
ト抵抗を下げるためにこれら高融点メタルのシリサイド
膜１７，１７ａを形成することが望ましく、そのシリサ
イド形成には通常９００℃から７００℃程度のＲＴＡに
よるアニールが用いられることが多い。

【００１３】また、コンタクト抵抗を下げる別の方法と
しては、コンタクトホール形成後にイオン注入を行い、
ＦＡやＲＴＡ等のアニールにより活性化させ、コンタク
トホール底シリコン基板表面の不純物濃度を上げるとい
う方法もある。但し、いずれの方法もコンタクトホール
開口後に高温のアニールをかけるため、層間絶縁膜の熱
収縮が発生し、コンタクトホールを変形させるといった
間題がある。また、特に層間絶縁膜１１ａ，１１ｂにボ
ロンやリンをドープしたシリコン酸化膜を用いた場合
は、上記アニールによって、コンタクトホール内部の層
間絶縁膜がリフローされ、著しく変形するといった問題
がある。

【００１４】ここで、図２４を参照して、コンタクトホ
ール変形について、もう少し詳細に説明する。図２４
は、図１５のＤ−Ｄ’断面を示している。先にも述べた
ように周辺回路とメモリセルを含んだ本番チップは、外
周が溝状のガードリングで囲まれているため大きな層間
膜の一枚板となり、コンタクトホール開口後の熱処理に
よる層間絶縁膜の熱収縮やリフローによって、特にガー
ドリング近傍の周辺回路部コンタクトホール１５ｃが図
のように著しく変形するといった問題が発生する。この
ような変形が起きると、後工程のメタル配線のカバレッ
ジが悪化し、コンタクト抵抗の増大やコンタクトホール
内配線のマイグレーション等デバイスの信頼性に関わる
重大なトラブルに繋がる。

【００１５】さらに、図によって後工程の構造を説明す
る。図２０において、１００，１００ａは高融点メタル
配線の酸化を防止するためのシリコン窒化膜、２０，２
０ａはシリコン酸化膜であって、どちらも減圧、常圧、
プラズマ法等のＣＶＤ法で堆積される。また、シリコン
酸化膜２０，２０ａは層間膜１１ａ，１１ｂと同様ボロ
ンやリンをドープしたシリコン酸化膜やそれらの重ね膜
でもよい。その後メモリセルの所望の領域にキャパシタ
下部電極と基板を導通させるためのコンタクトホール２
１をＲＩＥ法等の異方性エッチングで形成する。

【００１６】次に、図２１において、コンタクトホール
２１（図２０）を開口後、シリコン窒化膜のサィドウォ
ール２２を形成し、その後ポリシリコンパッド１３と同
様な方法でポリシリコンのプラグ２３を形成し、さらに
シリコン窒化膜２４，２４ａとシリコン酸化膜２５，２
５ａをＣＶＤ法等で順に堆積し、メモリセルの所望の場
所にキャパシタ下部電極となる上記シリコン酸化膜の開
口部２６をＲＩＥ法等のドライエッチングで形成する。

【００１７】この時のシリコン酸化膜２５，２５ａは、
ノンドープのシリコン酸化膜やボロン、リンをドープし
たシリコン酸化膜、あるいはそれらも何層も重ねた重ね
膜でもよい。但し、常圧のシリコン酸化膜やリン、ボロ
ンをドープしたシリコン酸化膜を用いた場合は、後工程
のコンタクトホール３０（図２２）を開口した際に前記
で説明したコンタクトホール変形のトラブルを招き易い
間題がある。

【００１８】続いて、図２２において、シリコン酸化膜
２５ａの開口部２６の内壁部分を被うように、さらにポ
リシリコンプラグ２３の表面に接するようにキャパシタ
下部電極２７が形成される。図２２では、このキャパシ
タ下部電極２７にＨＳＧ（粒状のシリコングレイン）を
有し、且つ不純物領域４と同一導電型の不純物をドープ
した多結晶シリコン電極を用いているが、例えば、Ｔｉ
Ｎ、Ｒｎ、ＷＮ、Ｐｔ等のメタル電極でもよい。

【００１９】その後シリコン基板全面を被うようにキャ
パシタ絶縁膜、キャパシタ上部電極２８が堆積され、さ
らにキャパシタ上部電極２８をメモリセル部の所望の領
域のみ、ＲＩＥ法等のドライエッチングで残し、ＤＲＡ
Ｍのキャパシタ部分を完成させる。その際使用するキャ
パシタ絶縁膜はシリコン窒化膜とシリコン酸化膜を重ね
たいわゆるＯＮ膜、Ｔａ２０５、Ａｌ２０３、ＢＳＴ等
の高誘電体膜等何でもよい。また、キャパシタ上部電極
２８も多結晶シリコン膜、ＴｉＮ、Ｒｕ、ＷＮ、Ｐｔ等
メタル電極等何でもよい。

【００２０】ちなみに、図２２には、キャパシタ絶縁膜
は図示していない。その後層間絶縁膜として、減圧、常
圧、プラズマ法等のＣＶＤ法を使ってシリコン酸化膜を
堆積し、ＣＭＰ法を使って平坦化した後に周辺回路部の
所望の場所にコンタクトホール３０をあける。また、ガ
ードリング部分には、コンタクトホール３０と同時に本
番チップの外周を囲むように溝状ガードリングが形成さ
れる。この段階で層間膜２０から層間膜２９までの重ね
膜は本番チップ内で大きな一枚板となる。

【００２１】次いで、図２３において、コンタクトホー
ル３０（図２２）とガードリングを充填するように、Ｔ
ｉ、ＴｉＮ、Ｗ等の高融点メタルプラグ３２，３２ａと
メタル配線３３，３３ａを所望の場所に形成する。図２
４で説明したように、メタルプラグ３２を形成する場
合、コンタクト抵抗を低減するために７００℃から９０
０℃程度のＲＴＡアニールが必要で、その際図２５にあ
るようにガードリング近傍の周辺回路部コンタクトホー
ル３０ａが変形したり、さらには、熱収縮によるストレ
スにより、高融点メタル配線が剥がれたり、さらには、
コンタクトホールエッジでストレスにより層間膜にクラ
ックが入る等の問題が発生する。図２３における３４は
メタル配線３３とメタル配線３６を導通させるためのコ
ンタクトホール、３５はプラズマや常圧ＣＶＤ法で堆積
したシリコン酸化膜である。

【００２２】

【発明が解決しようとする課題】上述したように、従来
の半導体装置では、ガードリング構造をＤＲＡＭ等の半
導体デバイスに適用した場合、ガードリングが本番チッ
プの外周を囲む溝構造のため、ガードリング溝形成後に
本番チップ内層間膜が大きな一枚板となり、その後の熱
処理によって熱収縮やリフローが発生し、周辺回路の特
にガードリング近傍のコンタクトホールを変形させた
り、さらにはコンタクトホールのエッジで熱ストレスに
よりクラックを発生させる等の問題点があった。

【００２３】また、これらの問題が起きると、後工程に
おけるメタル配線のコンタクトホール内のカバレッジを
悪化させ、ひいてはコンタクト抵抗増加やホール内配線
マイグレーションの劣化等信頼性上重大なトラブルに繋
がるという問題点があった。

【００２４】この発明は、このような従来の問題点を解
決するためになされたもので、ガードリング近傍のコン
タクトホールの変形を抑制して、品質の向上、信頼性の
向上を図ることができる半導体装置を提供することを目
的とするものである。

【００２５】

【課題を解決するための手段】請求項１の発明に係る半
導体装置は、複数のメモリセルアレイ、周辺回路および
ガードリング部分を含む本番チップを有する半導体装置
において、上記本番チップとダイシングラインの境界部
分に形成された第１のガードリングと、該第１のガード
リングの内側に設けられた第２のガードリングとを備え
たものである。

【００２６】請求項２の発明に係る半導体装置は、請求
項１の発明において、上記周辺回路の特定回路毎に、そ
の周りに上記第２のガードリングを配置したものであ
る。

【００２７】請求項３の発明に係る半導体装置は、請求
項１の発明において、上記メモリセルアレイのメモリセ
ルマット毎に、その周りに上記第２のガードリングを配
置したものである。

【００２８】請求項４の発明に係る半導体装置は、請求
項１〜３のいずれかの発明において、上記第１のガード
リングを細切れ状に配置したものである。

【００２９】請求項５の発明に係る半導体装置は、請求
項４の発明において、上記細切れ状の第１のガードリン
グは、少なくとも１層であるものである。

【００３０】請求項６の発明に係る半導体装置は、請求
項４または５の発明において、上記細切れ状の第１のガ
ードリングは、特に変形の起き易いコンタクトホール工
程で形成されるガードリングのみが細切れ状にされるも
のである。

【００３１】請求項７の発明に係る半導体装置は、請求
項１〜６のいずれかの発明において、上記第１のガード
リングと上記周辺回路部分の上記第１のガードリング近
傍のコンタクトホールとの間に、緩衝用溝状ガードリン
グを設けたものである。

【００３２】請求項８の発明に係る半導体装置は、請求
項１〜７のいずれかの発明において、上記メモリセルア
レイの最小セルブロックの周りにストレージノードコン
タクトホールダミーガードリングおよびストレージノー
ドダミーガードリングの少なくとも一方を設けたもので
ある。

【００３３】請求項９の発明に係る半導体装置は、請求
項１〜８のいずれかの発明において、上記第２のガード
リングの周りにストレージノードコンタクトホールダミ
ーガードリングおよびストレージノードダミーガードリ
ングの少なくとも一方を設けたものである。

【００３４】請求項１０の発明に係る半導体装置は、請
求項１〜９のいずれかの発明において、上記第２のガー
ドリングは溝状コンタクトホールとその上の配線を間引
いた構造としたものである。

【００３５】請求項１１の発明に係る半導体装置は、請
求項５の発明において、上記第１のガードリングの層が
複数の場合には、上下のガードリング同士を互い違いに
配置したものである。

【００３６】請求項１２の発明に係る半導体装置は、請
求項１〜１１のいずれかの発明において、上記第１およ
び第２のガードリングの配線は、所定の電位に設定され
ているものである。

【００３７】請求項１３の発明に係る半導体装置は、請
求項１〜１２のいずれかの発明において、上記第１およ
び第２のガードリングは、２重以上の多重構造であるも
のである。

【００３８】

【発明の実施の形態】以下、この発明の実施の形態を、
図を参照して説明する。実施の形態１．図１は、この発明の実施の形態１を示す
もので、半導体チップの全体を上からみた平面図であ
る。図において、１は本番チップとダイシングラインの
境界部分に形成された第１のガードリングとしてのガー
ドリング、２はガードリング１の内側に設けられた第２
のガードリングとしてのガードリングであって、これら
のガードリング１および２により多重ガードリング構造
（その断面は図７参照）を構成している。なお、ここで
は、ガードリングが２重になっている場合であるが、３
重以上の多重構造でもよい。こうすれば、層間膜の１枚
板の面積が減るため、層間膜の熱収縮量を減少させるこ
とができ、ガードリング近傍のコンタクトホールの変形
を抑制することができる。

【００３９】実施の形態２．図２は、この発明の実施の
形態２を示すもので、半導体チップの全体を上からみた
平面図である。図において、本番チップ内周辺回路部分
における特定回路毎に、その回路の外周を囲むように第
２のガードリングとしてのガードリング２〜６を設け
る。こうすれば、実施の形態１と同様の効果を期待でき
る。

【００４０】実施の形態３．図３は、この発明の実施の
形態３を示すもので、半導体チップの全体を上からみた
平面図である。図において、最小メモリセルブロックが
アレイされたメモリセルマット毎に、そのマットの外周
を囲むようにガードリング２〜５を設ける。こうすれ
ば、実施の形態１と同様の効果を期待できる。

【００４１】実施の形態４．図４は、この発明の実施の
形態４を示すもので、半導体チップの全体を上からみた
図である。図において、本番チップとダイシングライン
の境界部分に存在するガードリングを従来の溝構造では
なく、細切れ状の分割ガードリング構造とする。従来構
造では、図２３のように３層のコンタクトホール溝と３
層の配線をいずれも本番チップを囲むように壁状に形成
していたが、この分割ガードリングにおいては、特に変
形の起き易い工程のコンタクトホール溝を細切れ状にす
る。図９と図１０に、この分割ガードリング構造の断面
を示しており、図９は図４のＢ−Ｂ’断面、図１０は図
４のＣ−Ｃ’断面をそれぞれ示している。これらの断面
図を見れば明らかなように、この例では最も最下部のビ
ット線コンタクトホール工程で形成されるガードリング
溝のみを細切れ状にしているが、これによって、ビット
線となるメタル配線形成時のアニールによるコンタクト
ホール変形を完全に抑制することができる。

【００４２】実施の形態５．なお、上記実施の形態４で
は、最下部のコンタクトホール形成時に同時に形成され
るコンタクトホールのみを細切れ状にしたが、図２３の
高融点メタルプラグ３２ａやコンタクトホール３４ａを
細切れ状にしてもよいし、また、何層かを同時に細切れ
状にしてもよい。

【００４３】実施の形態６．図５は、この発明の実施の
形態６を示すもので、半導体チップの全体を上からみた
図である。図において、ダイシングラインと本番チップ
の境界部分のガードリング１と周辺回路部分のガードリ
ング１近傍のコンタクトホールとの間に、熱収縮の緩衝
用溝状ガードリング１Ａを形成する。この緩衝用溝状ガ
ードリング１Ａの縦構造は、従来構造のようにすべての
コンタクトホールと配線層を重ねても良いし、図９のよ
うにいくつかの溝状ガードリングを間引いてもよい。

【００４４】実施の形態７．図６は、この発明の実施の
形態７を示すもので、半導体チップの全体を上からみた
平面図と、その一部拡大図である。図において、図２５
のようなコンタクトホール３０ａの変形を抑制するため
に、あらかじめそのコンタクトホール３０を形成する層
間膜２０，２５（図２１）が大面積の一枚板にならない
ように、メモリセルアレイの最小ブロックを囲むように
例えば、キャパシタ下部電極ノードコンタクトホールを
形成すると同時にそのノードコンタクトホールから成る
溝を形成する。図１１のストレージノード（下部電極）
コンタクトホールダミーガードリング３７がその断面に
相当する。

【００４５】実施の形態８．上記実施の形態７と同様に
メモリセル最小ブロックを囲むようにコンタクトホール
溝を形成するが、その溝をキャパシタ下部電極を形成す
る時に同時に形成する。図１３のストレージノードコン
タクトホールダミーガードリング３８がその断面に相当
する。

【００４６】実施の形態９．上記実施の形態７と８同様
にメモリセル最小ブロックを囲むように溝を形成する
が、その溝がキャパシタ下部電極ノードコンタクトホー
ルとキャパシタ下部電極のスタック構造をしているも
の。図１２の２２ａと２３ａがそれに相当する。また、
この実施の形態７から９は、メモリセル最小ブロック端
のパターン崩れ（連続性が途切れるので、写真製版やエ
ッチング時にブロック端パターンはブロック中央パター
ンに比ベサイズや形が著しく異なることがある）を防止
するためのダミーパターンとしての効果も期待できるた
め、従来のダミーパターンに対して付加的に形成される
のではく、面積を余分に確保する必要がない。

【００４７】実施の形態１０．実施の形態７から９のキ
ャパシタ下部電極ノードコンタクトホールやキャパシタ
下部電極、さらにそれらを重ねた溝状ガードリングを、
上記実施の形態１の図１における多重ガードリング構造
における内側のガードリング２に適用する。そうすれ
ば、実施の形態７から９と同様に層間膜２０から２９で
構成される層間膜の一枚板の面積が小さくなり、コンタ
クトホール３０の変形を抑制することができる。

【００４８】実施の形態１１．上記実施の形態７から９
のガードリングを、上記実施の形態２の図２におけるガ
ードリング２から６に適用する。その効果は上記実施の
形態２の場合と同様である。

【００４９】実施の形態１２．上記実施の形態７から９
のガードリングを、上記実施の形態３の図３におけるガ
ードリング２から５に適用する。その効果は上記実施の
形態１０と同様である。

【００５０】実施の形態１３．上記実施の形態１から実
施の形態４（図１から図４）に関して、例えば上記実施
の形態１の図１を参照して、ガードリング２で隔てられ
た第１の周辺回路と第２の周辺回路の領域に関して、各
々の領域の電気的な導通を可能にするために、ガードリ
ング２は従来のガードリング構造のように全てのコンタ
クトホール溝とその上の配線を重ねるのではなく、図８
のようにいくつかのコンタクトホール溝と配線を間引い
た構造とする。

【００５１】実施の形態１４．図１４は、図４の分割ガ
ードリングのＥ−Ｅ’断面、すなわち、ガードリング水
平方向の断面を示す。図において、１０４は不純物領
域、１０５は層間膜、１０６は分割ガードリング溝（メ
タル配線が充填される）、１０７はメタル配線ガードリ
ング、１０８は分割ガードリング溝、１０９は層間膜、
１１０はメタル配線ガードリング、１１１は分割ガード
リング溝、１１２は層間膜、１１３はメタル配線ガード
リングである。

【００５２】このように、コンタクトホール形成と同時
に形成されるガードリング溝のみを分割し、その直上の
配線層ガードリングは、本番チップ外周を囲むような連
続構造とし、さらに上層の分割ガードリング溝と下層の
分割ガードリング溝が縦方向に重ならず、互い違いに配
置されることを特徴とする構造である。従来、微細なコ
ンタクトホールとガードリング溝を同一プロセスで形成
した場合、写真製版やエッチング特性によって、どうし
てもガードリング溝の幅が広くなってしまい、後工程の
メタル配線で完全に充填されないという問題が発生す
る。

【００５３】このような場合、コンタクトホールを重ね
ると、上層のガードリング溝状コンタクトホールの形状
が悪化し、ひいては上層の配線ガードリングのカバレッ
ジが劣化し、上層の配線ガードリングが剥がれるといっ
た問題が起きる。しかし、図１４のような上下のガード
リング溝どうしを互い違いに配置することで、そういっ
た問題は完全に改善することができる。

【００５４】実施の形態１５．上記実施の形態１から４
のガードリング配線は、フローティングではなく、決ま
った電位に固定してもよい。こうすれば、ノイズによる
ガードリング電位の変動の影響で近傍配線の電位がふら
つくことがない。

【００５５】

【発明の効果】以上説明したように、請求項１の発明に
よれば、複数のメモリセルアレイ、周辺回路およびガー
ドリング部分を含む本番チップを有する半導体装置にお
いて、上記本番チップとダイシングラインの境界部分に
形成された第１のガードリングと、該第１のガードリン
グの内側に設けられた第２のガードリングとを備えたの
で、層間膜の１枚板の面積が減り、層間膜の熱収縮量を
減少させることができ、ガードリング近傍のコンタクト
ホールの変形を抑制して、品質の向上、信頼性の向上を
図ることができるという効果がある。

【００５６】また、請求項２の発明によれば、上記周辺
回路の特定回路毎に、その周りに上記第２のガードリン
グを配置したので、層間膜の１枚板の面積が減り、層間
膜の熱収縮量を減少させることができ、ガードリング近
傍のコンタクトホールの変形を抑制して、品質の向上、
信頼性の向上を図ることができるという効果がある。

【００５７】また、請求項３の発明によれば、上記メモ
リセルアレイのメモリセルマット毎に、その周りに上記
第２のガードリングを配置したので、層間膜の１枚板の
面積が減り、層間膜の熱収縮量を減少させることがで
き、ガードリング近傍のコンタクトホールの変形を抑制
して、品質の向上、信頼性の向上を図ることができると
いう効果がある。

【００５８】また、請求項４の発明によれば、上記第１
のガードリングを細切れ状に配置したので、ビット線と
なるメタル配線形成時のアニールによるコンタクトホー
ル変形を完全に抑制することができるという効果があ
る。

【００５９】また、請求項５の発明によれば、上記細切
れ状の第１のガードリングは、少なくとも１層であるの
で、ビット線となるメタル配線形成時のアニールによる
コンタクトホール変形を完全に抑制することができると
いう効果がある。

【００６０】また、請求項６の発明によれば、上記細切
れ状の第１のガードリングは、特に変形の起き易いコン
タクトホール工程で形成されるガードリングのみが細切
れ状にされるので、ビット線となるメタル配線形成時の
アニールによるコンタクトホール変形を完全に抑制する
ことができるという効果がある。

【００６１】また、請求項７の発明によれば、上記第１
のガードリングと上記周辺回路部分の上記第１のガード
リング近傍のコンタクトホールとの間に、緩衝用溝状ガ
ードリングを設けたので、層間膜の熱収縮量を効果的に
減少させて、ガードリング近傍のコンタクトホールの変
形の抑制に寄与できるという効果がある。

【００６２】また、請求項８の発明によれば、上記メモ
リセルアレイの最小セルブロックの周りにストレージノ
ードコンタクトホールダミーガードリングおよびストレ
ージノードダミーガードリングの少なくとも一方を設け
たので、ガードリング近傍のコンタクトホールの変形を
効果的に抑制できるという効果がある。

【００６３】また、請求項９の発明によれば、上記第２
のガードリングの周りにストレージノードコンタクトホ
ールダミーガードリングおよびストレージノードダミー
ガードリングの少なくとも一方を設けたので、ガードリ
ング近傍のコンタクトホールの変形を効果的に抑制でき
るという効果がある。

【００６４】また、請求項１０の発明によれば、上記第
２のガードリングは溝状コンタクトホールとその上の配
線を間引いた構造としたので、ガードリング近傍のコン
タクトホールの変形の抑制と共に装置の小型化にも寄与
できるという効果がある。

【００６５】また、請求項１１の発明によれば、上記第
１のガードリングの層が複数の場合には、上下のガード
リング同士を互い違いに配置したので、上層のガードリ
ング溝状コンタクトホールの形状が悪化し、上層の配線
ガードリングのカバレッジが劣化し、上層の配線ガード
リングが剥がれるといった問題が解消されるという効果
がある。

【００６６】また、請求項１２の発明によれば、上記第
１および第２のガードリングの配線は、所定の電位に設
定されているので、ノイズによるガードリング電位の変
動の影響で近傍配線の電位がふらつくことがなくなると
いう効果がある。

【００６７】さらに、請求項１３の発明によれば、上記
第１および第２のガードリングは、２重以上の多重構造
であるので、ガードリング近傍のコンタクトホールの変
形をより効果的に抑制して、品質の向上、信頼性の向上
に寄与できるという効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１を概略的に示す平面
図である。

【図２】この発明の実施の形態２を概略的に示す平面
図である。

【図３】この発明の実施の形態３を概略的に示す平面
図である。

【図４】この発明の実施の形態４を概略的に示す平面
図である。

【図５】この発明に実施の形態６を示す構成図であ
る。

【図６】この発明の実施の形態７を概略的に示す平面
図およびその一部拡大図である。

【図７】この発明の実施の形態１による２重ガードリ
ング構造を示す断面図である。

【図８】この発明の実施の形態１２，１３による２重
ガードリング構造を示す断面図である。

【図９】この発明の実施の形態４，６による分割ガー
ドリング構造を示す断面図である。

【図１０】この発明の実施の形態４による分割ガード
リング構造を示す断面図である。

【図１１】この発明の実施の形態７を示すメモリセル
最小アレイブロック外周方向ダミーガードリングの断面
図である。

【図１２】この発明の実施の形態９を示すメモリセル
最小アレイブロック外周方向ダミーガードリングの断面
図である。

【図１３】この発明の実施の形態８を示すメモリセル
最小アレイブロック外周方向ダミーガードリングの断面
図である。

【図１４】この発明の実施の形態１４を示す分割ガー
ドリングの水平方向断面図である。

【図１５】従来の半導体装置を概略的に示す平面図で
ある。

【図１６】従来の半導体装置におけるＤＲＡＭメモリ
セル、周辺回路、ガードリングを示す断面図である。

【図１７】従来の半導体装置におけるＤＲＡＭメモリ
セル、周辺回路、ガードリングを示す断面図である。

【図１８】従来の半導体装置におけるＤＲＡＭメモリ
セル、周辺回路、ガードリングを示す断面図である。

【図１９】従来の半導体装置におけるＤＲＡＭメモリ
セル、周辺回路、ガードリングを示す断面図である。

【図２０】従来の半導体装置におけるＤＲＡＭメモリ
セル、周辺回路、ガードリングを示す断面図である。

【図２１】従来の半導体装置におけるＤＲＡＭメモリ
セル、周辺回路、ガードリングを示す断面図である。

【図２２】従来の半導体装置におけるＤＲＡＭメモリ
セル、周辺回路、ガードリングを示す断面図である。

【図２３】従来の半導体装置におけるＤＲＡＭメモリ
セル、周辺回路、ガードリングを示す断面図である。

【図２４】従来の半導体装置におけるコンタクトホー
ル変形の説明に供するための模式図である。

【図２５】従来の半導体装置におけるコンタクトホー
ル変形の説明に供するための模式図である。

【符号の説明】

１〜６ガードリング、１Ａ緩衝用溝状ガードリ
ング、１１ａ，１１ｂ層間絶縁膜、１２ａ，
１３ポリシリコンパッド、１４ａ，１４ｂ層間
絶縁膜、１５ａ，１５ｂコンタクトホール、
１８ａ，１８ｂ，１８ｃ配線層、１９ａ，１９
ｂ，１９ｃ配線層。

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルアレイ、周辺回路およ
びガードリング部分を含む本番チップを有する半導体装
置において、上記本番チップとダイシングラインの境界部分に形成さ
れた第１のガードリングと、該第１のガードリングの内側に設けられた第２のガード
リングとを備えたことを特徴とする半導体装置。
【請求項２】上記周辺回路の特定回路毎に、その周り
に上記第２のガードリングを配置したことを特徴とする
請求項１記載の半導体装置。
【請求項３】上記メモリセルアレイのメモリセルマッ
ト毎に、その周りに上記第２のガードリングを配置した
ことを特徴とする請求項１記載の半導体装置。
【請求項４】上記第１のガードリングを細切れ状に配
置したことを特徴とする請求項１〜３のいずれかに記載
の半導体装置。
【請求項５】上記細切れ状の第１のガードリングは、
少なくとも１層であることを特徴とする請求項４記載の
半導体装置。
【請求項６】上記細切れ状の第１のガードリングは、
特に変形の起き易いコンタクトホール工程で形成される
ガードリングのみが細切れ状にされることを特徴とする
請求項４または５記載の半導体装置。
【請求項７】上記第１のガードリングと上記周辺回路
部分の上記第１のガードリング近傍のコンタクトホール
との間に、緩衝用溝状ガードリングを設けたことを特徴
とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】上記メモリセルアレイの最小セルブロッ
クの周りにストレージノードコンタクトホールダミーガ
ードリングおよびストレージノードダミーガードリング
の少なくとも一方を設けたことを特徴とする請求項１〜
７のいずれかに記載の半導体装置。
【請求項９】上記第２のガードリングの周りにストレ
ージノードコンタクトホールダミーガードリングおよび
ストレージノードダミーガードリングの少なくとも一方
を設けたことを特徴とする請求項１〜８のいずれかに記
載の半導体装置。
【請求項１０】上記第２のガードリングは溝状コンタ
クトホールとその上の配線を間引いた構造としたことを
特徴とする請求項１〜９のいずれかに記載の半導体装
置。
【請求項１１】上記第１のガードリングの層が複数の
場合には、上下のガードリング同士を互い違いに配置し
たことを特徴とする請求項５記載の半導体装置。
【請求項１２】上記第１および第２のガードリングの
配線は、所定の電位に設定されていることを特徴とする
請求項１〜１１のいずれかに記載の半導体装置。
【請求項１３】上記第１および第２のガードリング
は、２重以上の多重構造であることを特徴とする請求項
１〜１２のいずれかに記載の半導体装置。