JP4543383B2

JP4543383B2 - 半導体記憶装置

Info

Publication number: JP4543383B2
Application number: JP2005039217A
Authority: JP
Inventors: 芳宏高石
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2005-02-16
Filing date: 2005-02-16
Publication date: 2010-09-15
Anticipated expiration: 2025-02-16
Also published as: US7538377B2; CN100533741C; JP2006228882A; CN1822369A; US20060180846A1

Description

本発明は、半導体記憶装置に係り、セルコンタクトパッドを備えた半導体記憶装置に関する。

半導体記憶装置は大容量化が進み、ダイナミックランダムアクセス（Dynamic Random Access Memory以下、ＤＲＡＭと略記する。）においては１ＧビットＤＲＡＭが実用化されている。大容量半導体記憶装置に使用される素子寸法は微細化され、とくにメモリセルの微細化に伴い、ＤＲＡＭのワード線の間隔も小さくなり、ワード線間を埋め込む層間膜の形成も困難になってきている。またトランジスタの高性能化のために、熱処理の低減が必要となり、層間膜の形成にも更なる低温化は必須になり、低温で被覆性の良い層間絶縁膜の形成が困難となり、ワード線間を埋め込むのが、さらに困難になっている。

従来例１として、これらの埋め込み不良が発生したときの問題点を、図７を参照して説明する。図７（Ａ）に示すように、シリコン基板５１中に素子分離領域５２を形成し、ゲート絶縁膜５３、ゲート下部電極５４、ゲート上部電極５５、マスク窒化膜５６からなるゲート電極膜が成膜され、ゲート電極としてパターニングされる。さらにゲート電極の回りは、セルコンタクトホール形成のためのサイドウォール絶縁膜５７が形成されている。このときメモリセルのゲート電極７と周辺回路のゲート電極１３は同時に形成される。次に層間絶縁膜５８が形成されるが、ゲート間隔が狭い場合は、埋め込み不良が発生し、ボイド５９が発生する。次に図７（Ｂ）に示すように、通常のフォトリソグラフィ工程を用いてセル部にコンタクトホールのレジストパターンを形成し、このレジストパターンをマスクとして、窒化膜とはエッチング選択比のある自己整合的なエッチング条件を用いて、セル内のコンタクトホール６０を形成する。

次に、図７（Ｃ）に示すように、コンタクトホール内にポリシリコンを埋め込み、コンタクトプラグ６１を形成する。このとき、ボイド５９があった場合、このボイド中もポリシリコンが成長してしまい、図７（Ｃ）に示すような、ワード線に垂直方向は問題ないが、図７（Ｄ）に示すように、ワード線に平行方向においてはコンタクトプラグ間にボイドがあるため、そのボイド部分にポリシリコン６２が入り込みポリシリコンプラグ間をショートさせてしまう。

これらの対策として本願発明者は先願として特許文献１（特開平１１−３４０４３６）及び特許文献２（特願２０００−０９１５３０）を出願している。これらの特許文献には、セルコンタクトの構造として、セルコンタクトをコンタクトホールで形成するのではなく、導電体の残しパターンで形成するセルコンタクトパッドプロセスが記載されている。以下、従来例２としてセルコンタクトパッド（以下セルコンパッドと略する）方式を説明する。

図８および図９に示すセルコンパッド方式は、シリコン基板５１中に素子分離領域５２を形成し、ゲート絶縁膜５３、ゲート下部電極５４、ゲート上部電極５５、マスク窒化膜５６からなるゲート電極膜が成膜されている。メモリセルのセルゲート電極７がパターニングされ、ゲート電極の回りは、セルコンタクトホール形成のためのサイドウォール絶縁膜５７が形成されている。その後、ポリシリコンを成膜し、ポリシリコンをパターニングし、セルコンパッド１０を形成する。この後、層間絶縁膜１１を形成し、層間絶縁膜１１とマスク窒化膜５６をパターニングしてさらに、周辺部のゲート電極１３をパターニングする。セルコンパッド１０を形成した後の層間絶縁膜１１を形成するため、ゲート電極７間の層間絶縁膜１１にボイド２２があっても、セルコンパッド１０同士が電気的にショートすることはない。

しかしながら、これらのセルコンパッド方式においても下記の問題点が本願発明者の知見として見出された。図９（Ｂ）は図８のＹ−Ｙ´線の断面図を示すものであるが、セルゲート電極７間の層間絶縁膜１１に埋め込み不良があると、外周にボイド３１がセルゲート電極７に沿って発生する。周辺ゲート電極１３を形成している間および周辺ゲート上の層間絶縁膜を形成している間、最外周のセルコンパッド３０がウエット液・ガスなどにさらされる。また、図８に示すような、セルゲート電極間およびセルコンパッド間を介した進入パス３２より、更なる奥のセルコンパッド１０まで、ガス等が侵入する可能性がある。進入したガス・水分等は、電極を腐食し、拡散層とコンタクトの接触部を高抵抗化するという問題点が見出された。

また、メモリセルの微細化については、その他の特許文献があり、例えば特許文献３にはメモリセルの外周にダミーのパッドコンタクトを設け、ビット線とワード線との短絡を防止する技術が示されている。しかし、いずれの特許文献にも、本願発明者が見出した上記問題点についての認識がなく、解決手段も示されていない。

特開平１１−３４０４３６号公報特開２０００−０９１５３０号公報特開２００１−１１８９９８号公報

上記したように、メモリセルを形成するセルフコンタクトパッド方式においては、周辺回路のゲート電極のパターニング等の工程で、メモリセルの最外周のセルコンパッド３０がウエット液・ガスなどにさらされる。セルゲート電極間およびセルコンパッド間を介した進入パス３２により、更なる奥のセルコンパッド１０まで、ガス等が侵入する。進入したガス・水分等は、電極を腐食し、拡散層とコンタクトの接触部を高抵抗化するという問題点がある。しかしこれらの問題点に対しては、特許文献にはその問題認識がなく、解決法についても記載されていない。

本発明の課題は、上記問題点に鑑み、セルコンタクトパッドプロセスにおいて、ワード線に交差するダミーのセルコンパッドを設け、ワード線間が層間絶縁膜により完全に埋め込まれなくても、信頼性の高いセルコンタクトパッドを形成することで、微細化された、信頼性の高い半導体記憶装置を提供することにある。

本願の半導体装置は、シリコン基板と、前記シリコン基板上に設けられる素子分離領域と前記素子分離領域で囲まれ規則的に配設される複数のアクティブ領域とを有するメモリセルアレイ領域と、前記複数のアクティブ領域に跨り、前記メモリセルアレイ領域の外側の素子分離領域まで第１の方向に延在しワード線となる複数のセルゲート電極と、前記アクティブ領域上において隣接する前記ワード線の間に各々設けられ、ビット線もしくは容量下部電極に接続される複数のセルコンタクトパッドと、前記メモリセルアレイ領域の外側の素子分離領域において、前記複数のワード線に跨り前記複数のワード線間のギャップを埋めこむように連続した線状パターンとして前記第１の方向に交差する第２方向に延在するダミーのセルコンタクトパッドと、を備えることを特徴とする。

本発明の半導体記憶装置はセルコンタクトパッドを備え、メモリセルアレイの外周部には、セルゲート電極と交差した連続パターンを有するエッチッグ液、ガスの侵入を防止する手段を備えている。これらの構成によりメモリセルのセルコンタクトパッドの腐食、高抵抗化を防止する効果が得られる。また、メモリセルアレイの外周部に、レイアウトすることで微細化に最適な、高信頼性の半導体記憶装置が得られる効果がある。

本発明について、図面を参照して以下詳細に説明する。

実施例１として、図１〜図４を用いて説明する。図１に平面図を示し、図２（Ａ）〜図４（Ｈ）にＸ−Ｘ´線の断面図を、図４（Ｉ）にＹ−Ｙ´線の断面図を示す。

図１にはメモリセルアレイ端部の平面図であり、本願に関係あるパターンのみを示す。ワード線となるセルゲート電極７が図の上下方向に配線され、セルゲート電極７の間には斜め水平方向にセルコンパッド１０が配置されている。セルコンパッド１０は、連続したアクティブ領域１５内に形成される３個がセットとなる。３個のうち、中央のセルコンパッドがビット線となり、セルゲートを介して容量の下部電極となるセルコンパッドがその左右に配置されている。３個のセルコンパッド１０の連続したアクティブ領域１５に１つのビット線に接続された２つのメモリセルが形成されることになる。

セルゲート電極７の端部にはダミーのセルコンパッド１４が配置されている。ダミーのセルコンパッド１４は、メモリセルに用いられるセルコンパッド１０の形状とは異なり、メモリセルアレイ端に、セルゲート電極７のほぼ垂直方向に、セルゲート電極７と交差し、連続した直線パターンとして形成される。ダミーのセルコンパッド１４は、素子分離領域２の上に形成されている。さらに、その外側には、ダミーのセルゲート電極、周辺回路に使用される周辺のゲート電極１３が示されている。

図２（Ａ）に示すようにはじめにシリコン基板１内に素子分離領域２を形成し、ゲート酸化膜３形成後、ゲート下部電極４としてポリシリコンを７０ｎｍ、ゲート上部電極５としてＷ／ＷＮを１００ｎｍそれぞれシリコン基板上に堆積する。次にゲートエッチング時にエッチングマスクとなり、後で形成するセルコンパッド１０とセルゲート電極７とを絶縁するためのマスク窒化膜６をゲート上部電極５上に２００ｎｍ程度全面に堆積する。次に図２（Ｂ）に示すように、通常のフォトリソグラフィ工程を用いてセルゲート部のレジストパターンを形成する。このときのレジストパターンは、ほぼセル部のみであり。このレジストパターンをマスクにマスク窒化膜６をエッチングする。次にマスク窒化膜６をマスクに、ゲート上部電極５およびゲート下部電極４をエッチングする。これにより、セル部のセルゲート電極７が形成できる。

次に図２（Ｃ）に示すように、セルゲート電極７の側壁に、後で形成するセルコンパッドを電気的絶縁するためのサイドウォール絶縁膜８を形成する。次に図３（Ｄ）に示すように、セルコンパッドになるポリシリコン９を全面成長する。次に図３（Ｅ）に示すように、通常のフォトリソグラフィ工程を用いてセルコンパッドのレジストパターンを形成し、このレジストパターンをマスクに、ポリシリコンをエッチングし、セルコンパッド１０を形成する。次に図３（Ｆ）に示すように、セルコンパッド１０上の層間絶縁膜になり、かつ、周辺のゲート電極加工時のエッチングマスクになる、層間絶縁膜１１を形成する。

次に図４（Ｇ）に示すように、通常のフォトリソグラフィ工程を用いて周辺のゲート電極となるレジストパターンを形成する。このときのパターンは、ほぼセル部以外のところであり、セル部はレジストで全面を覆っている。このレジストパターンをマスクに層間絶縁膜１１およびマスク窒化膜６をエッチングし、ゲート電極を形成するマスク絶縁膜１２を形成する。次に図４（Ｈ）に示すように、マスク絶縁膜１２をマスクに、ゲート上部電極５およびゲート下部電極４をエッチングして、周辺のゲート電極１３を形成する。このときのゲート並行方向のＹ―Ｙ´断面図が図４（Ｉ）である。図１に示す、ワード線端部に配置されたダミーのセルコンパッド１４は、図４（Ｉ）に示す位置に配置される。

ダミーのセルコンパッド１４はセルゲート電極７と交差した連続パターンで形成されている。図４（Ｉ）に示すように、セルワード線に平行方向は、セル内のセルコンパッド１０の間の層間絶縁膜１１に埋め込み不良の可能性があるが、最外周に連続したダミーのセルコンパッド１４があるため、外部からの水分・ガス等の浸入が防げる。また外部からの水分・ガス等の浸入がある場合でもダミーのセルコンパッド１４が防波堤となり、それ以上の侵入を防げる。このため、層間絶縁膜に埋め込み不良が発生した場合にも、セルコンタクトの信頼性が確保できる。したがってダミーのセルコンパッド１４は、マスク絶縁膜及び周辺ゲート電極をパターニングする場合のエッチング液、ガスの侵入を防止する手段となる。

本実施例においては、セルゲート電極の最外周に、セルゲート電極の垂直方向に連続したダミーのセルコンパッド１４を設け、層間絶縁膜に埋め込み不良が発生した場合にも、外部からの水分・ガス等の浸入が防げることから、外部からの水分・ガス等の浸入による電極の腐食、拡散層とコンタクトの接触部の高抵抗化が防止でき、微細化された、高信頼性の半導体記憶装置が得られる。

実施例２として、図５、図６を用いて説明する。図５に平面図、図６にＹ−Ｙ´線における断面図を示す。本実施例においては、実施例１のダミーのセルコンパッド１４の形状が異なるのみであり、他の構成要素は実施例１と同様である。本実施例のダミーのセルコンパッド１４の形状は、最外周のメモリセルパターンに沿って、ほぼ一定の間隔を保つように、セルゲート電極と交差する、のこぎり状の連続したパターンとして構成される。

図５の平面図において、ダミーのセルコンパッド１４は、必ず最外周のセルパターンよりも外側に配置することにより、層間絶縁膜１１の埋め込み不良が発生しても、デバイスの信頼性を確保できる。図６の断面図において、最外周のセルコンパッド３０とダミーのセルコンパッド１４の間および、ダミーのセルコンパッド１４の外側にはボイドが発生する。しかしダミーのセルコンパッド１４が周辺に発生したボイド３１を分断することで、外部からの水分・ガス等の浸入が防げる。最外周のセルコンパッド３０及び内部のセルコンパッド１０への外部からの水分・ガス等の浸入はなくなる。外部からの水分・ガス等の浸入が防げることから、セルコンパッドの信頼性は確保できる。

本実施例においては、最外周のメモリセルパターンに沿って、ほぼ一定の間隔を保つように、セルゲート電極と交差する、のこぎり状の連続したパターンのダミーのセルコンパッド１４を設け、層間絶縁膜に埋め込み不良が発生した場合にも、外部からの水分・ガス等の浸入が防げることから、外部からの水分・ガス等の浸入による電極の腐食、拡散層とコンタクトの接触部の高抵抗化が防止でき、微細化された、高信頼性の半導体記憶装置が得られる。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明における実施例１の平面図である。本発明における実施例１の断面図（Ａ〜Ｃ）である。本発明における実施例１の断面図（Ｄ〜Ｆ）である。本発明における実施例１の断面図（Ｇ〜Ｉ）である。本発明における実施例２の平面図である。本発明における実施例２の断面図である。従来例１における断面図である。従来例２における平面図である。従来例２における断面図である。

符号の説明

１，５１シリコン基板
２，５２素子分離領域
３，５３ゲート酸化膜
４，５４ゲート下部電極
５，５５ゲート上部電極
６，５６マスク窒化膜
７セルゲート電極
８，５７サイドウォール絶縁膜
９ポリシリコン
１０セルコンパッド
１１，５８層間絶縁膜
１２マスク絶縁膜
１３周辺ゲート電極
１４ダミーのセルコンパッド
１５アクティブ領域
２２，３１，５９ボイド
３０最外周のセルコンパッド
３２侵入パス
６０コンタクトホール
６１コンタクトプラグ
６２ボイド部のポリシリコン

Claims

シリコン基板と、
前記シリコン基板上に設けられる素子分離領域と前記素子分離領域で囲まれ規則的に配設される複数のアクティブ領域とを有するメモリセルアレイ領域と、
前記複数のアクティブ領域に跨り、前記メモリセルアレイ領域の外側の素子分離領域まで第１の方向に延在しワード線となる複数のセルゲート電極と、
前記アクティブ領域上において隣接する前記ワード線の間に各々設けられ、ビット線もしくは容量下部電極に接続される複数のセルコンタクトパッドと、
前記メモリセルアレイ領域の外側の素子分離領域において、前記複数のワード線に跨り前記複数のワード線間のギャップを埋めこむように連続した線状パターンとして前記第１の方向に交差する第２方向に延在するダミーのセルコンタクトパッドと、を備えることを特徴とする半導体記憶装置。
前記メモリセルアレイ領域の前記第２の方向における外側の素子分離領域には、端部に位置する前記セルゲート電極に隣接して前記第１の方向に延在するダミーのセルゲート電極が設けられていることを特徴とする請求項１に記載の半導体記憶装置。
前記ダミーのセルコンタクトパッドの端部は、前記ダミーのセルゲート電極に重なりを有することを特徴とする請求項２に記載の半導体記憶装置。
前記ダミーのセルコンタクトパッドは、直線状の連続したパターンであることを特徴とする請求項１に記載の半導体記憶装置。
前記ダミーのセルコンタクトパッドは、のこぎり状の連続したパターンであることを特徴とする請求項１に記載の半導体記憶装置。
前記ダミーのセルコンタクトパッドは、前記セルコンタクトパッドと同一材料で構成されることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
前記ダミーのセルコンタクトパッドは、前記セルコンタクトパッドと実質的に同じ高さを有することを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。