JP2013229426A - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents
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Abstract
【解決手段】非メモリアレー領域4およびメモリアレー領域3を有する半導体集積回路装置2に於いて、メモリアレー領域3内で低誘電率層間絶縁膜を有する下層埋め込みメタル配線層に亘ってメモリキャパシタ形成されたものである。更に、少なくとも低誘電率層間絶縁膜を有する下層埋め込みメタル配線層に、メモリアレー領域を囲むようにメモリ周辺メタルシールリング6が設けられている。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)第1の主面および第2の主面を有する半導体基板;
(b)前記第1の主面上に設けられたメモリアレー領域および非メモリアレー領域;
(c)前記第1の主面上に設けられた第1層埋め込みメタル配線層から第N層埋め込みメタル配線層;
(d)前記第1層埋め込みメタル配線層から前記第N層埋め込みメタル配線層の少なくとも一つに設けられた低誘電率層間絶縁膜;
(e)少なくとも前記第1層埋め込みメタル配線層から前記第N層埋め込みメタル配線層に亘って設けられた複数のメモリキャパシタ;
(f)前記メモリアレー領域と前記非メモリアレー領域の間であって、前記メモリアレー領域を囲むように、前記低誘電率層間絶縁膜を有する埋め込みメタル配線層に亘って設けられたメモリ周辺メタルシールリング。
(a)第1の主面および第2の主面を有する半導体基板であって、
前記第1の主面上に設けられたメモリアレー領域および非メモリアレー領域と、
前記第1の主面上に設けられた第1層埋め込みメタル配線層から第N層埋め込みメタル配線層と、
前記第1層埋め込みメタル配線層から前記第N層埋め込みメタル配線層の少なくとも一つに設けられた低誘電率層間絶縁膜と、
前記メモリアレー領域と前記非メモリアレー領域の間であって、前記メモリアレー領域を囲むように、前記低誘電率層間絶縁膜を有する埋め込みメタル配線層に亘って設けられたメモリ周辺メタルシールリングとを有する半導体基板を準備する工程、
(b)前記(a)工程のあと、前記メモリアレー領域に、少なくとも前記第1層埋め込みメタル配線層から前記第N層埋め込みメタル配線層に亘って、複数のメモリキャパシタを形成する工程。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
以下の例では、主に折り返しビット線(Folded Bitline)構造のDRAMレイアウトを例に取り具体的に説明するが、オープンビット線(Open Bitline)構造のDRAMレイアウトでも良いことは言うまでもない。また、以下の例では、いわゆる最密充填折り返しビット線レイアウト(Closed Packed Folded Bitline Layout)を例に取り具体的に説明するが、いわゆるハーフピッチ折り返しビット線レイアウト(Half Pitch Folded Bitline Layout)でも良いことは言うまでもない。
このセクションで説明する製造プロセスは、セクション1で説明したデバイス構造に対応する一例であり、種々変更可能であることは言うまでもない。また、この製造プロセスは、基本的に、セクション3および4の構造にも、ほぼそのまま適用できるので、それらに対する製造プロセスは、原則として、繰り返し説明しない。
このセクションで説明する例は、セクション1で説明したデバイス構造における半導体基板内不純物領域構造およびメモリ周辺メタルシールリング5の電位関係に関する変形例(主に、図8および図9に関する)であり、基本構造は、セクション1で説明したものと変わるところがないので、以下では、原則として異なる部分のみを説明する(以上は、変形例2についても同じである)。なお、製造方法に関しては、セクション2で説明したところをほぼそのまま適用できるので、以下の変形例1,2の説明に於いては、これらを繰り返さない。
このセクションでは、主に、メモリ周辺メタルシールリング5が、メモリアレーP型ウエル領域WPCと独立のメモリ周辺P型ウエル領域WPPに接地されており、メモリアレーP型ウエル領域WPCとメモリ周辺P型ウエル領域WPPは、同一のディープN型ウエル領域DWN内に形成されている例を示す。しかし、以下の例は、それに限定されるものではなく、メモリアレーP型ウエル領域WPCが設けられたディープN型ウエル領域DWNと別のディープN型ウエル領域等に設けても良い。また、P型基板等に直接(たとえば、シールドリングP型ウエルコンタクト領域CPSに対応する不純物領域を介して)、接地するようにしてもよい。
図27は本願の一実施の形態の半導体集積回路装置のアウトラインを説明するための模式チップ上面図である。これに基づいて、前記実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察を行う。
本願における各実施の形態(変形例を含む)は、配線層にLow−k絶縁膜を有し、DRAMメモリアレー領域3cを含むデバイス(半導体チップ2)を主要な対象とするものである。そこにおいて、メモリ容量形成時に有害なプロセス部材成分が、比較的緻密でない(非Low−k絶縁膜と比較して)Low−k絶縁膜を介して、非メモリアレー領域4に悪影響を及ぼさないように対策を講じたものである。すなわち、図27に示すように、少なくとも、問題となるLow−k絶縁膜を有する配線層に、平面的にメモリアレー領域3cを囲むように、チップ周辺メタルシールリング6と類似の構造のメモリ周辺メタルシールリング5を配置したところに特徴がある。
当初のCOB構造においては、メモリ容量Cはプリメタル領域PMの階層内に内包されていたので、キャパシタ形成プロセスとLow−k層間絶縁膜との干渉効果は問題とならなかった。しかし、配線層侵入型メモリキャパシタを採用すると、メモリ容量Cがプリメタル領域PMからメタル配線領域(特に下層から中層)に亘って存在することになる。しかし、この下層から中層の配線層(階層)は、特にLow−k層間絶縁膜が多用される部分であり、キャパシタ形成プロセスとLow−k層間絶縁膜との干渉効果を防止する対策が重要となる。なお、上層配線は電源幹配線、接地幹配線、グローバル信号配線等のため、メモリキャパシタCが上層配線の階層まで侵入することは、比較的稀と考えられる。従って、9層程度の多層埋め込み配線を例にとり考察すると、侵入階層の上端は、通常、第2層埋め込みメタル配線M2から、せいぜい第N層埋め込みメタル配線層(N=6)程度と考えられる。なお、9層程度の多層埋め込み配線の場合、一般に、上層配線、たとえば、第7層埋め込みメタル配線層から第9層埋め込みメタル配線層等の層間絶縁膜は、非Low−k膜が使用される場合は多いので、仮に、この部分までメモリ容量が侵入した場合も、この階層までメモリ周辺メタルシールリング5を延在させるメリットは比較的少ないと考えられる。もちろん、延在させても良い。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a ウエハ又はチップの表面(第1の主面)
1b ウエハ又はチップの裏面(第2の主面)
1s 半導体基板部(P型単結晶シリコン基板部)
2 半導体チップまたはチップ領域
3 メモリ領域
3c メモリアレー領域
3p メモリ周辺領域
4 非メモリアレー領域
4g 非メモリ領域
5 メモリ周辺メタルシールリング
6 チップ周辺メタルシールリング
7 STI領域(素子分離領域)
8 ゲート絶縁膜
9 ゲート電極
11 サイドウォール
12 ビット線コンタクトWプラグ
14,14a,14b 容量コンタクトWプラグ
15g,15p,15s バイパスコンタクトWプラグ
15ss 円柱状Wプラグ
15sp 面状Wプラグ
16 電極パッド
17 パッド下Wプラグ
18 パッド下層間絶縁膜
19 ファイナルパッシベーション膜
21 第1層埋め込みメタル配線
21p 面状第1層埋め込みメタル配線
22 第2層埋め込みメタル配線(ビアを含む)
22p 面状第2層埋め込みメタル配線(ビアを含む)
23 第3層埋め込みメタル配線(ビアを含む)
23p 面状第3層埋め込みメタル配線(ビアを含む)
23pp プレート接続面状第3層埋め込みメタル配線(ビアを含む)
24 第4層埋め込みメタル配線(ビアを含む)
25 最上層埋め込みメタル配線(ビアを含む)
26a,26b,26c プリメタル主絶縁膜
27a,27b プリメタル補助絶縁膜
28a,28b,28c,28d 絶縁性拡散バリア膜
29a 非多孔質Low−k主層間絶縁膜
29b、29c 多孔質Low−k主層間絶縁膜
29d 非Low−k主層間絶縁膜
31 非Low−k最上層主層間絶縁膜
32 容量下部電極
33 容量絶縁膜
34 容量上部電極
35 容量プレート
36 CMP犠牲膜
37 プレート収容リセス形成用レジスト膜
38 プレート収容リセス
39 キャパシタホール(容量シリンダ)
41 下地保護膜
42 キャパシタ上平坦化用非Low−k酸化シリコン膜
AC メモリアレー内アクティブ領域
AP パッドメタル配線層
BL,BL1,BL2,BL3,BL4 ビットライン
C、C1、C2,C3,C4,C5,C6,C7,C8 メモリキャパシタ
CNG 非メモリN型ウエルコンタクト領域
CNP メモリ周辺N型ウエルコンタクト領域
CPC メモリアレーP型ウエルコンタクト領域
CPG 非メモリP型ウエルコンタクト領域
CPP メモリ周辺P型ウエルコンタクト領域
CPS シールドリングP型ウエルコンタクト領域
DWN ディープN型ウエル領域
M 多層埋め込みメタル配線層
M1 第1層埋め込みメタル配線層
M2 第2層埋め込みメタル配線層
M3 第3層埋め込みメタル配線層
M4 第4層埋め込みメタル配線層
MU 最上層埋め込みメタル配線層
P1 プリメタル領域下部
P2 プリメタル領域中間部
P3 プリメタル領域上部
PM プリメタル領域
Q1,Q2,Q3、Q4、Q5,Q6,Q7,Q8 N型MISFET(アクセストランジスタ)
Qc メモリアレー領域のMISFET
Qg 非メモリ領域のMISFET
Qp メモリ周辺領域のMISFET
R1 メモリ領域コーナ部周辺切り出し領域
R5 メモリ周辺メタルシールリング設置領域
SA1,SA2 センスアンプ
SD ソースドレイン領域
UC 単位メモリセル
Vbb バックバイアス電位
Vdd 電源電位
Vp プレート電位(Vdd/2電位)
Vss 接地電位
WD1、WD2,WD3,WD4 ワード線ドライバ
WL,WL1,WL2,WL3,WL4 ワードライン
WNG 非メモリN型ウエル領域
WNP メモリ周辺N型ウエル領域
WPC メモリアレーP型ウエル領域
WPG 非メモリP型ウエル領域
WPP メモリ周辺P型ウエル領域
Claims (12)
- 以下を含む半導体集積回路装置:
(a)第1の主面および第2の主面を有する半導体基板;
(b)前記第1の主面上に設けられたメモリアレー領域および非メモリアレー領域;
(c)前記第1の主面上に設けられた第1層埋め込みメタル配線層から第N層埋め込みメタル配線層;
(d)前記第1層埋め込みメタル配線層から前記第N層埋め込みメタル配線層の少なくとも一つに設けられた低誘電率層間絶縁膜;
(e)少なくとも前記第1層埋め込みメタル配線層から前記第N層埋め込みメタル配線層に亘って設けられた複数のメモリキャパシタ;
(f)前記メモリアレー領域と前記非メモリアレー領域の間であって、前記メモリアレー領域を囲むように、前記低誘電率層間絶縁膜を有する埋め込みメタル配線層に亘って設けられたメモリ周辺メタルシールリング。 - 請求項1の半導体集積回路装置において、前記低誘電率層間絶縁膜は、多孔質低誘電率膜である。
- 請求項2の半導体集積回路装置において、メモリアレー領域はCOB構造を有する。
- 請求項3の半導体集積回路装置において、複数のメモリキャパシタは、これらを電気的に相互に接続する上部電極、および、各々に対して設けられた下部電極を有する。
- 請求項4の半導体集積回路装置において、前記メモリ周辺メタルシールリングと前記上部電極は、実質的に同電位にされている。
- 請求項5の半導体集積回路装置において、前記メモリ周辺メタルシールリングは、実質的に電源電位と接地電位の中間のプリチャージ電位にされている。
- 請求項4の半導体集積回路装置において、前記メモリ周辺メタルシールリングと、前記メモリアレー領域のP型ウエル領域は、実質的に同電位にされている。
- 請求項7の半導体集積回路装置において、前記メモリ周辺メタルシールリングは、実質的に前記メモリアレー領域のバックバイアス電位にされている。
- 請求項4の半導体集積回路装置において、前記メモリ周辺メタルシールリングは、前記半導体基板部に於いて、前記メモリアレー領域のP型ウエル領域と電気的に分離されている。
- 請求項9の半導体集積回路装置において、前記メモリ周辺メタルシールリングは、実質的に接地電位にされている。
- 請求項1の半導体集積回路装置において、前記非メモリアレー領域は、ロジック回路領域を有する。
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)第1の主面および第2の主面を有する半導体基板であって、
前記第1の主面上に設けられたメモリアレー領域および非メモリアレー領域と、
前記第1の主面上に設けられた第1層埋め込みメタル配線層から第N層埋め込みメタル配線層と、
前記第1層埋め込みメタル配線層から前記第N層埋め込みメタル配線層の少なくとも一つに設けられた低誘電率層間絶縁膜と、
前記メモリアレー領域と前記非メモリアレー領域の間であって、前記メモリアレー領域を囲むように、前記低誘電率層間絶縁膜を有する埋め込みメタル配線層に亘って設けられたメモリ周辺メタルシールリングとを有する半導体基板を準備する工程、
(b)前記(a)工程のあと、前記メモリアレー領域に、少なくとも前記第1層埋め込みメタル配線層から前記第N層埋め込みメタル配線層に亘って、複数のメモリキャパシタを形成する工程。
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