KR20230059949A - 3차원 집적 회로 구조체 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 3차원 집적 회로 구조체 및 그의 제조 방법에 관한 것으로, 보다 구체적으로, 로직 다이; 및 상기 로직 다이 상에 페이스 다운으로 적층된 캐패시터 다이를 포함한다. 상기 로직 다이는: 전면 및 상기 전면에 대향하는 후면을 포함하는 제1 기판; 상기 제1 기판의 상기 후면 상의 파워 전송 네트워크; 상기 제1 기판의 상기 전면 상의 소자 층; 상기 소자 층 상의 제1 배선 층; 및 상기 파워 전송 네트워크로부터 상기 제1 배선 층까지 수직하게 연장되는 관통 콘택을 포함한다. 상기 캐패시터 다이는: 전면 및 상기 전면에 대향하는 후면을 포함하는 제2 기판; 상기 제2 기판의 상기 전면 상의 층간 절연막, 상기 층간 절연막은 적어도 하나의 홀을 포함하고; 상기 홀 내에 제공된 캐패시터; 및 상기 캐패시터 상의 제2 배선 층을 포함한다.

Description

3차원 집적 회로 구조체 및 그의 제조 방법{Three-dimensional integrated circuit structure and method for manufacturing the same}
본 발명은 3차원 집적 회로 구조체 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 전기적 특성이 향상된 3차원 집적 회로 구조체 및 그의 제조 방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 3차원 집적 회로 구조체를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는, 전기적 특성이 향상된 3차원 집적 회로 구조체의 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 3차원 집적 회로 구조체는, 로직 다이; 및 상기 로직 다이 상에 페이스 다운으로 적층된 캐패시터 다이를 포함할 수 있다. 상기 로직 다이는: 전면 및 상기 전면에 대향하는 후면을 포함하는 제1 기판; 상기 제1 기판의 상기 후면 상의 파워 전송 네트워크; 상기 제1 기판의 상기 전면 상의 소자 층; 상기 소자 층 상의 제1 배선 층; 및 상기 파워 전송 네트워크로부터 상기 제1 배선 층까지 수직하게 연장되는 관통 콘택을 포함할 수 있다. 상기 캐패시터 다이는: 전면 및 상기 전면에 대향하는 후면을 포함하는 제2 기판; 상기 제2 기판의 상기 전면 상의 층간 절연막, 상기 층간 절연막은 적어도 하나의 홀을 포함하고; 상기 홀 내에 제공된 캐패시터; 및 상기 캐패시터 상의 제2 배선 층을 포함할 수 있다. 상기 제2 배선 층은 상기 제1 배선 층을 마주보며 상기 제1 배선층과 연결될 수 있다.
본 발명의 다른 개념에 따른 3차원 집적 회로 구조체는, 로직 다이, 상기 로직 다이는 순차적으로 적층된 파워 전송 네트워크, 제1 기판, 소자 층 및 제1 배선 층을 포함하고; 상기 제1 다이 상에 적층된 제2 다이, 상기 제2 다이는 상기 제1 배선 층 상에 순차적으로 적층된 제2 배선 층, 캐패시터 층 및 제2 기판을 포함하며; 상기 파워 전송 네트워크로부터 상기 제1 배선 층까지 수직하게 연장되는 관통 콘택; 및 상기 파워 전송 네트워크의 아래에 제공된 외부 연결 부재를 포함할 수 있다. 상기 관통 콘택의 하부는 상기 파워 전송 네트워크의 하부 배선과 접촉하고, 상기 관통 콘택의 상부는 상기 제1 배선 층의 파워 배선과 접촉하며, 상기 관통 콘택의 상기 하부의 직경은 상기 상부의 직경보다 크고, 상기 파워 전송 네트워크, 상기 관통 콘택, 상기 제1 배선 층 및 상기 제2 배선 층을 통해 상기 외부 연결 부재로부터 상기 캐패시터 층까지 파워가 수직하게 전달될 수 있다.
본 발명의 또 다른 개념에 따른 3차원 집적 회로 구조체는, 적층된 복수개의 하부 배선들을 포함하는 파워 전송 네트워크; 상기 파워 전송 네트워크 상의 제1 반도체 기판; 상기 제1 반도체 기판 상에 제공되어 로직 회로를 구성하는 복수개의 트랜지스터들; 상기 복수개의 트랜지스터들 상에 적층된 복수개의 금속 층들을 포함하는 제1 배선 층; 상기 파워 전송 네트워크와 상기 복수개의 금속 층들 중 제1 금속 층을 서로 전기적으로 연결하는 관통 콘택, 상기 관통 콘택은 상기 제1 반도체 기판을 관통하여 수직하게 연장되고; 상기 제1 배선 층 상의 제2 배선 층; 상기 제2 배선 층 상의 캐패시터 층, 상기 캐패시터 층은 층간 절연막 및 상기 층간 절연막을 관통하는 캐패시터를 포함하고; 및 상기 캐패시터 층 상의 제2 반도체 기판을 포함할 수 있다. 상기 복수개의 트랜지스터들과 상기 캐패시터는 상기 제1 및 제2 배선 층들을 통해 서로 전기적으로 연결될 수 있다.
본 발명에 따른 3차원 집적 회로 구조체는, 후면 파워 전송 네트워크(back-side PDN)을 포함하는 로직 다이와 로직 다이 상에 웨이퍼 본딩으로 접합된 캐패시터 다이를 포함할 수 있다. 파워 전송 네트워크로 인가된 파워가 로직 다이와 캐패시터 다이로 직접 전달될 수 있다. 로직 다이의 제1 배선 층과 캐패시터 다이의 제2 배선 층이 서로 직접 접촉하여 연결되므로, 로직 다이와 캐패시터 다이간의 신호가 빠르게 교환될 수 있다. 다시 말하면, 로직 다이의 로직 회로와 캐패시터 다이의 캐피시터간의 신호가 최단 경로로 서로 교환될 수 있다. 결과적으로, 3차원 집적 회로 구조체의 신호 처리 속도가 향상되고 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 로직 다이를 설명하기 위한 평면도이다.
도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 실시예들에 따른 3차원 집적 회로 구조체를 설명하기 위한 것으로, 도 3의 M 영역을 확대한 단면도이다.
도 5 내지 도 8은 본 발명의 실시예들에 따른 3차원 집적 회로 구조체를 제조하는 방법을 설명하기 위한 것으로, 도 3의 M 영역에 대응하는 단면도들이다.
도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 로직 다이를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 로직 다이를 설명하기 위한 평면도이다. 도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 1을 참조하면, 로직 다이(LGC)는 제1 기판(SUB1) 상의 로직 셀 영역(LCR) 및 연결 영역(CNR)을 포함할 수 있다. 로직 셀 영역(LCR)은 로직 회로를 구성하는 로직 셀(즉, 표준 셀)을 포함할 수 있다. 도 1에 도시된 로직 셀 영역(LCR)은 복수개의 로직 셀들 중 하나의 로직 셀을 예시한 것일 수 있다. 연결 영역(CNR)에는 적어도 하나의 관통 콘택(TCT)이 제공될 수 있다.
도 1 및 도 2a 내지 도 2d를 참조하여, 먼저 로직 셀 영역(LCR)에 대해 상세히 설명한다. 제1 기판(SUB1)은 서로 대향하는 제1 면(SUB1a) 및 제2 면(SUB1b)을 포함할 수 있다. 제1 면(SUB1a)은 제1 기판(SUB1)의 상면 또는 전면(front side)일 수 있고, 제2 면(SUB1b)은 제1 기판(SUB1)의 바닥면 또는 후면(back side)일 수 있다.
제1 면(SUB1a)의 제1 면(SUB1a) 상에 소자 층이 제공될 수 있다. 제1 기판(SUB1)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 제1 기판(SUB1)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 제1 기판(SUB1)은 실리콘 기판일 수 있다.
제1 기판(SUB1)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 기판(SUB1)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2c 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 제1 기판(SUB1)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 제1 기판(SUB1)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2c를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2c 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
제1 기판(SUB1) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 일 예로, 제1 내지 제3 층간 절연막들(110, 120, 130)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 적어도 하나의 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 배치될 수 있다. 게이트 콘택(GC)은 제2 트렌치(TR2)를 채우는 소자 분리막(ST) 상에 배치될 수 있다.
게이트 콘택(GC)은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 게이트 콘택(GC)의 도전 패턴(FM) 및 배리어 패턴(BM)은, 활성 콘택(AC)의 도전 패턴(FM) 및 배리어 패턴(BM)과 각각 동일할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 상기 제1 금속 층은 배선들(IL) 및 비아들(VI)을 포함할 수 있다. 배선들(IL)은 제3 층간 절연막(130)의 상부에 제공될 수 있고, 비아들(VI)은 제3 층간 절연막(130)의 하부에 제공될 수 있다. 비아들(VI)은 배선들(IL) 아래에 각각 제공될 수 있다.
예를 들어, 배선들(IL)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 배선들(IL)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다. 비아들(VI)은, 배선들(IL)과 연결 패턴들(CNP) 사이에 각각 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 비아들(VI) 각각은, 배선(IL)을 활성 및 게이트 콘택들(AC, GC) 중 적어도 하나와 연결할 수 있다.
도 4를 참조하여 후술할 바와 같이, 제1 금속 층(M1) 상에 추가적인 금속 층들(예를 들어, M2, M3, M4)이 적층될 수 있다. 적층된 금속 층들은, 로직 셀들을 연결하는 라우팅 배선들을 포함할 수 있다.
제1 기판(SUB1)의 제2 면(SUB1b) 상에 파워 전송 네트워크(power delivery network, PDN)가 제공될 수 있다. 파워 전송 네트워크(PDN)는, 제1 기판(SUB1)의 제2 면(SUB1b) 상에 순차적으로 적층된 제4 층간 절연막(140) 및 제5 층간 절연막(150)을 포함할 수 있다.
파워 전송 네트워크(PDN)는 제1 하부 배선들(LM1) 및 제2 하부 배선들(LM2)을 더 포함할 수 있다. 제5 층간 절연막(150) 내에 제1 하부 배선들(LM1)이 제공될 수 있고, 제6 층간 절연막(160) 내에 제2 하부 배선들(LM2)이 제공될 수 있다. 제1 및 제2 하부 배선들(LM1, LM2) 사이에 하부 비아(LVI)가 제공될 수 있다.
파워 전송 네트워크(PDN)는, 제1 금속 층(M1)의 배선들(IL) 중 파워 배선에 파워를 인가하기 위한 배선 네트워크를 포함할 수 있다. 도시되진 않았지만, 제5 층간 절연막(150) 아래로 하부 금속 층들이 추가로 배치될 수 있다.
이하, 도 1 및 도 2e를 참조하여 로직 다이(LGC)의 연결 영역(CNR)에 대해 상세히 설명한다. 연결 영역(CNR)은 적어도 하나의 더미 셀 영역(DMR) 및 적어도 하나의 관통 콘택(TCT)을 포함할 수 있다. 더미 셀 영역(DMR)은, 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)의 파워 배선에 파워를 인가하기 위한 탭 셀일 수 있다. 더미 셀 영역(DMR)은 로직 셀 영역(LCR)과 달리 논리 소자를 포함하지 않을 수 있다. 다시 말하면, 더미 셀 영역(DMR)은 파워 배선에 파워를 인가하는 기능을 수행하지만, 회로적인 기능은 수행하지 않을 수 있다.
더미 셀 영역(DMR)은 앞서 설명한 로직 셀 영역(LCR)과 실질적으로 동일한 구조를 가질 수 있다. 다시 말하면, 더미 셀 영역(DMR)은 로직 셀 영역(LCR)과 같은 제1 활성 영역(PR), 제2 활성 영역(NR) 및 이들 상의 3차원 전계 효과 트랜지스터를 포함할 수 있다. 더미 셀 영역(DMR) 상에 활성 콘택들(AC), 게이트 콘택들(GC), 및 제1 금속 층(M1)이 로직 셀 영역(LCR)과 동일하게 제공될 수 있다.
연결 영역(CNR)의 더미 셀 영역(DMR)은, 로직 셀 영역(LCR)과 달리 로직 회로를 구성하지 않는 더미일 수 있다. 즉, 더미 셀 영역(DMR) 상의 트랜지스터는 더미 트랜지스터일 수 있다. 더미 셀 영역(DMR)이 실질적으로 유효한 로직 셀로 기능하지 않는다 하여 더미 셀 영역(DMR)에 패턴을 전혀 형성하지 않을 경우, 로직 셀 영역들(LCR)을 형성하기 위한 포토리소그래피 공정에서 더미 셀 영역(DMR)의 패턴 밀도는 급격히 낮아질 수 있다. 이는, 포토리소그래피 공정의 공정 불량을 야기할 수 있다. 따라서, 더미 셀 영역(DMR) 상에 로직 셀 영역들(LCR)을 형성하기 위한 공정들이 동일하게 수행될 수 있다.
도 1을 다시 참조하면, 관통 콘택(TCT)은 로직 셀 영역(LCR)과 소정의 거리만큼 이격되어 제공될 수 있다. 본 발명의 일 실시예로, 관통 콘택(TCT)은, 로직 셀 영역(LCR)을 제외한 연결 영역(CNR)(즉, 더미 셀 영역(DMR))에만 선택적으로 제공될 수 있다.
도 1 및 도 2e를 다시 참조하면, 제1 기판(SUB1)의 상부에 제1 활성 패턴(AP1)을 제2 방향(D2)으로 양분하는 제3 트렌치(TR3)가 형성될 수 있다. 소자 분리막(ST)이 제3 트렌치(TR3)를 채울 수 있다.
파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)까지 수직한 방향(즉, 제3 방향(D3))으로 연장되는 관통 콘택(TCT)이 제공될 수 있다. 관통 콘택(TCT)은, 제1 기판(SUB1) 및 제3 트렌치(TR3)를 채우는 소자 분리막(ST)을 관통할 수 있다. 관통 콘택(TCT)은 제1 금속 층(M1)의 파워 배선(INL_P)에 연결될 수 있다.
관통 콘택(TCT)의 상면(TCTt)은, 제1 금속 층(M1)의 파워 배선(INL_P)의 바닥면과 직접 연결될 수 있다. 관통 콘택(TCT)의 상면(TCTt)과 파워 배선(INL_P) 사이에 비아(VI)는 생략될 수 있다. 즉, 관통 콘택(TCT)은 비아(VI) 없이 파워 배선(INL_P)과 직접 연결될 수 있다. 관통 콘택(TCT)은, 제1 금속 층(M1)의 파워 배선(INL_P)의 바닥면부터 제1 기판(SUB1)의 제2 면(SUB1b)까지 수직적으로 연장될 수 있다.
관통 콘택(TCT)의 상부는 제2 층간 절연막(120)을 관통하여 제1 금속 층(M1)의 내부에 위치할 수 있다. 관통 콘택(TCT)의 돌출된 상부를 덮는 보호 절연 패턴(PIP)이 제공될 수 있다. 구체적으로, 보호 절연 패턴(PIP)은 관통 콘택(TCT)의 상부 측벽(TCTu)을 덮을 수 있다. 보호 절연 패턴(PIP)은 SiN, SiCN 및 SiON 중 적어도 하나를 포함할 수 있다.
관통 콘택(TCT)의 상면(TCTt)은, 제2 층간 절연막(120)의 상면보다 높을 수 있다. 관통 콘택(TCT)의 상면(TCTt)은, 제3 층간 절연막(130)의 바닥면과 상면 사이의 레벨에 위치할 수 있다. 관통 콘택(TCT)의 상면(TCTt)은, 비아(VI)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 보호 절연 패턴(PIP)은, 제2 층간 절연막(120)의 상면으로부터 파워 배선(INL_P)의 바닥면까지 연장될 수 있다.
관통 콘택(TCT)의 직경은, 그의 하부에서 상부로 갈수록 감소할 수 있다. 예를 들어, 파워 전송 네트워크(PDN)의 제1 하부 배선(LM1)과 접촉하는 관통 콘택(TCT)의 하부는 제1 직경(DI1)을 가질 수 있다. 제1 금속 층(M1)의 파워 배선(INL_P)과 접촉하는 관통 콘택(TCT)의 상부는 제2 직경(DI2)을 가질 수 있다. 제2 직경(DI2)은 제1 직경(DI1)보다 작을 수 있다.
관통 콘택(TCT)은, 도전 패턴(FM), 도전 패턴(FM)을 감싸는 배리어 패턴(BM) 및 절연 스페이서(SPC)를 포함할 수 있다. 도전 패턴(FM)은 수직적으로 연장되는 기둥 형태를 가질 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 외측벽을 감쌀 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 상면 및 바닥면을 노출시킬 수 있다. 절연 스페이서(SPC)는 배리어 패턴(BM)의 외측벽을 감쌀 수 있다.
도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
관통 콘택(TCT)을 통해, 제1 기판(SUB1)의 제2 면(SUB1b) 상의 파워 전송 네트워크(PDN)로부터 제1 기판(SUB1)의 제1 면(SUB1a) 상의 파워 배선(INL_P)으로 파워가 전달될 수 있다. 파워 배선(INL_P)에 전달된 파워는 활성 콘택(AC)을 통해 로직 셀 영역(LCR)의 트랜지스터로 전달될 수 있다. 다시 말하면, 관통 콘택(TCT)은 파워 전송 네트워크(PDN)로부터 제1 면(SUB1a) 상의 소자 층으로 파워를 수직적으로 전달할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다. 도 4는 본 발명의 실시예들에 따른 3차원 집적 회로 구조체를 설명하기 위한 것으로, 도 3의 M 영역을 확대한 단면도이다.
도 3을 참조하면, 패키지 기판(BRD) 상에 3차원 집적 회로 구조체(ICS)가 제공될 수 있다. 본 실시예에서, 3차원 집적 회로 구조체(ICS)는 적층된 제1 및 제2 다이들(LGC, ISC)을 포함할 수 있다. 제2 다이(ISC)는 제1 다이(LGC) 상에 적층될 수 있다.
제1 다이(LGC)는 3차원 집적 회로 구조체(ICS)의 하위 티어(bottom tier)에 위치하는 반도체 칩일 수 있다. 본 발명의 일 실시예로, 제1 다이(LGC)는 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 로직 다이(LGC)일 수 있다. 제2 다이(ISC)는 3차원 집적 회로 구조체(ICS)의 상위 티어(top tier)에 위치하는 반도체 칩일 수 있다. 본 발명의 일 실시예로, 제2 다이(ISC)는 캐패시터 다이(ISC)일 수 있다.
3차원 집적 회로 구조체(ICS)와 패키지 기판(BRD) 사이에 복수개의 외부 연결 부재들(ECT)이 제공될 수 있다. 각각의 외부 연결 부재들(ECT)은, 로직 다이(LGC)의 파워 전송 네트워크(PDN)와 연결되는 범프 패턴(BMP) 및 범프 패턴(BMP) 상의 솔더 패턴(SLD)을 포함할 수 있다. 외부 연결 부재들(ECT)을 통해, 3차원 집적 회로 구조체(ICS)가 패키지 기판(BRD)과 연결될 수 있다. 외부 연결 부재들(ECT)을 통해, 패키지 기판(BRD)로부터 3차원 집적 회로 구조체(ICS)로 파워가 인가될 수 있다.
로직 다이(LGC)는 제1 기판(SUB1)을 포함할 수 있다. 로직 다이(LGC)는, 제1 기판(SUB1)의 제2 면(SUB1b) 상의 파워 전송 네트워크(PDN)를 포함할 수 있다. 로직 다이(LGC)는, 제1 기판(SUB1)의 제1 면(SUB1a) 상의 소자 층(DEL) 및 제1 배선 층(MEL1)을 포함할 수 있다.
로직 다이(LGC)는 파워 전송 네트워크(PDN)로부터 제1 배선 층(MEL1)까지 제3 방향(D3)으로 연장되는 관통 콘택들(TCT)을 포함할 수 있다. 관통 콘택들(TCT)을 통해 파워 전송 네트워크(PDN)로부터 소자 층(DEL)으로 파워가 전달될 수 있다.
캐패시터 다이(ISC)는 제2 기판(SUB2)을 포함할 수 있다. 제2 기판(SUB2)은 제1 면(SUB2a) 및 제2 면(SUB2b)을 포함할 수 있다. 제2 면(SUB2b)은 제1 면(SUB2a)에 대향할 수 있다. 제2 기판(SUB2)의 제2 면(SUB2b)은 3차원 집적 회로 구조체(ICS)의 상면으로서, 외부로 노출될 수 있다.
캐패시터 다이(ISC)는 제2 기판(SUB2)의 제1 면(SUB2a) 상의 캐패시터 층(CAL)을 포함할 수 있다. 캐패시터 다이(ISC)는 캐패시터 층(CAL) 상의 제2 배선 층(MEL2)을 포함할 수 있다. 제2 배선 층(MEL2)은 로직 다이(LGC)의 제1 배선 층(MEL1)을 마주볼 수 있고, 제1 배선 층(MEL1)과 접촉할 수 있다. 로직 다이(LGC)의 제1 배선 층(MEL1)과 캐패시터 다이(ISC)의 제2 배선 층(MEL2)은 서로 전기적으로 연결될 수 있다.
도 3 및 도 4를 참조하여, 3차원 집적 회로 구조체(ICS)의 내부 구조에 대해 보다 상세히 설명한다. 로직 다이(LGC)의 파워 전송 네트워크(PDN)는, 최하부에 배치된 패드들(PAD)을 포함할 수 있다. 패드들(PAD) 상에 외부 연결 부재들(ECT)이 각각 제공될 수 있다. 외부 연결 부재들(ECT)을 통해 파워 전송 네트워크(PDN)로 파워가 인가될 수 있다.
로직 다이(LGC)의 소자 층(DEL)은, 반도체 공정의 전단 공정을 통해 형성된 FEOL 층을 포함할 수 있다. 소자 층(DEL)은 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 트랜지스터들 및 콘택들(AC, GC)을 포함할 수 있다. 예를 들어, 소자 층(DEL)은 트랜지스터들을 구성하는 소스/드레인 패턴들(SD) 및 게이트 전극들(GE)을 포함할 수 있다. 소자 층(DEL)은 소스/드레인 패턴들(SD)에 각각 접속하는 활성 콘택들(AC)을 포함할 수 있다.
소자 층(DEL) 상에 제1 배선 층(MEL1)이 제공될 수 있다. 제1 배선 층(MEL1)은 순차적으로 적층된 제1 내지 제4 금속 층들(M1, M2, M3, M4)을 포함할 수 있다. 제1 내지 제4 금속 층들(M1-M4) 각각은 배선들 및 비아들을 포함할 수 있다.
관통 콘택(TCT)이 제1 기판(SUB1) 및 소자 층(DEL)을 관통하여, 파워 전송 네트워크(PDN)와 제1 금속 층(M1)을 서로 전기적으로 연결할 수 있다. 파워 전송 네트워크(PDN)로부터 관통 콘택(TCT) 및 제1 금속 층(M1)을 통해 소자 층(DEL)으로 파워가 전달될 수 있다.
제1 배선 층(MEL1)의 최상부에 연결 패드들(BPD)이 제공될 수 있다. 예를 들어, 연결 패드들(BPD)은 제4 금속 층(M4) 상에 제공될 수 있다. 연결 패드들(BPD)은 구리와 같은 금속을 포함할 수 있다. 연결 패드들(BPD)은 캐패시터 다이(ISC)와 전기적으로 연결되기 위한 도전 패드의 기능을 수행할 수 있다.
로직 다이(LGC) 상에 캐패시터 다이(ISC)가 페이스 다운으로 적층될 수 있다. 이하, 캐패시터 다이(ISC)에 대해 보다 상세히 설명한다. 제2 기판(SUB2)은 서로 대향하는 제1 면(SUB2a) 및 제2 면(SUB2b)을 포함할 수 있다. 제1 면(SUB2a)은 제2 기판(SUB2)의 상면 또는 전면(front side)일 수 있고, 제2 면(SUB2b)은 제2 기판(SUB2)의 바닥면 또는 후면(back side)일 수 있다. 제2 기판(SUB2)의 제2 면(SUB2b)은 3차원 집적 회로 구조체(ICS)의 상면을 구성할 수 있다.
제2 기판(SUB2)의 제1 면(SUB2a) 상에 절연막(IL)이 제공될 수 있다. 절연막(IL)은 제1 면(SUB2a)을 직접 덮을 수 있다. 절연막(IL) 상에 캐패시터 층(CAL)이 제공될 수 있다.
캐패시터 층(CAL)은 절연막(IL) 상의 캐패시터(CAP) 및 제1 층간 절연막(210)을 포함할 수 있다. 제1 층간 절연막(210)에 복수개의 홀들(DHO)이 형성될 수 있다. 각각의 홀들(DHO)의 직경은, 제2 기판(SUB2)에 가까워질수록 점진적으로 감소할 수 있다.
캐패시터(CAP)는, 하부 전극(BEL) 및 하부 전극(BEL) 상에 순차적으로 적층된 제1 전극(EL1), 유전막(DIL), 제2 전극(EL2) 및 상부 전극(TEL)을 포함할 수 있다. 하부 전극(BEL)은 절연막(IL)의 상면 상에 제공될 수 있다. 하부 전극(BEL)은 2차원의 플레이트 형태를 가질 수 있다. 제1 층간 절연막(210)이 하부 전극(BEL)을 덮을 수 있다.
제1 전극(EL1), 유전막(DIL), 제2 전극(EL2) 및 상부 전극(TEL)은 제1 층간 절연막(210)의 홀(DHO) 내에 제공될 수 있다. 제1 전극(EL1), 유전막(DIL) 및 제2 전극(EL2) 각각은, 홀(DHO) 내에 균일한 두께로 제공될 수 있다. 제1 전극(EL1), 유전막(DIL) 및 제2 전극(EL2)은 홀(DHO)을 완전히 채우지 못하고 부분적으로 채울 수 있다. 상부 전극(TEL)이 홀(DHO)을 완전히 채울 수 있다. 제1 전극(EL1), 유전막(DIL), 제2 전극(EL2) 및 상부 전극(TEL)은 제1 층간 절연막(210)의 상면 상에도 제공될 수 있다.
제1 전극(EL1)은 하부 전극(BEL)과 전기적으로 연결될 수 있다. 제2 전극(EL2)은 상부 전극(TEL)과 전기적으로 연결될 수 있다. 하부 전극(BEL)을 통해 제1 전극(EL1)에 제1 전압이 인가될 수 있고, 상부 전극(TEL)을 통해 제2 전극(EL2)에 제2 전압이 인가될 수 있다.
캐패시터 층(CAL) 상에 제2 배선 층(MEL2)이 제공될 수 있다. 제2 배선 층(MEL2)은 제2 층간 절연막(220)을 포함할 수 있다. 제2 층간 절연막(220)은 제1 층간 절연막(210) 상에 제공되어, 캐패시터(CAP)의 상부를 덮을 수 있다.
제2 배선 층(MEL2)은, 제2 층간 절연막(220) 내의 제1 및 제2 비아들(VI1, VI2) 및 제1 및 제2 파워 배선들(POL1, POL2)을 포함할 수 있다. 제1 파워 배선(POL1)은 제1 비아(VI1)를 통해 상부 전극(TEL)과 연결될 수 있다. 상부 전극(TEL)은 제2 전극(EL2)과 접촉하므로, 제1 파워 배선(POL1)은 제2 전극(EL2)에 전기적으로 연결될 수 있다.
제2 파워 배선(POL2)은 제2 비아(VI2)를 통해 하부 전극(BEL)과 연결될 수 있다. 하부 전극(BEL)은 제1 전극(EL1)과 접촉하므로, 제2 파워 배선(POL2)은 제1 전극(EL1)에 전기적으로 연결될 수 있다.
일 실시예로, 제1 파워 배선(POL1)에는 전원 전압(VDD)이 인가될 수 있고, 제2 파워 배선(POL2)에는 접지 전압(VSS)이 인가될 수 있다. 전원 전압(VDD) 및 접지 전압(VSS)을 포함하는 파워는, 로직 다이(LGC)의 제1 배선 층(MEL1)을 통해 제1 및 제2 파워 배선들(POL1, POL2)에 전달될 수 있다.
각각의 제1 및 제2 전극들(EL1, EL2)은 도전성 금속 질화물, 예를 들어, TiN 또는 TaN을 포함할 수 있다. 유전막(DIL)은 고유전율 물질, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 상부 전극(TEL)은 반도체 물질, 예를 들어 폴리실리콘을 포함할 수 있다. 하부 전극(BEL)은 반도체 물질 또는 금속 물질(예를 들어, 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 또는 몰리브덴(Mo))을 포함할 수 있다.
제2 배선 층(MEL2)의 제1 및 제2 파워 배선들(POL1, POL2)은, 제1 배선 층(MEL1)의 연결 패드들(BPD)과 각각 접촉할 수 있다. 본 발명의 일 실시예로, 제1 및 제2 파워 배선들(POL1, POL2)은 연결 패드들(BPD)과 각각 접합될 수 있다. 예를 들어, 제1 및 제2 파워 배선들(POL1, POL2)과 연결 패드들(BPD) Cu-Cu bonding으로 서로 접합될 수 있다.
본 발명의 실시예들에 따른 3차원 집적 회로 구조체(ICS)는, 후면 파워 전송 네트워크(back-side PDN)을 포함하는 로직 다이(LGC)와 로직 다이(LGC) 상에 페이스 다운으로 적층된 캐패시터 다이(ISC)를 포함할 수 있다. 파워가 파워 전송 네트워크(PDN)로부터 수직한 제3 방향(D3)으로 전달되며 로직 다이(LGC)의 소자 층(DEL) 및 캐패시터 다이(ISC)의 캐패시터 층(CAL)으로 직접 전달될 수 있다. 3차원 집적 회로 구조체(ICS)는, 파워를 수직한 방향으로 직접 로직 다이(LGC)와 캐패시터 다이(ISC)로 전달할 수 있으므로, 파워 전송 효율을 상승시켜 소자의 전기적 특성을 향상시킬 수 있다.
3차원 집적 회로 구조체(ICS)의 캐패시터 다이(ISC)는 집적 적층 캐패시터(Integrated Stacked Capacitor)를 포함함으로써, 향상된 정전 용량 및 향상된 전기적 특성을 가질 수 있다. 로직 다이(LGC)의 제1 배선 층(MEL1)과 캐패시터 다이(ISC)의 제2 배선 층(MEL2)이 서로 직접 접촉하여 연결되므로, 로직 다이(LGC)와 캐패시터 다이(ISC)간의 신호가 빠르게 교환될 수 있다. 결과적으로, 3차원 집적 회로 구조체(ICS)의 신호 처리 속도가 향상될 수 있다.
도 5 내지 도 8은 본 발명의 실시예들에 따른 3차원 집적 회로 구조체를 제조하는 방법을 설명하기 위한 것으로, 도 3의 M 영역에 대응하는 단면도들이다.
도 5를 참조하면, 반도체 칩의 전단 공정을 통해, 제1 기판(SUB1)의 제1 면(SUB1a) 상에 소자 층(DEL)이 형성될 수 있다. 구체적으로, 제1 기판(SUB1)의 상부에 복수개의 소스/드레인 패턴들(SD)이 형성될 수 있다. 제1 기판(SUB1) 상에 복수개의 게이트 전극들(GE)이 형성될 수 있다. 소스/드레인 패턴들(SD)에 각각 연결되는 복수개의 활성 콘택들(AC)이 형성될 수 있다.
소자 층(DEL) 상에 반도체 칩의 후단 공정이 수행되어, 제1 배선 층(MEL1)이 형성될 수 있다. 구체적으로, 제1 배선 층(MEL1)을 형성하는 것은, 복수개의 제1 내지 제4 금속 층들(M1, M2, M3, M4)을 순차적으로 형성하는 것(또는 적층하는 것)을 포함할 수 있다. 제1 배선 층(MEL1)의 최상부에 연결 패드들(BPD)이 형성될 수 있다. 반도체 칩의 전단 공정 및 후단 공정을 통해 로직 다이(LGC)가 준비될 수 있다.
도 6을 참조하면, 캐패시터 다이(ISC)가 제조될 수 있다. 구체적으로, 제2 기판(SUB2)의 제1 면(SUB2a) 상에 절연막(IL)이 형성될 수 있다. 절연막(IL) 상에 캐패시터 층(CAL)이 형성될 수 있다.
구체적으로, 캐패시터 층(CAL)을 형성하는 공정은 다음과 같다. 절연막(IL) 상에 하부 전극(BEL)이 형성될 수 있다. 하부 전극(BEL) 상에 제1 층간 절연막(210)이 형성될 수 있다. 제1 층간 절연막(210)을 관통하여 하부 전극(BEL)의 상면을 노출하는 복수개의 홀들(DHO)이 형성될 수 있다. 복수개의 홀들(DHO) 내에 제1 전극(EL1), 유전막(DIL), 제2 전극(EL2) 및 상부 전극(TEL)이 순차적으로 형성됨으로써, 캐패시터(CAP)가 형성될 수 있다.
캐패시터(CAP) 상에 제2 층간 절연막(220)이 형성될 수 있다. 제2 층간 절연막(220) 내에 제2 배선 층(MEL2)이 형성될 수 있다. 제2 배선 층(MEL2)을 형성하는 것은, 제1 및 제2 비아들(VI1, VI2) 및 제1 및 제2 파워 배선들(POL1, POL2)을 형성하는 것을 포함할 수 있다.
제조된 캐패시터 다이(ISC)를 뒤집어 제2 기판(SUB2)의 제2 면(SUB2b)이 노출되도록 할 수 있다. 캐패시터 다이(ISC)를 페이스 다운 상태로 로직 다이(LGC) 상에 적층하여, 로직 다이(LGC)와 캐패시터 다이(ISC)를 서로 접합할 수 있다. 구체적으로, 로직 다이(LGC)의 제1 배선 층(MEL1)과 캐패시터 다이(ISC)의 제2 배선 층(MEL2)이 Cu-Cu bonding으로 서로 직접 접합될 수 있다.
도 7을 참조하면, 로직 다이(LGC) 상에 캐패시터 다이(ISC)가 적층됨으로써, 3차원 집적 회로 구조체(ICS)가 형성될 수 있다. 3차원 집적 회로 구조체(ICS)를 뒤집어 제1 기판(SUB1)의 제2 면(SUB1b)을 노출할 수 있다.
제1 기판(SUB1)의 제2 면(SUB1b) 상에 이방성 식각 공정을 수행하여, 제1 기판(SUB1)을 관통하는 관통 콘택 홀(TCH)이 형성될 수 있다. 상기 식각 공정은, 관통 콘택 홀(TCH)이 제1 금속 층(M1)을 노출할 때까지 수행될 수 있다. 관통 콘택 홀(TCH) 내에 도전 물질을 채워, 관통 콘택(TCT)이 형성될 수 있다. 관통 콘택(TCT)의 바닥면은 제1 금속 층(M1)의 파워 배선과 직접 접촉할 수 있다.
제1 기판(SUB1)의 제2 면(SUB1b) 상에 CMP 공정을 수행하여, 제1 기판(SUB1)의 두께를 감소시킬 수 있다. 상기 CMP 공정을 통해 관통 콘택(TCT)의 상면은 제2 면(SUB1b)을 통해 노출될 수 있다.
도 8을 참조하면, 제1 기판(SUB1)의 제2 면(SUB1b) 상에 파워 전송 네트워크(PDN)를 형성하기 위한 반도체 공정이 수행될 수 있다. 구체적으로, 제2 면(SUB1b) 상에 제1 하부 배선들(LM1) 및 제1 하부 배선들(LM1) 상의 제2 하부 배선들(LM2)이 형성될 수 있다. 적어도 하나의 제1 하부 배선들(LM1)은 관통 콘택(TCT)과 접촉할 수 있다. 다시 말하면, 제1 하부 배선(LM1)이 관통 콘택(TCT)을 통해 제1 금속 층(M1)과 전기적으로 연결될 수 있다.
제2 하부 배선들(LM2) 상에 패드들(PAD)이 형성될 수 있다. 패드들(PAD)은 외부에 노출되도록 형성될 수 있다. 제1 및 제2 하부 배선들(LM1, LM2) 및 패드들(PAD)은 파워 전송 네트워크(PDN)를 구성할 수 있다.
도 4를 다시 참조하면, 패드들(PAD) 상에 외부 연결 부재들(ECT)이 각각 형성될 수 있다. 구체적으로, 패드(PAD) 상에 도금 공정으로 범프 패턴(BMP)이 형성될 수 있다. 범프 패턴(BMP) 상에 솔더 패턴(SLD)이 형성될 수 있다. 도 3에 나타난 바와 같이, 제조된 3차원 집적 회로 구조체(ICS)는 패키지 기판(BRD) 상에 실장될 수 있다. 3차원 집적 회로 구조체(ICS)는 반도체 패키지의 프로세서 칩으로 사용될 수 있다.
도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 로직 다이를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 9a 내지 도 9e를 참조하면, 로직 셀 영역(LCR) 및 연결 영역(CNR)을 포함하는 제1 기판(SUB1)이 제공될 수 있다. 예를 들어, 로직 셀 영역(LCR)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다.
제1 기판(SUB1) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 기판(SUB1)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 각각 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)을 포함할 수 있다. 구체적으로, 제1 채널 패턴(CH1)은 수직적으로 적층된 복수개의 제1 반도체 패턴들(SP1)을 포함할 수 있다. 적층된 제1 반도체 패턴들(SP1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 반도체 패턴들(SP1)은, 서로 수직적으로 중첩될 수 있다. 제2 채널 패턴(CH2)은 수직적으로 적층된 복수개의 제2 반도체 패턴들(SP2)을 포함할 수 있다. 적층된 제2 반도체 패턴들(SP2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 반도체 패턴들(SP2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 제1 채널 패턴(CH1)을 구성하는 적층된 제1 반도체 패턴들(SP1)이 개재될 수 있다. 적층된 제1 반도체 패턴들(SP1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 제2 채널 패턴(CH2)을 구성하는 적층된 제2 반도체 패턴들(SP2)이 개재될 수 있다. 적층된 제2 반도체 패턴들(SP2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
도 9c를 다시 참조하면, 게이트 전극(GE)은, 각각의 제1 및 제2 반도체 패턴들(SP1, SP2)을 둘러쌀 수 있다. 예를 들어, 게이트 전극(GE)은, 최상부의 제1 반도체 패턴(SP1)의 상면(TS), 적어도 하나의 측벽(SW), 및 바닥면(BS) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 반도체 패턴들(SP1, SP2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
도 1 및 도 9a 내지 도 9e를 다시 참조하면, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 반도체 패턴들(SP1, SP2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
제1 기판(SUB1)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)에 대한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 기판(SUB1)의 후면 상에 파워 전송 네트워크(PDN)가 제공될 수 있다.
연결 영역(CNR) 상에 관통 콘택(TCT)이 제공될 수 있다. 관통 콘택(TCT)은 제1 기판(SUB1)을 관통할 수 있다. 관통 콘택(TCT)은, 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)까지 수직하게 연장될 수 있다. 관통 콘택(TCT)에 대한 상세한 설명은, 앞서 도 1 및 도 2e를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 로직 다이; 및
    상기 로직 다이 상에 페이스 다운으로 적층된 캐패시터 다이를 포함하되,
    상기 로직 다이는:
    전면 및 상기 전면에 대향하는 후면을 포함하는 제1 기판;
    상기 제1 기판의 상기 후면 상의 파워 전송 네트워크;
    상기 제1 기판의 상기 전면 상의 소자 층;
    상기 소자 층 상의 제1 배선 층; 및
    상기 파워 전송 네트워크로부터 상기 제1 배선 층까지 수직하게 연장되는 관통 콘택을 포함하고,
    상기 캐패시터 다이는:
    전면 및 상기 전면에 대향하는 후면을 포함하는 제2 기판;
    상기 제2 기판의 상기 전면 상의 층간 절연막, 상기 층간 절연막은 적어도 하나의 홀을 포함하고;
    상기 홀 내에 제공된 캐패시터; 및
    상기 캐패시터 상의 제2 배선 층을 포함하며,
    상기 제2 배선 층은 상기 제1 배선 층을 마주보며 상기 제1 배선층과 연결되는 3차원 집적 회로 구조체.
  2. 제1항에 있어서,
    상기 파워 전송 네트워크 아래에 제공된 외부 연결 부재를 더 포함하되,
    상기 외부 연결 부재를 통해 상기 파워 전송 네트워크에 파워가 인가되는 3차원 집적 회로 구조체.
  3. 제2항에 있어서,
    상기 파워 전송 네트워크에 인가된 상기 파워는 상기 관통 콘택을 통해 상기 제1 배선 층 및 상기 제2 배선 층에 전달되고,
    상기 제1 배선 층에 전달된 상기 파워는 상기 소자 층에 인가되며,
    상기 제2 배선 층에 전달된 상기 파워는 상기 캐패시터에 인가되는 3차원 집적 회로 구조체.
  4. 제1항에 있어서,
    상기 소자 층은 로직 회로를 구성하는 복수개의 트랜지스터들을 포함하고,
    상기 제1 및 제2 배선 층들을 통해 상기 로직 회로와 상기 캐패시터간에 신호가 서로 수직적으로 교환되는 3차원 집적 회로 구조체.
  5. 제1항에 있어서,
    상기 캐패시터는:
    상기 제2 기판의 상기 전면 상의 하부 전극, 상기 하부 전극은 상기 홀에 의해 노출되고; 및
    상기 홀 내에 순차적으로 적층된 제1 전극, 유전막, 제2 전극 및 상부 전극을 포함하며,
    상기 제1 전극의 바닥부는 상기 하부 전극과 접촉하고,
    상기 상부 전극은 상기 제2 배선 층의 제1 파워 배선과 전기적으로 연결되며,
    상기 하부 전극은 상기 제2 배선 층의 제2 파워 배선과 전기적으로 연결되는 3차원 집적 회로 구조체.
  6. 제5항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 홀의 프로파일에 대응하는 실린더 형태를 갖는 3차원 집적 회로 구조체.
  7. 제1항에 있어서,
    상기 제1 배선 층의 최상부의 연결 패드와 상기 제2 배선 층의 최상부 배선이 서로 직접 접합되는 3차원 집적 회로 구조체.
  8. 제1항에 있어서,
    상기 제1 기판은 로직 셀 영역 및 더미 셀 영역을 포함하고,
    상기 관통 콘택은 상기 더미 셀 영역을 관통하는 3차원 집적 회로 구조체.
  9. 제1항에 있어서,
    상기 관통 콘택의 하부는 상기 파워 전송 네트워크의 하부 배선과 접촉하고,
    상기 관통 콘택의 상부는 상기 제1 배선 층의 파워 배선과 접촉하는 3차원 집적 회로 구조체.
  10. 제9항에 있어서,
    상기 관통 콘택의 상기 하부의 직경은, 상기 관통 콘택의 상기 상부의 직경보다 큰 3차원 집적 회로 구조체.
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