CN116031249A - 三维集成电路结构 - Google Patents

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安正勋
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Abstract

公开了一种三维集成电路结构，其包括有源器件管芯和堆叠在有源器件管芯上的无源器件管芯。有源器件管芯包括：第一基板，包括彼此相反的正面和背面；在第一基板的背面上的供电网络；在第一基板的正面上的器件层；在器件层上的第一布线层；以及从供电网络垂直地延伸到第一布线层的贯通接触。无源器件管芯包括：第二基板，包括彼此相反的正面和背面，第二基板的正面面对第一基板的正面；在第二基板的正面上的层间电介质层，层间电介质层包括至少一个孔；在孔中的无源器件；以及在无源器件上的第二布线层，其中第二布线层面对并连接到第一布线层。

Description

三维集成电路结构
技术领域
本公开的实施方式涉及三维集成电路结构和制造其的方法，更具体地，涉及具有改善的电特性的三维集成电路结构和制造其的方法。
背景技术
在半导体工业中，需要半导体器件的高容量、纤薄和小尺寸以及使用该半导体器件的电子产品，因此提出了各种封装技术。提供半导体封装来实现集成电路芯片，以胜任在电子产品中的使用。半导体封装通常被配置为使得半导体芯片安装在印刷电路板(PCB)上并且接合线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，电子产品对高性能、高速度和紧凑尺寸有日益增长的需求。
发明内容
示例实施方式提供了具有改善的电特性的三维集成电路结构。
实施方式还提供了制造具有改善的电特性的三维集成电路结构的方法。
根据实施方式，一种三维集成电路结构可以包括有源器件管芯和堆叠在有源器件管芯上的无源器件管芯。有源器件管芯可以包括包含彼此相反的正面和背面的第一基板、在第一基板的背面上的供电网络、在第一基板的正面上的器件层、在器件层上的第一布线层、以及从供电网络垂直地延伸到第一布线层的贯通接触。无源器件管芯可以包括：包括彼此相反的正面和背面的第二基板，第二基板的正面面对第一基板的正面；在第二基板的正面上的层间电介质层，层间电介质层包括至少一个孔；在孔中的无源器件；以及在无源器件上的第二布线层，其中第二布线层面对并连接到第一布线层。
根据实施方式，一种三维集成电路结构可以包括：第一管芯，包括依次堆叠的供电网络、第一基板、器件层和第一布线层；在第一管芯上的第二管芯，第二管芯包括依次堆叠在第一布线层上的第二布线层、电容器层和第二基板；从供电网络垂直地延伸到第一布线层的贯通接触；以及在供电网络下方的外部连接构件。贯通接触的下部可以与供电网络的下部线接触。贯通接触的上部可以与第一布线层的电源线接触。贯通接触的下部的宽度可以大于贯通接触的上部的宽度。电力可以通过供电网络、贯通接触、第一布线层和第二布线层从外部连接构件垂直地传输到电容器层。
根据实施方式，一种三维集成电路结构可以包括：包括多个堆叠的下部线的供电网络；在供电网络上的第一半导体基板；多个晶体管，在第一半导体基板上并构成逻辑电路；第一布线层，在所述多个晶体管上包括多个金属层；贯通接触，将供电网络电连接到所述多个金属层中的第一金属层，贯通接触穿透第一半导体基板并垂直地延伸；在第一布线层上的第二布线层；在第二布线层上的电容器层，电容器层包括层间电介质层和穿透层间电介质层的电容器；以及在电容器层上的第二半导体基板。所述多个晶体管和电容器可以通过第一布线层和第二布线层彼此电连接。
附图说明
图1示出了显示根据实施方式的逻辑管芯的平面图。
图2A、图2B、图2C、图2D和图2E示出了分别沿着图1的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。
图3示出了显示根据实施方式的半导体封装的截面图。
图4示出了图3所示的部分M的放大截面图，显示根据实施方式的三维集成电路结构。
图5至图8示出了图3所示的部分M的截面图，显示根据实施方式的制造三维集成电路结构的方法。
图9A、图9B、图9C、图9D和图9E示出了分别沿着图1的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图，显示根据实施方式的逻辑管芯。
具体实施方式
图1示出了显示根据实施方式的逻辑管芯的平面图。图2A、图2B、图2C、图2D和图2E示出了分别沿着图1的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。
参照图1和图2A至图2E，逻辑管芯LGC可以包括在第一基板SUB1上的逻辑单元区LCR和连接区CNR。逻辑单元区LCR可以包括构成逻辑电路的逻辑单元(或标准单元)。如本领域已知的，逻辑电路可以包括由基本逻辑门(AND(与)、OR(或)等)组成的布尔逻辑表达式所定义的组合逻辑和时序逻辑电路元件。逻辑电路的示例不限于复用器、寄存器、算术逻辑单元和存储器。图1所示的逻辑单元区LCR可以例如示出多个逻辑单元之一。至少一个贯通接触TCT可以提供在连接区CNR上。
下面将参照图1和图2A至图2D详细描述逻辑单元区LCR。第一基板SUB1可以具有彼此相反的第一表面SUB1a和第二表面SUB1b。第一表面SUB1a可以是第一基板SUB1的顶表面或正面，第二表面SUB1b可以是第一基板SUB1的底表面或背面。
器件层可以提供在第一基板SUB1的第一表面SUB1a上。第一基板SUB1可以包括第一有源区PR和第二有源区NR。在实施方式中，第一有源区PR可以是p型金属氧化物半导体场效应晶体管(PMOSFET)区，第二有源区NR可以是n型金属氧化物半导体场效应晶体管(NMOSFET)区。第一基板SUB1可以是化合物半导体基板或包括硅、锗或硅锗的半导体基板。例如，第一基板SUB1可以是硅基板。
第一有源区PR和第二有源区NR可以由形成在第一基板SUB1的上部上的第二沟槽TR2限定。第二沟槽TR2可以设置在第一有源区PR和第二有源区NR之间。第一有源区PR和第二有源区NR可以隔着第二沟槽TR2在第一方向D1上彼此间隔开。第一有源区PR和第二有源区NR中的每个可以在与第一方向D1交叉的第二方向D2上延伸。
第一有源图案AP1和第二有源图案AP2可以分别提供在第一有源区PR和第二有源区NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上彼此平行地延伸。第一有源图案AP1和第二有源图案AP2可以是第一基板SUB1的垂直突出部分。第一沟槽TR1可以被限定在相邻的第一有源图案AP1之间以及在相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括硅氧化物层。第一有源图案AP1和第二有源图案AP2可以具有垂直突出高过器件隔离层ST的顶表面的水平的其上部(见图2C)。第一有源图案AP1和第二有源图案AP2中的每个可以在其上部处具有鳍形。器件隔离层ST可以不形成在第一有源图案AP1和第二有源图案AP2的上部上。器件隔离层ST可以形成在第一有源图案AP1和第二有源图案AP2的下侧壁上。
第一有源图案AP1可以具有形成在其上部上的第一源极/漏极图案SD1。第一源极/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区。第一沟道图案CH1可以插置在一对第一源极/漏极图案SD1之间。第二有源图案AP2可以具有形成在其上部上的第二源极/漏极图案SD2。第二源极/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区。第二沟道图案CH2可以插置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一和第二源极/漏极图案SD1和SD2可以具有与第一和第二沟道图案CH1和CH2的顶表面共面的其顶表面。又例如，第一和第二源极/漏极图案SD1和SD2可以具有形成得比第一和第二沟道图案CH1和CH2的顶表面的水平高的其顶表面。
第一源极/漏极图案SD1可以包括其晶格常数大于第一基板SUB1的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，第一源极/漏极图案SD1可以向第一沟道图案CH1提供压缩应力。根据实施方式，第二源极/漏极图案SD2可以包括与第一基板SUB1的半导体元素相同的半导体元素(例如，Si)。
可以提供栅电极GE，其在第一方向D1上延伸，同时跨越第一有源图案AP1和第二有源图案AP2。栅电极GE可以沿第二方向D2以规则节距排列。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2垂直地重叠。每个栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和相反的侧壁。
返回参照图2C，栅电极GE可以提供在第一沟道图案CH1的第一顶表面TS1上以及在第一沟道图案CH1的至少一个第一侧壁SW1上。栅电极GE可以提供在第二沟道图案CH2的第二顶表面TS2上以及在第二沟道图案CH2的至少一个第二侧壁SW2上。根据实施方式，根据本实施方式的晶体管可以是其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维场效应晶体管(例如，FinFET)。
返回参照图1和图2A至图2D，一对栅极间隔物GS可以设置在每个栅电极GE的相反侧壁上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔物GS可以具有比栅电极GE的顶表面的水平高的顶表面。栅极间隔物GS的顶表面可以与下面将讨论的第一层间电介质层110的顶表面共面。栅极间隔物GS可以包括SiCN、SiCON和SiN中的至少一种。或者，栅极间隔物GS可以每个包括由SiCN、SiCON和SiN中的至少两种形成的多层。
栅极盖图案GP可以提供在每个栅电极GE上。栅极盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极盖图案GP可以包括相对于下面将讨论的第一层间电介质层110和第二层间电介质层120具有蚀刻选择性的材料。例如，栅极盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极电介质层GI可以插置在栅电极GE和第一有源图案AP1之间以及在栅电极GE和第二有源图案AP2之间。栅极电介质层GI可以沿着置于栅极电介质层GI上的栅电极GE的底表面延伸。例如，栅极电介质层GI可以形成在第一沟道图案CH1的第一顶表面TS1和第一侧壁SW1上。栅极电介质层GI可以形成在第二沟道图案CH2的第二顶表面TS2和第二侧壁SW2上。栅极电介质层GI可以形成在置于栅电极GE下的器件隔离层ST的顶表面上(见图2C)。
在实施方式中，栅极电介质层GI可以包括其介电常数大于硅氧化物的介电常数的高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钛钡氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以提供在栅极电介质层GI上，并且可以与第一和第二沟道图案CH1和CH2相邻。第一金属图案可以包括控制晶体管的阈值电压的功函数金属。可以调节第一金属图案的厚度和组成来实现期望的阈值电压。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种以及氮(N)。第一金属图案可以进一步包括碳(C)。第一金属图案可以包括多个堆叠的功函数金属层。
第二金属图案可以包括其电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种。
第一层间电介质层110可以提供在第一基板SUB1上。第一层间电介质层110可以形成在栅极间隔物GS以及第一和第二源极/漏极图案SD1和SD2上。第一层间电介质层110可以具有与栅极盖图案GP的顶表面和栅极间隔物GS的顶表面基本上共面的顶表面。第一层间电介质层110可以在其上提供有第二层间电介质层120，该第二层间电介质层120形成在栅极盖图案GP上。第三层间电介质层130可以提供在第二层间电介质层120上。例如，第一层间电介质层110、第二层间电介质层120和第三层间电介质层130可以包括硅氧化物层。
可以提供有源接触AC，其穿透第一层间电介质层110和第二层间电介质层120以对应地电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。每个有源接触AC可以提供在两个相邻的栅电极GE之间。
有源接触AC可以是自对准接触。例如，栅极盖图案GP和栅极间隔物GS可以用于以自对准方式形成有源接触AC。有源接触AC可以形成在例如栅极间隔物GS的侧壁的至少一部分上。尽管未示出，但有源接触AC可以形成在栅极盖图案GP的顶表面的一部分上。
硅化物图案SC可以插置在有源接触AC和第一源极/漏极图案SD1之间以及在有源接触AC和第二源极/漏极图案SD2之间。有源接触AC可以通过硅化物图案SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2中的一个。硅化物图案SC可以包括金属硅化物，例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。
有源接触AC可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括铝、铜、钨、钼和钴中的至少一种。阻挡图案BM可以形成在导电图案FM的侧壁和底表面上。阻挡图案BM可以包括金属氮化物层或金属层和金属氮化物层的组合。金属层可以包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括钛氮化物(TiN)层、钽氮化物(TaN)层、钨氮化物(WN)层、镍氮化物(NiN)层、钴氮化物(CoN)层和铂氮化物(PtN)层中的至少一种。
至少一个栅极接触GC可以被提供为穿透第二层间电介质层120和栅极盖图案GP以电连接到栅电极GE。当在平面中观察时，栅极接触GC可以设置在第一有源区PR和第二有源区NR之间。栅极接触GC可以设置在填充第二沟槽TR2的器件隔离层ST上。
栅极接触GC可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。栅极接触GC的导电图案FM和阻挡图案BM可以分别与有源接触AC的导电图案FM和阻挡图案BM相同。
第一金属层M1可以提供在第三层间电介质层130中。第一金属层M1可以包括线INL和通路VI。线INL可以提供在第三层间电介质层130的上部中，通路VI可以提供在第三层间电介质层130的下部中。通路VI可以对应地提供在线INL下方。
例如，线INL可以在第二方向D2上彼此平行地延伸。线INL可以沿第一方向D1以规则节距排列。每个通路VI可以将线IL连接到有源接触AC和栅极接触GC中的至少一个。
如参照图4所讨论的，附加的金属层(例如，M2、M3、M4等)可以堆叠在第一金属层M1上。堆叠的金属层可以包括将逻辑单元彼此连接的布设线。
供电网络PDN可以提供在第一基板SUB1的第二表面SUB1b上。供电网络PDN可以包括依次堆叠在第一基板SUB1的第二表面SUB1b上的第四层间电介质层140和第五层间电介质层150。
供电网络PDN可以进一步包括第一下部线LM1和第二下部线LM2。第一下部线LM1可以提供在第四层间电介质层140中，第二下部线LM2可以提供在第五层间电介质层150中。下通路LVI可以提供在第一下部线LM1和第二下部线LM2之间。
供电网络PDN可以包括将电力施加到第一金属层M1中的线INL的电源线的布线网络。尽管未在图中示出，但是下金属层可以附加地设置在第五层间电介质层150下方。
参照图1和图2E，下面将详细描述逻辑管芯LGC的连接区CNR。连接区CNR可以包括至少一个虚设单元区DMR和至少一个贯通接触TCT。虚设单元区DMR可以是将电力从供电网络PDN施加到第一金属层M1的电源线的抽头单元。与逻辑单元区LCR不同，虚设单元区DMR可以不包括逻辑元件。例如，虚设单元区DMR可以具有向电源线提供电力的功能，但可以不具有电路功能。
虚设单元区DMR可以具有与上面讨论的逻辑单元区LCR的结构基本相同的结构。例如，与逻辑单元区LCR类似，虚设单元区DMR可以包括第一有源区PR、第二有源区NR以及在第一和第二有源区PR和NR上的三维场效应晶体管。与逻辑单元区LCR相同，虚设单元区DMR上可以在其上提供有有源接触AC、栅极接触GC和第一金属层M1。
与逻辑单元区LCR不同，连接区CNR上的虚设单元区DMR可以是不构成逻辑电路的虚设区。例如，虚设单元区DMR上的晶体管可以是虚设晶体管。当由于虚设单元区DMR不用作实质上有用的逻辑单元的事实而在虚设单元区DMR上根本没有形成图案时，虚设单元区DMR的图案密度可在用于形成逻辑单元区LCR的光刻工艺中突然降低。这可能引起光刻工艺的缺陷。因此，可以对虚设单元区DMR相同地执行用于形成逻辑单元区LCR的工艺。
返回参照图1，贯通接触TCT可以被提供为与逻辑单元区LCR间隔开一定距离。在实施方式中，贯通接触TCT可以选择性地提供在除了逻辑单元区LCR以外的连接区CNR上(或者，在虚设单元区DMR上)。
返回参照图1和图2E，第一基板SUB1可以在其上部上具有第三沟槽TR3，该第三沟槽TR3将第一有源图案AP1在第二方向D2上分成两部分。器件隔离层ST可以填充第三沟槽TR3。
贯通接触TCT可以被提供为在垂直方向(或第三方向D3)上从供电网络PDN延伸到第一金属层M1。贯通接触TCT可以穿透第一基板SUB1和填充第三沟槽TR3的器件隔离层ST。贯通接触TCT可以连接到第一金属层M1的电源线INL_P。
贯通接触TCT的顶表面TCTt可以直接连接到第一金属层M1中的电源线INL_P的底表面。可以在电源线INL_P和贯通接触TCT的顶表面TCTt之间省略通路VI。例如，贯通接触TCT和电源线INL_P可以直接彼此连接而无需通路VI。贯通接触TCT可以从第一金属层M1中的电源线INL_P的底表面垂直延伸到第一基板SUB1的第二表面SUB1b。
贯通接触TCT的上部可以穿透第三层间电介质层130以位于第一金属层M1内部。保护电介质图案PIP可以提供在贯通接触TCT的突出部分上。例如，保护电介质图案PIP可以形成在贯通接触TCT的上侧壁TCTu上。保护电介质图案PIP可以包括SiN、SiCN和SiON中的至少一种。
贯通接触TCT的顶表面TCTt可以设置得高于第二层间电介质层120的顶表面的水平。贯通接触TCT的顶表面TCTt可以设置在第三层间电介质层130的底表面的水平与第三层间电介质层130的顶表面的水平之间的水平处。贯通接触TCT的顶表面TCTt可以设置在与通路VI的顶表面的水平基本相同的水平处。保护电介质图案PIP可以从第二层间电介质层120的顶表面延伸到电源线INL_P的底表面。
贯通接触TCT可以具有在从其下部朝向其上部的方向上减小的直径。例如，贯通接触TCT可以在其与供电网络PDN的第一下部线LM1接触的下部处具有第一直径DI1。贯通接触TCT可以在其与第一金属层M1的电源线INL_P接触的上部处具有第二直径DI2。第二直径DI2可以小于第一直径DI1。根据实施方式，第一直径DI1和第二直径DI2可以表示贯通接触TCT在D2方向上的第一宽度和第二宽度。
贯通接触TCT可以包括导电图案FM，并且还可以包括形成在导电图案FM上的阻挡图案BM和电介质间隔物SPC。导电图案FM可以具有垂直延伸的柱形。阻挡图案BM可以形成在导电图案FM的外侧壁上。阻挡图案BM可以暴露导电图案FM的顶表面和底表面。电介质间隔物SPC可以形成在阻挡图案BM的外侧壁上。
导电图案FM可以包括铝、铜、钨、钼和钴中的至少一种。阻挡图案BM可以包括金属氮化物层或金属层和金属氮化物层的组合。金属氮化物层可以包括钛氮化物(TiN)层、钽氮化物(TaN)层、钨氮化物(WN)层、镍氮化物(NiN)层、钴氮化物(CoN)层和铂氮化物(PtN)层中的至少一种。
电力可以经由贯通接触TCT从第一基板SUB1的第二表面SUB1b上的供电网络PDN传输到第一基板SUB1的第一表面SUB1a上的电源线INL_P。传送到电源线INL_P的电力可以通过有源接触AC传输到逻辑单元区LCR的晶体管。例如，贯通接触TCT可以将电力从供电网络PDN垂直传输到第一表面SUB1a上的器件层。
图3示出了显示根据实施方式的半导体封装的截面图。图4示出了图3所示的部分M的放大截面图，显示根据实施方式的三维集成电路结构。
参照图3，可以在封装基板BRD上提供三维集成电路结构ICS。在实施方式中，三维集成电路结构ICS可以包括堆叠的第一管芯LGC和第二管芯ISC。第二管芯ISC可以堆叠在第一管芯LGC上。
第一管芯LGC可以是设置在三维集成电路结构ICS的底层的半导体芯片。在实施方式中，第一管芯LGC可以是上面参照图1和图2A至图2E讨论的逻辑管芯LGC。第二管芯ISC可以是设置在三维集成电路结构ICS的顶层的半导体芯片。在实施方式中，第二管芯ISC可以是电容器管芯。
多个外部连接构件ECT可以提供在三维集成电路结构ICS和封装基板BRD之间。外部连接构件ECT可以包括连接到逻辑管芯LGC的供电网络PDN的凸块图案BMP、以及在凸块图案BMP上的焊料图案SLD。三维集成电路结构ICS可以通过外部连接构件ECT连接到封装基板BRD。电力可以通过外部连接构件ECT从封装基板BRD施加到三维集成电路结构ICS。
逻辑管芯LGC可以包括第一基板(也可以称为“第一半导体基板”)SUB1。逻辑管芯LGC可以包括在第一基板SUB1的第二表面SUB1b上的供电网络PDN。逻辑管芯LGC可以包括在第一基板SUB1的第一表面SUB1a上的第一布线层MEL1和器件层DEL。
逻辑管芯LGC可以包括在第三方向D3上从供电网络PDN延伸到第一布线层MEL1的贯通接触TCT。电力可以经由贯通接触TCT从供电网络PDN传输到器件层DEL。
电容器管芯ISC可以包括第二基板(也可以称为“第二半导体基板”)SUB2。第二基板SUB2可以具有第一表面SUB2a和第二表面SUB2b。第二表面SUB2b可以与第一表面SUB2a相反。第二基板SUB2的第二表面SUB2b可以是三维集成电路结构ICS的顶表面，该顶表面可以暴露在外部。
电容器管芯ISC可以包括在第二基板SUB2的第一表面SUB2a上的电容器层CAL。电容器管芯ISC可以包括在电容器层CAL上的第二布线层MEL2。第二布线层MEL2可以面对并接触逻辑管芯LGC的第一布线层MEL1。逻辑管芯LGC的第一布线层MEL1可以电连接到电容器管芯ISC的第二布线层MEL2。
参照图3和图4，下面将详细描述三维集成电路结构ICS的内部结构。逻辑管芯LGC的供电网络PDN可以包括设置在供电网络PDN的最下部中的焊盘PAD。焊盘PAD可以在其上对应地提供有外部连接构件ECT。电力可以施加到外部连接构件ECT到供电网络PDN。
逻辑管芯LGC的器件层DEL可以包括通过半导体制造的前道工序工艺形成的前道工序(FEOL)层。器件层DEL可以包括上面参照图1和图2A至图2D讨论的晶体管及接触AC和GC。例如，器件层DEL可以包括构成晶体管的源极/漏极图案SD和栅电极GE。器件层DEL可以包括联接到对应的源极/漏极图案SD的有源接触AC。
第一布线层MEL1可以提供在器件层DEL上。第一布线层MEL1可以包括依次堆叠的第一金属层M1、第二金属层M2、第三金属层M3和第四金属层M4。第一金属层M1至第四金属层M4中的每个可以包括线和通路。
贯通接触TCT可以穿透第一基板SUB1和器件层DEL以将供电网络PDN电连接到第一金属层M1。电力可以经由贯通接触TCT和第一金属层M1从供电网络PDN传输到器件层DEL。
第一布线层MEL1可以包括在其最上部处的连接焊盘BPD。例如，连接焊盘BPD可以提供在第四金属层M4上。连接焊盘BPD可以包括金属，诸如铜。连接焊盘BPD可以用作用于电连接到电容器管芯ISC的连接焊盘。
电容器管芯ISC可以面朝下堆叠在逻辑管芯LGC上。下面将详细描述电容器管芯ISC。第二基板SUB2可以具有彼此相反的第一表面SUB2a和第二表面SUB2b。第一表面SUB2a可以是第二基板SUB2的顶表面或正面，第二表面SUB2b可以是第二基板SUB2的底表面或背面。第二基板SUB2的第二表面SUB2b可以是三维集成电路结构ICS的顶表面，该顶表面可以暴露在外部。
电介质层IL可以提供在第二基板SUB2的第一表面SUB2a上。电介质层IL可以直接形成在第一表面SUB2a上。电容器层CAL可以提供在电介质层IL上。
电容器层CAL可以包括在电介质层IL上的电容器CAP和第六层间电介质层210。多个孔DHO可以形成在第六层间电介质层210中。每个孔DHO可以具有随着与第二基板SUB2的距离减小而逐渐减小的直径。
电容器CAP可以包括底电极BEL，并且还可以包括依次堆叠在底电极BEL上的第一电极EL1、电介质层DIL、第二电极EL2和顶电极TEL。底电极BEL可以提供在电介质层IL的顶表面上。底电极BEL可以具有二维板形。第六层间电介质层210可以形成在底电极BEL上。
第一电极EL1、电介质层DIL、第二电极EL2和顶电极TEL可以提供在第六层间电介质层210的孔DHO中。第一电极EL1、电介质层DIL和第二电极EL2中的每个可以在孔DHO中具有规则的厚度。第一电极EL1、电介质层DIL和第二电极EL2可以不完全填充孔DHO，而是可以部分地填充孔DHO。顶电极TEL可以完全填充孔DHO。第一电极EL1、电介质层DIL、第二电极EL2和顶电极TEL也可以提供在第六层间电介质层210的顶表面上。
第一电极EL1可以电连接到底电极BEL。第二电极EL2可以电连接到顶电极TEL。第一电压可以通过底电极BEL施加到第一电极EL1，第二电压可以通过顶电极TEL施加到第二电极EL2。
第二布线层MEL2可以提供在电容器层CAL上。第二布线层MEL2可以包括第七层间电介质层220。第七层间电介质层220可以提供在第六层间电介质层210上，覆盖电容器CAP的上部。
在第七层间电介质层220中，第二布线层MEL2可以包括第一和第二通路VI1和VI2以及第一和第二电源线POL1和POL2。第一电源线POL1可以通过第一通路VI1连接到顶电极TEL。因为顶电极TEL与第二电极EL2接触，所以第一电源线POL1可以电连接到第二电极EL2。
第二电源线POL2可以通过第二通路VI2连接到底电极BEL。因为底电极BEL与第一电极EL1接触，所以第二电源线POL2可以电连接到第一电极EL1。
在实施方式中，可以向第一电源线POL1供应电源电压(VDD)，并且可以向第二电源线POL2供应接地电压(VSS)。包括电源电压(VDD)和接地电压(VSS)的电力可以通过逻辑管芯LGC的第一布线层MEL1传输到第一电源线POL1和第二电源线POL2。
第一电极EL1和第二电极EL2中的每个可以包括导电的金属氮化物，诸如TiN或TaN。电介质层DIL可以包括高k电介质材料，诸如铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐或其组合。顶电极TEL可以包括半导体材料，例如多晶硅。底电极BEL可以包括半导体材料或金属材料，诸如钛(Ti)、钽(Ta)、铝(Al)、钨(W)或钼(Mo)。
第二布线层MEL2的第一和第二电源线POL1和POL2可以与第一布线层MEL1的连接焊盘BPD接触。在实施方式中，第一电源线POL1和第二电源线POL2可以联接到连接焊盘BPD。例如，Cu-Cu接合可以提供在连接焊盘BPD与第一和第二电源线POL1和POL2之间。
根据实施方式的三维集成电路结构ICS可以包括包含背面供电网络PDN的逻辑管芯LGC，并且还可以包括面朝下堆叠在逻辑管芯LGC上的电容器管芯ISC。电力可以在垂直于供电网络PDN的第三方向D3上传输，并且可以直接传输到逻辑管芯LGC的器件层DEL和电容器管芯ISC的电容器层CAL。因为三维集成电路结构ICS被配置为将电力在垂直方向上直接传输到逻辑管芯LGC和电容器管芯ISC，所以可以提高电力传输效率以改善电特性。
集成堆叠式电容器可以被包括在三维集成电路结构ICS的电容器管芯ISC中，因此电容器管芯ISC可以具有增大的电容和改善的电特性。因为逻辑管芯LGC的第一布线层MEL1和电容器管芯ISC的第二布线层MEL2在彼此直接接触的同时连接，所以可以在逻辑管芯LGC和电容器管芯ISC之间迅速传输信号。综上所述，三维集成电路结构ICS可以提高信号处理速度。
图5至图8示出了图3所示的部分M的截面图，显示根据实施方式的制造三维集成电路结构的方法。
参照图5，可以执行用于制造半导体芯片的前道工序(FEOL)工艺，从而可以在第一基板SUB1的第一表面SUB1a上形成器件层DEL。例如，可以在第一基板SUB1的上部上形成多个源极/漏极图案SD。可以在第一基板SUB1上形成多个栅电极GE。可以形成多个有源接触AC用于连接到对应的源极/漏极图案SD。
可以执行用于制造半导体芯片的后道工序(BEOL)工艺以在器件层DEL上形成第一布线层MEL1。例如，第一布线层MEL1的形成可以包括依次形成(或堆叠)多个第一、第二、第三和第四金属层M1、M2、M3和M4。可以在第一布线层MEL1的最上部处形成多个连接焊盘BPD。可以通过用于制造半导体芯片的FEOL和BEOL工艺来制备逻辑管芯LGC。
参照图6，可以制造电容器管芯ISC。例如，可以在第二基板SUB2的第一表面SUB2a上形成电介质层IL。可以在电介质层IL上形成电容器层CAL。
下面将详细描述电容器层CAL的形成。可以在电介质层IL上形成底电极BEL。可以在底电极BEL上形成第六层间电介质层210。可以形成多个孔DHO以穿透第六层间电介质层210从而暴露底电极BEL的顶表面。可以在多个孔DHO中依次形成第一电极EL1、电介质层DIL、第二电极EL2和顶电极TEL以获得电容器CAP。
可以在电容器CAP上形成第七层间电介质层220。可以在第七层间电介质层220中形成第二布线层MEL2。第二布线层MEL2的形成可以包括形成第一通路VI1和第二通路VI2以及形成第一电源线POL1和第二电源线POL2。
可以将制造的电容器管芯ISC倒置以使第二基板SUB2的第二表面SUB2b面朝上。可以将电容器管芯ISC面朝下堆叠在逻辑管芯LGC上，因此逻辑管芯LGC和电容器管芯ISC可以彼此联接。例如，逻辑管芯LGC的第一布线层MEL1和电容器管芯ISC的第二布线层MEL2可以通过Cu-Cu接合直接彼此联接。
参照图7，由于电容器管芯ISC堆叠在逻辑管芯LGC上，因此可以形成三维集成电路结构ICS。可以将三维集成电路结构ICS倒置以使第一基板SUB1的第二表面SUB1b面朝上。
第一基板SUB1的第二表面SUB1b可以经历各向异性蚀刻工艺以形成穿透第一基板SUB1的贯通接触孔TCH。蚀刻工艺可以继续直到贯通接触孔TCH暴露第一金属层M1。可以用导电材料填充贯通接触孔TCH以形成贯通接触TCT。贯通接触TCT可以与第一金属层M1的电源线直接接触。
第一基板SUB1的第二表面SUB1b可以经历化学机械抛光(CMP)工艺以减小第一基板SUB1的厚度。可以执行CMP工艺从而可以通过第二表面SUB1b暴露贯通接触TCT的顶表面。
参照图8，可以执行半导体工艺以在第一基板SUB1的第二表面SUB1b上形成供电网络PDN。例如，可以在第二表面SUB1b上形成第一下部线LM1，可以在第一下部线LM1上形成第二下部线LM2。第一下部线LM1中的至少一条可以与贯通接触TCT接触。例如，第一下部线LM1可以经由贯通接触TCT电连接到第一金属层M1。
可以在第二下部线LM2上形成多个焊盘PAD。焊盘PAD可以暴露在外部。第一下部线LM1和第二下部线LM2以及焊盘PAD可以构成供电网络PDN。
返回参照图4，可以在焊盘PAD上对应地形成外部连接构件ECT。例如，可以执行镀覆工艺以在焊盘上形成凸块图案BMP。可以在凸块图案BMP上形成焊料图案SLD。如图3所示，可以将制造的三维集成电路结构ICS安装在封装基板BRD上。三维集成电路结构ICS可以用作半导体封装的处理器芯片。
图9A、图9B、图9C、图9D和图9E示出了分别沿着图1的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图，显示根据实施方式的逻辑管芯。在以下实施方式中，将省略对与上面参照图1和图2A至图2E讨论的技术特征重复的技术特征的详细描述，并将详细描述与上面参照图1和图2A至图2E讨论的技术特征的不同之处。
参照图1和图9A至图9E，第一基板SUB1可以被提供为包括逻辑单元区LCR和连接区CNR。例如，逻辑单元区LCR可以包括第一有源区PR和第二有源区NR。
器件隔离层ST可以提供在第一基板SUB1上。器件隔离层ST可以限定在第一基板SUB1的上部上的第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以分别被限定在第一有源区PR和第二有源区NR上。
第一有源图案AP1和第二有源图案AP2可以分别包括第一沟道图案CH1和第二沟道图案CH2。例如，第一沟道图案CH1可以包括垂直堆叠的多个第一半导体图案SP1。堆叠的第一半导体图案SP1可以在第三方向D3上彼此间隔开。堆叠的第一半导体图案SP1可以彼此垂直地重叠。第二沟道图案CH2可以包括垂直堆叠的多个第二半导体图案SP2。堆叠的第二半导体图案SP2可以在第三方向D3上彼此间隔开。堆叠的第二半导体图案SP2可以彼此垂直地重叠。第一半导体图案SP1和第二半导体图案SP2可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。
第一有源图案AP1可以进一步包括第一源极/漏极图案SD1。构成第一沟道图案CH1的堆叠的第一半导体图案SP1可以插置在一对相邻的第一源极/漏极图案SD1之间。堆叠的第一半导体图案SP1可以将这一对相邻的第一源极/漏极图案SD1彼此连接。
第二有源图案AP2可以进一步包括第二源极/漏极图案SD2。构成第二沟道图案CH2的堆叠的第二半导体图案SP2可以插置在一对相邻的第二源极/漏极图案SD2之间。堆叠的第二半导体图案SP2可以将这一对相邻的第二源极/漏极图案SD2彼此连接。
多个栅电极GE可以被提供为在第一方向Dl上延伸并跨越第一沟道图案CH1和第二沟道图案CH2。栅电极GE可以与第一和第二沟道图案CH1和CH2垂直地重叠。一对栅极间隔物GS可以设置在栅电极GE的相反的侧壁上。栅极盖图案GP可以提供在栅电极GE上。
返回参照图9C，栅电极GE可以围绕第一半导体图案SP1和第二半导体图案SP2。例如，栅电极GE可以提供在最上面的第一半导体图案SP1的顶表面TS、至少一个侧壁SW和底表面BS上。例如，栅电极GE可以形成在第一半导体图案SP1和第二半导体图案SP2中的每个的顶表面和底表面以及相反的侧壁上。根据本实施方式的晶体管可以是其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维场效应晶体管(例如，MBCFET、纳米片晶体管或GAAFET)。
返回参照图1和图9A至图9E，栅极电介质层GI可以提供在栅电极GE与第一和第二沟道图案CH1和CH2中的每个之间。栅极电介质层GI可以形成在第一半导体图案SP1和第二半导体图案SP2上。
在第二有源区NR上，电介质图案IP可以插置在栅极电介质层GI和第二源极/漏极图案SD2之间。栅极电介质层GI和电介质图案IP可以将栅电极GE与第二源极/漏极图案SD2分隔开。相比之下，可以从第一有源区PR省略电介质图案IP。
第一层间电介质层110和第二层间电介质层120可以提供在第一基板SUB1的正面上。有源接触AC可以被提供为穿透第一层间电介质层110和第二层间电介质层120以对应地连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触GC可以被提供为穿透第二层间电介质层120和栅极盖图案GP以电连接到栅电极GE。有源接触AC和栅极接触GC的详细描述可以与上面参照图1和图2A至图2D讨论的详细描述基本相同。
第三层间电介质层130可以提供在第二层间电介质层120上。第一金属层M1可以提供在第三层间电介质层130中。供电网络PDN可以提供在第一基板SUB1的背面上。
贯通接触TCT可以提供在连接区CNR上。贯通接触TCT可以穿透第一基板SUB1。贯通接触TCT可以从供电网络PDN垂直地延伸到第一金属层M1。贯通接触TCT的详细描述可以与上面参照图1和图2E讨论的详细描述基本相同。
根据上述实施方式的三维集成电路结构可以包括包含背面供电网络的逻辑管芯，并且还可以包括晶片接合到逻辑管芯的电容器管芯。施加到供电网络的电力可以直接传输到逻辑管芯和电容器管芯。逻辑管芯的第一布线层和电容器管芯的第二布线层可以在彼此直接接触的同时彼此连接，因此可以在逻辑管芯和电容器管芯之间迅速地传输信号。例如，信号可以沿着逻辑管芯的逻辑电路和电容器管芯的电容器之间的最短路径传输。结果，三维集成电路结构可以提高信号处理速度并且可以改善电特性。
这里要注意的是，尽管通过其中包括三维晶体管的逻辑管芯和包括电容器的电容器管芯彼此联接的上述实施方式描述了本公开，但是本公开不限于此。根据实施方式，包括其它类型的有源器件或其它类型的晶体管的有源器件管芯可以代替逻辑管芯LGC，包括诸如电阻器、电感器等的其它类型的无源器件的无源器件管芯可以代替电容器管芯ISC来实现本公开。
尽管已经参照附图讨论了各种实施方式，但是将理解，在不脱离本公开的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，将理解，上面描述的实施方式仅是说明性的，而不是在所有方面是限制性的。
本申请要求2021年10月26日在韩国知识产权局提交的第10-2021-0143894号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。

Claims (20)

1.一种三维集成电路结构，包括：
有源器件管芯；以及
堆叠在所述有源器件管芯上的无源器件管芯，
其中所述有源器件管芯包括：
包括彼此相反的正面和背面的第一基板；
在所述第一基板的所述背面上的供电网络；
在所述第一基板的所述正面上的器件层；
在所述器件层上的第一布线层；以及
从所述供电网络垂直地延伸到所述第一布线层的贯通接触，
其中所述无源器件管芯包括：
包括彼此相反的正面和背面的第二基板，所述第二基板的所述正面面对所述第一基板的所述正面；
在所述第二基板的所述正面上的层间电介质层，所述层间电介质层包括至少一个孔；
在所述孔中的无源器件；以及
在所述无源器件上的第二布线层，以及
其中所述第二布线层面对并连接到所述第一布线层。
2.根据权利要求1所述的结构，进一步包括在所述供电网络下方用于将电力施加到所述供电网络的外部连接构件。
3.根据权利要求2所述的结构，其中所述贯通接触被配置为将施加到所述供电网络的所述电力传输到所述第一布线层和所述第二布线层，以及
其中所述第一布线层被配置为将所述传输的电力施加到所述器件层，所述第二布线层被配置为将所述传输的电力施加到所述无源器件。
4.根据权利要求1所述的结构，其中所述器件层包括构成逻辑电路的多个晶体管，以及
其中所述第一布线层和所述第二布线层被配置为在所述逻辑电路和所述无源器件之间垂直地传输信号。
5.根据权利要求1所述的结构，其中所述无源器件包括电容器，所述电容器包括：
在所述第二基板的所述正面上的底电极，所述底电极通过所述孔暴露；以及
依次堆叠在所述孔中的第一电极、电介质层、第二电极和顶电极，
其中所述第一电极的底部与所述底电极接触，
其中所述顶电极电连接到所述第二布线层的第一电源线，以及
其中所述底电极电连接到所述第二布线层的第二电源线。
6.根据权利要求5所述的结构，其中所述第一电极和所述第二电极中的每个具有与所述孔的轮廓对应的圆筒形。
7.根据权利要求1所述的结构，其中在所述第一布线层的顶部的连接焊盘直接联接到所述第二布线层的最上面的线。
8.根据权利要求1所述的结构，其中所述第一基板包括逻辑单元区和虚设单元区；以及
其中所述贯通接触穿透所述虚设单元区。
9.根据权利要求1所述的结构，其中所述贯通接触的下部与所述供电网络的下部线接触，以及
其中所述贯通接触的上部与所述第一布线层的电源线接触。
10.根据权利要求9所述的结构，其中所述贯通接触的所述下部的宽度大于所述贯通接触的所述上部的宽度。
11.一种三维集成电路结构，包括：
第一管芯，包括依次堆叠的供电网络、第一基板、器件层和第一布线层；
在所述第一管芯上的第二管芯，所述第二管芯包括依次堆叠在所述第一布线层上的第二布线层、电容器层和第二基板；
从所述供电网络垂直地延伸到所述第一布线层的贯通接触；以及
在所述供电网络下方的外部连接构件，
其中所述贯通接触的下部与所述供电网络的下部线接触，
其中所述贯通接触的上部与所述第一布线层的电源线接触，
其中所述贯通接触的所述下部的宽度大于所述贯通接触的所述上部的宽度，以及
其中所述供电网络、所述贯通接触、所述第一布线层和所述第二布线层被配置为将电力从所述外部连接构件垂直地传输到所述电容器层。
12.根据权利要求11所述的结构，其中所述器件层包括构成逻辑电路的多个晶体管，
其中所述电容器层包括层间电介质层和穿透所述层间电介质层的电容器，以及
其中所述多个晶体管和所述电容器通过所述第一布线层和所述第二布线层彼此电连接。
13.根据权利要求12所述的结构，其中所述电容器包括依次堆叠在穿透所述层间电介质层的孔的内侧壁上的第一电极、电介质层和第二电极。
14.根据权利要求11所述的结构，其中所述外部连接构件包括：
在所述供电网络的焊盘上的凸块图案；以及
在所述凸块图案上的焊料图案。
15.根据权利要求11所述的结构，其中所述贯通接触的顶表面与所述电源线的底表面直接接触。
16.一种三维集成电路结构，包括：
包括多个堆叠的下部线的供电网络；
在所述供电网络上的第一半导体基板；
多个晶体管，在所述第一半导体基板上并构成逻辑电路；
第一布线层，在所述多个晶体管上包括多个金属层；
贯通接触，将所述供电网络电连接到所述多个金属层中的第一金属层，所述贯通接触穿透所述第一半导体基板并垂直地延伸；
在所述第一布线层上的第二布线层；
在所述第二布线层上的电容器层，所述电容器层包括层间电介质层和穿透所述层间电介质层的电容器；以及
在所述电容器层上的第二半导体基板，
其中所述多个晶体管和所述电容器通过所述第一布线层和所述第二布线层彼此电连接。
17.根据权利要求16所述的结构，其中所述贯通接触被配置为将电力从所述供电网络传输到所述第一金属层的电源线。
18.根据权利要求16所述的结构，其中所述电容器包括依次堆叠在穿透所述层间电介质层的孔的内侧壁上的第一电极、电介质层和第二电极。
19.根据权利要求16所述的结构，其中所述第一布线层和所述第二布线层彼此直接联接。
20.根据权利要求16所述的结构，其中所述贯通接触的下部与所述供电网络的下部线接触，
其中所述贯通接触的上部与所述第一金属层接触，以及
其中所述贯通接触的所述下部的宽度大于所述贯通接触的所述上部的宽度。
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