CN115939140A - 半导体装置 - Google Patents

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CN115939140A
CN115939140A CN202211195925.7A CN202211195925A CN115939140A CN 115939140 A CN115939140 A CN 115939140A CN 202211195925 A CN202211195925 A CN 202211195925A CN 115939140 A CN115939140 A CN 115939140A
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CN
China
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contact plug
lower contact
semiconductor device
substrate
level
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CN202211195925.7A
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English (en)
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金景洙
李槿熙
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体装置，所述半导体装置包括：基底，包括在第一方向上延伸的有源区；栅电极，在第二方向上延伸，与有源区交叉；源区/漏区，设置在有源区凹陷的区域中；掩埋互连线，设置在基底中；第一下接触插塞，穿透基底的一部分，并且将源区/漏区中的至少一个与掩埋互连线中的至少一条连接；第二下接触插塞，穿透基底的一部分，并且将栅电极中的至少一个与掩埋互连线中的至少一条连接；以及上接触插塞，连接到源区/漏区的一部分和栅电极的一部分，其中，第一下接触插塞和第二下接触插塞的上表面设置在比栅电极的上表面的水平低的水平上。

Description

半导体装置
本申请要求于2021年10月5日在韩国知识产权局提交的第10-2021-0131719号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置。
背景技术
随着对半导体装置的高性能、高速和/或多功能性等的需求的增长，半导体装置的集成度正在增加。在对应于半导体装置的高集成度的趋势制造具有精细图案的半导体装置时，需要实现具有精细宽度或精细间隔距离的图案。此外，为了克服由于平面金属氧化物半导体FET(MOSFET)的尺寸减小而造成的操作特性的限制，已经努力开发包括具有三维结构的沟道的FinFET的半导体装置。
发明内容
本发明构思的一方面在于提供具有改善的集成度和可靠性的半导体装置。
根据本发明构思的一方面，半导体装置可以包括：基底，包括在第一方向上延伸的有源区；栅电极，在第二方向上延伸，在基底上与有源区交叉；源区/漏区，设置在其中有源区在栅电极的两侧上凹陷的区域中；掩埋互连线，设置在基底中；第一下接触插塞，穿透基底的一部分，并且将源区/漏区中的至少一个与掩埋互连线中的至少一条连接；第二下接触插塞，穿透基底的一部分，并且将栅电极中的至少一个与掩埋互连线中的至少一条连接；以及上接触插塞，在基底上连接到源区/漏区的一部分和栅电极的一部分，其中，第一下接触插塞和第二下接触插塞的上表面的水平低于栅电极的上表面的水平。
根据本发明构思的一方面，半导体装置可以包括：基底，包括彼此间隔开并在第一方向上延伸的有源区；栅电极，在第二方向上延伸，在基底上与有源区交叉；源区/漏区，设置在其中有源区在栅电极的两侧上凹陷的区域中，并且包括第一源区/漏区和第二源区/漏区；第一掩埋互连线，设置在基底中；第一下接触插塞，穿透基底的一部分，并且将第一源区/漏区与第一掩埋互连线连接；以及上接触插塞，在基底上连接到第二源区/漏区，其中，第一下接触插塞的上表面的水平低于栅电极的上表面的水平，并且上接触插塞的上表面的水平高于栅电极的上表面的水平。
根据本发明构思的一方面，半导体装置可以包括：基底，包括在第一方向上延伸的有源区；栅电极，在第二方向上延伸，与在基底上的有源区交叉；源区/漏区，设置在其中有源区在栅电极的两侧上凹陷的区域中；掩埋互连线，设置在基底中；上互连线，设置在基底上，并且包括电力传输线；第一下接触插塞，穿透基底的一部分，并且将源区/漏极区中的至少一个与掩埋互连线中的至少一条连接；第二下接触插塞，穿透基底的一部分，并且将栅电极中的至少一个与掩埋互连线中的至少一条连接；第三下接触插塞，穿透基底的一部分，并且将电力传输线与掩埋互连线中的至少一条连接；以及上接触插塞，连接到在基底上的源区/漏区的一部分和栅电极的一部分，其中，第一下接触插塞和第二下接触插塞的上表面的水平低于第三下接触插塞的上表面的水平。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解本发明构思的上述和其它方面、特征及优点，在附图中：
图1和图2是示出根据示例实施例的半导体装置的示意性剖视图和局部剖开透视图；
图3A和图3B是示出根据示例实施例的半导体装置的示意性剖视图；
图4是示出根据示例实施例的半导体装置的示意性剖视图；
图5A和图5B是示出根据示例实施例的半导体装置的示意性剖视图；
图6是由包括在根据示例实施例的半导体装置中的标准单元提供的单位电路的电路图；
图7A和图7B分别是包括在根据比较示例和示例的半导体装置中的标准单元的示意性布局图；
图8A和图8B是根据示例实施例的半导体装置的示意性剖视图；以及
图9A至图9J是示出为了解释根据示例实施例的制造半导体装置的方法的工艺顺序的视图。
具体实施方式
在下文中，将参照附图描述本发明构思的优选实施例。同样的附图标记始终表示同样的元件。
图1和图2是示出根据示例实施例的半导体装置的示意性剖视图和局部剖开透视图。图2是图1的一部分的局部剖开视图。
参照图1和图2，半导体装置100可以包括包含有源区105的基底101、延伸为穿过有源区105的栅电极165、设置在其中有源区105在栅电极165的两侧上凹陷的区域中的源区/漏区130、设置在基底101中的掩埋互连线180以及连接到掩埋互连线180的下接触插塞140。半导体装置100还可以包括基底绝缘层107、栅极介电层162和栅极间隔层164、器件隔离层110、第一层间绝缘层192和第二层间绝缘层194、上接触插塞150、过孔(via)170和上互连线185。栅极介电层162、栅极间隔层164和栅电极165可以构成栅极结构160。
基底101可以具有在X方向和Y方向上延伸的上表面。基底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。基底101可以设置为体晶圆、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
基底101可以包括设置在其上部中的有源区105。然而，根据描述，有源区105可以被描述为与基底101分开的构造。基底101可以具有第一区域R1、第二区域R2、第三区域R3和第四区域R4。第一区域R1、第二区域R2、第三区域R3和第四区域R4可以是彼此相邻或间隔开的区域。
有源区105可以被设置为在第一方向(例如，X方向)上纵向延伸。有源区105可以被限定为距基底101的上表面具有预定深度。有源区105可以形成为基底101的一部分，或者可以包括从基底101生长的外延层。有源区105中的每个可以包括向上突出的有源鳍。器件隔离层110可以设置在沿Y方向相邻的有源区105之间。栅极结构160下方的有源区105的上表面可以设置在比器件隔离层110的上表面的竖直水平高的竖直水平上。有源区105可以部分地凹陷以在栅极结构160的两侧上形成凹陷区域，并且源区/漏区130可以分别设置在凹陷区域中。
有源区105可以是杂质区域。杂质区域可以形成晶体管的阱区的至少一部分。因此，在p型晶体管(pFET)的情况下，杂质区域可以包括诸如磷(P)、砷(As)或锑(Sb)的n型杂质，在n型晶体管(nFET)的情况下，杂质区可以包括诸如硼(B)、镓(Ga)或铝(Al)的p型杂质。在一些示例实施例中，阱区可以在掩埋互连线180下方延伸。在这种情况下，阱区的下端可以设置在比掩埋互连线180的下表面的水平低的水平上，并且掩埋互连线180可以被阱区围绕。
器件隔离层110可以填充有源区105之间的空间，并且可以在基底101中限定有源区105。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。具体地，器件隔离层110可以填充有源区105的有源鳍之间的空间。在一些示例实施例中，器件隔离层110可以在一些区域中具有阶梯差并且可以朝向基底101延伸地更深。器件隔离层110可以使有源区105的上表面暴露，并且可以使有源区105的上部部分地暴露。例如，器件隔离层110的上表面可以在比有源区105的上表面的水平低的水平处。器件隔离层110可以由绝缘材料形成。器件隔离层110可以是例如氧化物、氮化物或它们的组合。
源区/漏区130可以在有源区105上分别设置在栅极结构160的两侧上。源区/漏区130可以设置在其中有源区105的上部部分局部凹陷的凹陷区域中。源区/漏区130的上表面可以设置在与栅极结构160的下表面相同或相似的水平上，在示例实施例中，源区/漏区130的上表面的水平可以变化。在一些示例实施例中，源区/漏区130可以连接到在Y方向上相邻的两个或更多个有源区105或者在Y方向上相邻的两个或更多个有源区105上彼此合并，以形成单个源区/漏区130。
栅极结构160可以设置在有源区105上以与有源区105交叉，并且在第二方向(例如，Y方向)上纵向延伸。晶体管的沟道区可以形成在与栅极结构160的栅电极165交叉的有源区105中。栅极结构160可以包括栅电极165、在栅电极165与有源区105之间的栅极介电层162以及在栅电极165的侧表面上的栅极间隔层164。在一些示例实施例中，栅极结构160还可以包括在栅电极165的上表面上的覆盖层。可选地，第一层间绝缘层192的在栅极结构160上的一部分可以被称为栅极覆盖层。
栅极介电层162可以设置在有源区105与栅电极165之间。栅极介电层162可以包括氧化物、氮化物或高介电常数(高k)材料。高k材料可以意指具有比氧化硅(SiO2)的介电常数高的介电常数的介电材料。高k材料可以是例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)中的任何一种。根据示例实施例，栅极介电层162可以由多层膜形成。
栅电极165可以包括导电材料，并且可以包括例如，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属氮化物，和/或诸如铝(Al)、钨(W)、钼(Mo)等的金属材料，或者诸如掺杂多晶硅的半导体材料。栅电极165可以由两个或更多个多层结构形成。根据示例实施例，栅电极165可以由两个或更多个多层形成。
栅极间隔层164可以设置在栅电极165的两个侧表面上。栅极间隔层164可以形成在栅极介电层162与第一层间绝缘层192之间。栅极间隔层164可以使源区/漏区130和栅电极165彼此绝缘。根据示例实施例，栅极间隔层164可以由多层结构形成。栅极间隔层164可以由氧化物、氮化物或氮氧化物组成，并且可以特别地由低介电常数膜组成。
第一层间绝缘层192和第二层间绝缘层194可以设置为覆盖源区/漏区130的上表面和栅极结构160的上表面以及覆盖器件隔离层110。第一层间绝缘层192和第二层间绝缘层194可以包括氧化物、氮化物和氮氧化物中的至少一种，并且可以包括例如低k材料。根据示例实施例，第一层间绝缘层192和第二层间绝缘层194中的每个可以包括多个绝缘层。
上接触插塞150可以包括穿透第一层间绝缘层192的第一上接触插塞152和第二上接触插塞154。第一上接触插塞152的上表面和第二上接触插塞154的上表面可以设置在比第一层间绝缘层192的上表面的水平高的水平上。第一上接触插塞152可以连接到源区/漏区130以将电信号施加到源区/漏区130。第二上接触插塞154可以连接到栅电极165以将电信号施加到栅电极165。
上接触插塞150的上表面可以设置在比栅极结构160的上表面的水平高的水平上。上接触插塞150的下表面可以定位在有源区105的下表面上方。上接触插塞150可以在由第二层间绝缘层194围绕的上区域中具有相对宽的宽度。例如，上接触插塞150可以具有在第一层间绝缘层192的上表面上沿至少一个水平方向(例如，设置下接触插塞140所沿的方向)扩展的侧表面。因此，上接触插塞150的上表面的宽度可以比上接触插塞150的下表面的宽度大。然而，在示例实施例中，上接触插塞150的上部区域的具体形状可以不同地改变。上接触插塞150可以具有倾斜的侧表面，在所述侧表面中根据纵横比(或宽高比)，下部部分的宽度变得比上部部分的宽度窄，但是示例实施例不限于此。
第一上接触插塞152可以设置为使源区/漏区130部分地凹陷。例如，第一上接触插塞152的下表面可以在比源区/漏区130的上表面的水平低的水平处。然而，根据示例实施例，第一上接触插塞152可以设置为接触源区/漏区130的上表面，而不使源区/漏区130凹陷。
上接触插塞150可以包括设置在包括下表面的下端处的金属硅化物层，并且还可以包括设置在金属硅化物层的上表面和侧壁上的阻挡层。阻挡层可以包括例如金属氮化物，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。上接触插塞150可以包括例如金属材料，诸如铝(Al)、钨(W)或钼(Mo)。在示例实施例中，构成上接触插塞150的导电层的数量和布置形式可以不同地改变。
过孔170可以设置在上接触插塞150和第三下接触插塞146上。例如，过孔170的下表面可以接触上接触插塞150的上表面和第三下接触插塞146的上表面。然而，在一些示例实施例中，可以省略过孔170。在这种情况下，上接触插塞150和第三下接触插塞146可以通过从上接触插塞150和第三下接触插塞146中的每个向上突出的区域直接连接到上互连线185。
上互连线185可以设置在过孔170上，以电连接到上接触插塞150和第三下接触插塞146。例如，上互连线185的下表面可以接触过孔170的上表面。在上互连线185之中，连接到第三下接触插塞146的电力互连线185P可以是用于施加电力或接地电压的电力互连线。
过孔170和上互连线185可以包括导电材料，例如金属材料，诸如铝(Al)、钨(W)、铜(Cu)或钼(Mo)。
掩埋互连线180可以以掩埋(埋置)的形式设置在基底101中。例如，掩埋互连线180可以至少部分地形成在基底101的顶表面下方，并且可以由基底101的至少一部分围绕。具体地，掩埋互连线180可以设置在有源区105下方。掩埋互连线180可以设置在比由图1中的虚线指示的有源区105的下端或下表面的水平或有源鳍的水平低的水平上。掩埋互连线180可以设置在距离有源区105的上表面或基底101的上表面第一深度D1处。第一深度D1可以例如在约10nm至约200nm的范围内。在示例实施例中，掩埋互连线180的下表面的水平可以高于上述在基底101中的阱区的下端或下表面的水平，但其示例实施例不限于此。
掩埋互连线180可以在X方向和Y方向上延伸，并且可以在Z方向上以具有相对小的厚度的板的形式设置，掩埋互连线180在平面图中的具体形状可以根据半导体装置100的电路构造而不同地改变。第一区域R1、第二区域R2、第三区域R3和第四区域R4中的掩埋互连线180可以分离，或者第一区域R1、第二区域R2、第三区域R3和第四区域R4中的掩埋互连线180的部分可以连接。掩埋互连线180的厚度可以例如在约20nm至约120nm的范围内。在一些示例实施例中，掩埋互连线180可以包括在Z方向上定位在不同水平处的掩埋互连线180。掩埋互连线180可以包括导电材料，例如金属材料，诸如钌(Ru)、钴(Co)、铜(Cu)、钨(W)、铝(Al)、钼(Mo)等。如在此使用的，厚度可以指在垂直于基底101的顶表面的方向上(例如，在Z方向上)测量的厚度或高度。
基底绝缘层107可以定位在基底101中，并且可以设置为围绕掩埋互连线180。例如，基底绝缘层107可以设置为覆盖掩埋互连线180的上表面、下表面和侧表面。基底绝缘层107可以将掩埋互连线180与基底101电隔离。基底绝缘层107可以包括绝缘材料，例如，可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
下接触插塞140可以穿透基底101的包括有源区105的部分以连接到掩埋互连线180，并且可以包括第一下接触插塞142、第二下接触插塞144和第三下接触插塞146。例如，第一下接触插塞142、第二下接触插塞144和第三下接触插塞146中的每个可以接触掩埋互连线180。下接触插塞140还可以穿透掩埋互连线180上的基底绝缘层107，并且下接触插塞140的一部分可以穿透器件隔离层110。第一下接触插塞142可以连接到源区/漏区130以将电信号施加到源区/漏区130。在示例实施例中，第一下接触插塞142可以接触源区/漏区130。第二下接触插塞144可以连接到栅电极165以将电信号施加到栅电极165。在示例实施例中，第二下接触插塞144可以接触栅电极165。第三下接触插塞146可以连接到上互连线185中的电力互连线185P，更具体地，可以通过过孔170连接到电力互连线185P。例如，第三下接触插塞146可以接触过孔170。在一些示例实施例中，下接触插塞140的一部分可以直接连接到上接触插塞150(诸如第一上接触插塞152)。例如，下接触插塞140中的一个或更多个可以接触上接触插塞150中的一个或更多个。
下接触插塞140的上表面的宽度可以大于下接触插塞140的下表面的宽度。下接触插塞140可以具有倾斜的侧表面，在倾斜的侧表面中下部部分的宽度根据纵横比变得比上部部分的宽度窄，但其示例实施例不限于此。下接触插塞140的第一下接触插塞142和第二下接触插塞144的上表面的水平可以比栅电极165上表面或栅极结构160的上表面的水平低第二深度D2。第二深度D2可以例如在约1nm至约20nm的范围内。第一下接触插塞142和第二下接触插塞144的上表面可以设置在比上接触插塞150的上表面的水平低的水平上。由于如上所述的第一下接触插塞142的上表面和第二下接触插塞144的上表面的位置，第一下接触插塞142和第二下接触插塞144可以与彼此相邻的栅电极165和上接触插塞150稳定地电隔离。
如图2中所示，下接触插塞140的至少一部分(例如，第一下接触插塞142)可以包括圆柱形插塞区域142P和在插塞区域142P上的线区域142L。线区域142L可以设置为在一个方向上(例如，在Y方向上)以预定长度延伸，以连接相邻的源区/漏区130。然而，在一些示例实施例中，下接触插塞140可以不包括线区域142L，或者下接触插塞140的整体可以由插塞区域形成。在一些示例实施例中，下接触插塞140的一部分(例如，第三下接触插塞146)可以具有其中填充有在一个方向上延伸的沟槽的形状。
第一下接触插塞142可以穿透源区/漏区130的至少一部分。在本示例实施例中，第一下接触插塞142可以在Z方向上穿透整个源区/漏区130，使得第一下接触插塞142的上表面可以设置在比源区/漏区130的上表面的水平高的水平上。然而，本发明构思不限于此。第一下接触插塞142的上表面可以设置在比源区/漏区130的下表面的水平高的水平上，并且可以被第一层间绝缘层192覆盖。在示例实施例中，第一下接触插塞142可以将第一区域R1的源区/漏区130电连接到第二区域R2的源区/漏区130。在示例实施例中，第一下接触插塞142通过掩埋互连线180和第三下接触插塞146将第一区域R1和/或第二区域R2的源区/漏区130连接到电力互连线185P。
第二下接触插塞144可以连接到栅电极165，并且栅电极165可以具有其中去除了连接到第二下接触插塞144的区域中的一部分的形状。因此，第二下接触插塞144可以接触栅电极165的侧表面，并且第二下接触插塞144的上表面可以被第一层间绝缘层192覆盖。第二下接触插塞144可以在栅极结构160设置在器件隔离层110上的区域中连接到栅电极165。在示例实施例中，第二下接触插塞144可以将第三区域R3中的栅电极165电连接到第一区域R1和/或第二区域R2中的源区/漏区130，或者可以电连接到未示出的区域中的栅电极165。
第三下接触插塞146可以穿透整个第一层间绝缘层192以连接到过孔170。例如，第三下接触插塞146的上表面可以与第一层间绝缘层192的上表面共面，并且第三下接触插塞146的下表面可以在比第一层间绝缘层192的下表面的水平低的水平处。第三下接触插塞146的上表面可以设置在比第一下接触插塞142和第二下接触插塞144的上表面的水平高的水平上。第三下接触插塞146的上表面可以设置在第一下接触插塞142的上表面和第二下接触插塞144的上表面与上接触插塞150的上表面之间的水平上。在示例实施例中，第三下接触插塞146可以在第四区域R4中将掩埋互连线180和电力互连线185P与过孔170连接在一起。
下接触插塞140可以包括导电材料，例如金属材料(诸如钌(Ru)、钴(Co)、铜(Cu)、钨(W)、铝(Al)或钼(Mo))或半导体材料(诸如多晶硅)。类似于上接触插塞150，下接触插塞140还可以包括设置在下接触插塞140的底表面和侧壁上的阻挡层。
由于半导体装置100包括掩埋互连线180和连接到掩埋互连线180的下接触插塞140，因此可以增大集成度并且可以确保上互连线185之间的间隔距离。此外，通过具有其中优化了掩埋互连线180和下接触插塞140中的每个的设置水平的结构，可以确保可靠性。
图3A和图3B是示出根据示例实施例的半导体装置的示意性剖视图。在下文中，将省略与上面参照图1和图2描述的那些描述重叠的描述。
参照图3A，在半导体装置100a中，下接触插塞140a之中的第一下接触插塞142a的高度可以与图1和图2的实施例的第一下接触插塞142的高度不同。第一下接触插塞142a的上表面可以设置在比源区/漏区130的上表面的水平低的水平上，并且可以位于源区/漏区130中。例如，第一下接触插塞142a的上表面可以被源区/漏区130覆盖。此外，与图1和图2中的示例实施例不同，第一下接触插塞142a可以仅具有对应于图1和图2的插塞区域142P的区域，因此整个第一下接触插塞142a可以具有插塞形状。第一下接触插塞142a的上表面可以设置在距离源区/漏区130的上表面第三深度D3处。第三深度D3可以根据例如源区/漏区130的厚度来确定。在一些示例实施例中，第一下接触插塞142a的上表面可以被第一层间绝缘层192覆盖。在这种情况下，第一层间绝缘层192可以具有朝向第一下接触插塞142a突出到源区/漏区130中的区域。
在本示例实施例中，下接触插塞140a的第一下接触插塞142a、第二下接触插塞144和第三下接触插塞146的上表面可以设置在不同的水平上。第一下接触插塞142a的上表面可以设置在比第二下接触插塞144的上表面的水平低的水平上，并且第二下接触插塞144的上表面可以设置在比第三下接触插塞146的上表面的水平低的水平上。
参照图3B，在半导体装置100b中，下接触插塞140b之中的第二下接触插塞144b的高度可以与图1和图2的示例实施例中的第二下接触插塞144的高度不同。第二下接触插塞144b的上表面可以设置在比栅电极165和栅极结构160的上表面的水平高的水平上。例如，第二下接触插塞144b的上表面可以设置在与第三下接触插塞146的上表面的水平相同的水平上。
与图3A和图3B的示例实施例中一样，在示例实施例中，第一下接触插塞142、第二下接触插塞144和第三下接触插塞146的上表面的水平可以以各种方式改变。
图4是示出根据示例实施例的半导体装置的示意性剖视图。
参照图4，在半导体装置100c中，基底绝缘层107c的形状可以与图1和图2的示例实施例的基底绝缘层107的形状不同。此外，半导体装置100c还可以包括在基底绝缘层107c上的接合绝缘层109。基底绝缘层107c可以覆盖掩埋互连线180的上表面、下表面和侧表面，并且可以在X方向和Y方向上延伸。接合绝缘层109是接合到基底绝缘层107c的层，并且可以包括绝缘材料。例如，基底绝缘层107c和接合绝缘层109可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
在本示例实施例中，基底101可以通过电介质到电介质接合将设置在基底绝缘层107c下方的下部区域与设置在接合绝缘层109上的上部区域接合来形成。因此，基底101可以具有其中基底绝缘层107c和接合绝缘层109直接接合而不插入分离粘合层的结构。
图5A和图5B是示出根据示例实施例的半导体装置的示意性剖视图。
参照图5A，半导体装置100d还可以包括沟道结构120和内间隔层196。在半导体装置100d中，有源区105具有鳍结构，并且栅电极165可以设置在有源区105与沟道结构120之间，在沟道结构120的第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124之间以及在沟道结构120上。因此，半导体装置100d可以包括具有多桥沟道FET(MBCFETTM)结构的晶体管，MBCFETTM是栅极全包围场效应晶体管。
沟道结构120可以包括第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124，两个或更多个沟道层设置在有源区105上以在垂直于有源区105的上表面的方向上(例如，在Z方向上)彼此间隔开。第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124可以与有源区105的上表面间隔开，同时连接到源区/漏区130。第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124可以在Y方向上具有与有源区105相同或相近的宽度，并且可以在X方向上具有与栅极结构160相同或相近的宽度。例如，在一些示例实施例中，第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124可以具有比栅极结构160窄的宽度，使得在X方向上其侧表面设置在栅极结构160下方。
第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124可以由例如与基底101的材料相同的材料形成。根据示例实施例，第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124可以包括设置在与源区/漏区130相邻的区域中的杂质区域。每个沟道结构120的第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124的数量和形状可以在示例实施例中不同地改变。例如，在一些示例实施例中，沟道结构120还可以包括设置在有源区105的上表面上的沟道层。
源区/漏区130可以与沟道结构120接触，并且可以设置为覆盖第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124中的每个的侧表面。栅电极165可以设置在有源区105上方以延伸到沟道结构120上，同时填充第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124之间的空间。栅电极165可以通过栅极介电层162与第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124以及有源区105间隔开。在本示例实施例中，晶体管的沟道区可以形成在与栅极结构160的栅电极165交叉的有源区105和/或沟道结构120中。
内间隔层196可以在第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124之间设置成与栅电极165平行。栅电极165可以通过内间隔层196与源区/漏区130稳定地间隔开以使彼此电隔离。内间隔层196可以具有其中面对栅电极165的侧表面朝向栅电极165向内凸出地圆形的形状，但是其示例实施例不限于此。内间隔层196可以由氧化物、氮化物或氮氧化物制成，特别地，可以由低k膜制成。
参照图5B，与图5A的示例实施例不同，半导体装置100e可以不包括内间隔层196。在此情况下，源区/漏区130可以设置为在第一沟道层121、第二沟道层122、第三沟道层123和第四沟道层124之间以及在第一沟道层121下方沿X方向扩展。栅电极165可以通过栅极介电层162与源区/漏区130间隔开。然而，根据示例实施例，栅电极165可以代替源区/漏区130设置为在X方向上扩展。
根据该结构，可以省略内间隔层196，从而当源区/漏区130生长时，源区/漏区130可以具有改善的结晶度。在一些示例实施例中，可以仅在半导体装置100e的一些器件中省略内间隔层196。例如，当在pFET中源区/漏区130使用SiGe时，可以仅在pFET中选择性地省略内间隔层196，以改善SiGe的结晶度。
如图5A和图5B的示例实施例中的MBCFETTM结构也可以应用于图3A至图4以及图8A和图8B的示例实施例。
图6是由包括在根据示例实施例的半导体装置中的标准单元提供的单位电路的电路图。
参照图6，单位电路可以是与或非(AOI)电路，并且可以是两个输入信号被输入到每个与门的电路AOI22。在单位电路中，彼此并联连接的第一元件T1和第二元件T2与彼此并联连接的第三元件T3和第四元件T4可以串联连接以提供输出端子F。彼此串联连接的第五元件T5和第六元件T6与彼此串联连接的第七元件T7和第八元件T8可以并联连接以一起提供输出端子F。
第一元件T1和第五元件T5的栅极可以提供第一输入端子A，第二元件T2和第六元件T6的栅极可以提供第二输入端子B。另外，第三元件T3和第七元件T7的栅极可以提供第三输入端子C，第四元件T4和第八元件T8的栅极可以提供第四输入端子D。
然而，如图6中所示的AOI22电路仅仅是根据本发明构思的示例实施例的标准单元可以提供的单位电路的示例，根据本发明构思的示例实施例的标准单元可以提供除了这些电路之外的各种电路。
图7A和图7B分别是包括在根据比较示例和示例的半导体装置中的标准单元的示意性布局图。图7A和图7B示出了包括图6的电路的半导体装置的布局，图6的输入端子A至D以及输出端子F一起被示出。
参照图7A和图7B，半导体装置200A和200B可以包括以下顺序堆叠的组件。半导体装置200A和200B可以包括在X方向上纵向延伸的有源区ACT、在Y方向上纵向延伸的栅电极GATE、连接到有源区ACT和栅电极GATE的上接触件CA、连接到上接触件CA的下过孔V0以及连接到下过孔V0的第一互连线M1。有源区ACT可以包括阱区，阱区基于图7A和图7B的沿着Y方向的中心线在其上部和下部中包括不同导电类型的杂质。
图7A的半导体装置200A还可以包括将上接触件CA与下过孔V0连接的连接互连CM、连接到互连线M1的上过孔V1以及连接到上过孔V1的第二互连线M2。图7B的半导体装置200B还可以包括掩埋互连线BM和连接到掩埋互连线BM的下接触件BC。
在半导体装置200A和200B中，有源区ACT、栅电极GATE、上接触件CA、下过孔V0和第一互连线M1可以分别对应于图1的有源区105、栅电极165、上接触插塞150、过孔170和上互连线185。另外，半导体装置200B的掩埋互连线BM和下接触件BC可以分别对应于图1的掩埋互连线180和下接触插塞140。
在根据比较示例的图7A的半导体装置200A中，在将第一时间点PT1和第二时间点PT2电连接以将两者连接到输出端子F时，首先，第一时间点PT1和第二时间点PT2的上接触件CA可以通过连接互连CM彼此连接。连接互连CM可以通过下过孔V0和第一互连线M1连接到第二互连线M2。第二互连线M2可以通过上接触件CA、下过孔V0和第一互连线M1连接到输出端子F的有源区ACT。在图7A的半导体装置200A中，通过这种布局，一个标准单元可以具有5个接触多间距(CPP)的宽度。
在根据示例实施例的图7B的半导体装置200B中，共同对应于图7A的第一时间点PT1和第二时间点PT2的点可以表示为第三时间点PT3，并且第三时间点PT3可以通过下接触件BC连接到掩埋互连线BM。另外，输出端子F可以通过下接触件BC连接到掩埋互连线BM。在半导体装置200A中，第一互连线M1包括电力传输线M1(VDD)和M1(VSS)，而在半导体装置200B中，电力传输线M1(VDD)和M1(VSS)中的至少一者可以以掩埋互连线BM(VSS)的形式设置。因此，在半导体装置200B中，可以简化用于与输出端子F连接的布局，并且与比较示例相比，标准单元可以具有减小为4个CPP的宽度。
与半导体装置200A相比，半导体装置200B可以具有减小的宽度，并且在半导体装置200B中，可以增大第一互连线M1之间的间距。在半导体装置200A中，第一互连线M1具有第一间距P1，在半导体装置200B中，第一互连线M1可以具有大于第一间距P1的第二间距P2。
图8A和图8B是根据示例实施例的半导体装置的示意性剖视图。图8A和图8B是沿着切割线I-I′和II-II′截取的图7B的半导体装置的剖视图。
参照图8A，在半导体装置200B中，两个第一下接触插塞142(BC)可以连接到掩埋互连线180(BM)，以形成上面参照图7B所描述的输出端子F。第一下接触插塞142(BC)可以连接到源区/漏区130。
参照图8B，在半导体装置200B中，第三下接触插塞146(BC)可以连接到掩埋互连线180(BM)。如上面参照图7B描述的，掩埋互连线180(BM)可以是用于电力传输的互连。第三下接触插塞146(BC)可以在其上端处连接到源区/漏区130和第一上接触插塞152(CA)。
然而，在一些示例实施例中，源区/漏区130的设置形式可以以各种方式改变。例如，如图8A和图8B中所示，源区/漏区130可以分别设置在有源区105(ACT)中的每个中，而不是以合并的源极/漏极形式设置。在这种情况下，图8B的第三下接触插塞146(BC)可以通过第一上接触插塞152(CA)电连接到相邻的源区/漏区130。
如上面描述的，在半导体装置200B中，可以使用掩埋互连线BM连接单个标准单元中的两个点，或者标准单元可以连接到使用掩埋互连线BM共同连接到多个标准单元的电力传输线。
图9A至图9J是示出用于解释根据示例实施例的制造半导体装置的方法的工艺顺序的视图。将参照图9A至图9J描述制造图1的半导体装置的方法的示例实施例。
参照图9A，可以在下基底区101A上形成初始基底绝缘层107P。
下基底区101A可以是例如半导体晶圆。初始基底绝缘层107P可以形成为在将要设置掩埋互连线180(参照图1)的区域中比掩埋互连线180宽。
参照图9B，可以在初始基底绝缘层107P上形成掩埋互连线180。
掩埋互连线180可以通过例如沉积导电材料随后将导电材料图案化而形成。例如，当掩埋互连线180由钌(Ru)形成时，可以比包括铜(Cu)的金属材料更容易地执行图案化工艺。
参照图9C，可以形成基底绝缘层107，并且可以在下基底区101A上形成上基底区101B以形成基底101。
首先，可以在初始基底绝缘层107P上沉积覆盖掩埋互连线180的绝缘材料以形成基底绝缘层107。基底绝缘层107可以具有覆盖掩埋互连线180的整个表面的结构。
接下来，可以通过使用下基底区101A的外延工艺形成上基底区101B，由此可以形成基底101。可选地，如在图4的示例实施例中，可以通过在其上接合诸如半导体晶圆的基底来形成基底101。
参照图9D，在去除基底101的一部分以形成有源区105和器件隔离层110之后，可以形成牺牲栅极结构SG和栅极间隔层164。
首先，可以通过从基底101的上表面部分地去除基底101来形成鳍状的有源区105。有源区105的下端可以形成在掩埋互连线180上方。有源区105可以形成为在一个方向上(例如，在X方向上)纵向延伸的线形状，并且可以形成为在Y方向上彼此间隔开。
在去除了基底101的一部分的区域中，可以通过填充绝缘材料随后部分地去除绝缘材料使得有源区105突出来形成器件隔离层110。器件隔离层110的上表面可以形成为低于有源区105的上表面，但在示例实施例中可以不同地改变相对高度。
接下来，牺牲栅极结构SG可以是在通过后续工艺设置图1的栅极介电层162和栅电极165的区域中形成的牺牲结构。牺牲栅极结构SG可以包括顺序堆叠的第一牺牲栅极层212和第二牺牲栅极层215。第一牺牲栅极层212和第二牺牲栅极层215可以分别是绝缘层和导电层，但是本发明构思的示例实施例不限于此，第一牺牲栅极层212和第二牺牲栅极层215可以形成为一个层。例如，第一牺牲栅极层212可以包括氧化硅，第二牺牲栅极层215可以包括多晶硅。牺牲栅极结构SG可以具有与有源区105交叉并且在一个方向上纵向延伸的线形状。牺牲栅极结构SG可以设置为例如在Y方向上延伸，并且可以设置为在X方向上彼此间隔开。
可以在牺牲栅极结构SG的两个侧壁上形成栅极间隔层164。栅极间隔层164可以由低k材料制成，可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
参照图9E，在部分地去除暴露的有源区105并在牺牲栅极结构SG之间形成源区/漏区130之后，可以去除牺牲栅极结构SG并且可以形成栅极结构160。
首先，通过使用牺牲栅极结构SG和栅极间隔层164作为掩模，可以去除有源区105的一部分以形成凹陷区域。可以通过生长(例如，通过选择性外延工艺)来形成源区/漏区130。源区/漏区130可以包括通过原位掺杂的杂质，并且可以包括具有不同掺杂元素和/或掺杂浓度的多个层。
接下来，可以部分地形成第一层间绝缘层192，并且可以去除牺牲栅极结构SG。可以通过选择性地蚀刻栅极间隔层164和第一层间绝缘层192来去除牺牲栅极结构SG。接下来，可以在去除了牺牲栅极结构SG的区域中形成栅极介电层162和栅电极165。可以通过诸如化学机械抛光(CMP)的平坦化工艺使栅电极165平坦化。
参照图9F，可以进一步形成第一层间绝缘层192，并且可以形成第一接触孔CH1。
可以通过形成覆盖牺牲栅极结构SG和源区/漏区130的绝缘膜并且执行平坦化工艺来形成第一层间绝缘层192。
第一接触孔CH1可以形成为对应于图1的下接触插塞140。第一接触孔CH1可以形成为根据区域穿透第一层间绝缘层192、源区/漏区130、栅极结构160和器件隔离层110的一部分，以暴露掩埋互连线180。例如，在其中设置有第一下接触插塞142的区域中，第一接触孔CH1可以包括上沟槽区和下孔区。根据示例实施例，第一接触孔CH1可以通过多次蚀刻工艺形成为深度逐渐增大。
参照图9G，可以通过用导电材料填充第一接触孔CH1来形成初始下接触插塞140P。
初始下接触插塞140P可以包括例如钨(W)或钴(Co)。初始下接触插塞140P可以形成为完全地填充第一接触孔CH1中的每个。
参照图9H，可以在第一接触孔CH1中部分地去除初始下接触插塞140P，以形成下接触插塞140。
可以使初始下接触插塞140P在其中形成第一下接触插塞142和第二下接触插塞144的区域中部分地凹陷并且从上表面去除。因此，第一下接触插塞142和第二下接触插塞144可以形成为具有比第三下接触插塞146的高度小的高度。
在图3A和图3B的示例实施例的情况下，在本步骤中，可以通过改变初始下接触插塞140P的凹陷深度来制造。
参照图9I，可以在第一层间绝缘层192上形成牺牲介电层220，并且可以形成第二接触孔CH2。
首先，可以额外地形成第一层间绝缘层192以填充第一接触孔CH1。牺牲介电层220可以包括与第一层间绝缘层192的材料不同的材料。
第二接触孔CH2可以形成为对应于图1的上接触插塞150。第二接触孔CH2可以形成为穿透牺牲介电层220和第一层间绝缘层192，以暴露源区/漏区130和栅电极165。通过控制蚀刻工艺条件，第二接触孔CH2可以在牺牲介电层220中形成为具有延伸的宽度。例如，第二接触孔CH2在牺牲介电层220的水平处的宽度可以大于第二接触孔CH2在第一层间绝缘层192的水平处的宽度。
参照图9J，可以用导电材料填充第二接触孔CH2以形成上接触插塞150，并且可以去除牺牲介电层220。
上接触插塞150可以包括例如钨(W)或钴(Co)。上接触插塞150可以形成为填充整个第二接触孔CH2。可以相对于第一层间绝缘层192选择性地去除牺牲介电层220。
接下来，参照图1，可以形成第二层间绝缘层194，并且可以形成过孔170和上互连线185。
通过将第二层间绝缘层194图案化以形成暴露上接触插塞150和第三下接触插塞146的导通孔(via hole)，并且用导电材料填充导通孔，可以形成过孔170。可以在过孔170上以线形状形成上互连线185。因此，可以制造出图1的半导体装置100。
如上所述，根据本发明构思，通过优化掩埋互连线的结构和连接到掩埋互连线的下接触插塞，可以提供具有改善的集成度和可靠性的半导体装置。
虽然上面已经示出并描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括在第一方向上延伸的有源区；
栅电极，在第二方向上延伸，在所述基底上与所述有源区交叉；
源区/漏区，设置在所述有源区在所述栅电极的两侧上凹陷的区域中；
掩埋互连线，设置在所述基底中；
第一下接触插塞，穿透所述基底的一部分，并且将所述源区/漏区中的至少一个源区/漏区与所述掩埋互连线中的至少一条连接；
第二下接触插塞，穿透所述基底的一部分，并且将所述栅电极中的至少一个栅电极与所述掩埋互连线中的至少一条连接；以及
上接触插塞，在所述基底上连接到所述源区/漏区的一部分和所述栅电极的一部分，
其中，所述第一下接触插塞的上表面的水平和所述第二下接触插塞的上表面的水平低于所述栅电极的上表面的水平。
2.根据权利要求1所述的半导体装置，其中，所述第一下接触插塞的上表面的水平和所述第二下接触插塞的上表面的水平低于所述上接触插塞的上表面的水平。
3.根据权利要求1所述的半导体装置，
其中，所述有源区包括有源鳍，并且
其中，所述掩埋互连线的上表面的水平低于所述有源鳍的下端的水平。
4.根据权利要求1所述的半导体装置，其中，所述第一下接触插塞的上表面的水平高于所述源区/漏区的下表面的水平。
5.根据权利要求1所述的半导体装置，其中，所述第一下接触插塞竖直贯穿连接到所述第一下接触插塞的所述至少一个源区/漏区的全部。
6.根据权利要求1所述的半导体装置，其中，所述第一下接触插塞的上表面的水平低于所述源区/漏区的上表面的水平。
7.根据权利要求1所述的半导体装置，其中，所述第二下接触插塞与连接到所述第二下接触插塞的所述至少一个栅电极的侧表面接触。
8.根据权利要求7所述的半导体装置，其中，所述至少一个栅电极具有从连接到所述第二下接触插塞的区域去除其一部分的形状。
9.根据权利要求1所述的半导体装置，其中，从所述基底的上表面到所述掩埋互连线的上表面的深度在10nm至200nm的范围内。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括：
基底绝缘层，设置在所述基底中以围绕所述掩埋互连线。
11.根据权利要求10所述的半导体装置，
其中，所述基底绝缘层在所述掩埋互连线的外部水平地延伸，并且
其中，所述半导体装置还包括在所述基底绝缘层上的接合绝缘层。
12.根据权利要求1所述的半导体装置，其中，所述上接触插塞的上表面的宽度大于所述上接触插塞的下表面的宽度。
13.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第三下接触插塞，连接到所述掩埋互连线中的至少一条，并且具有设置在比所述第一下接触插塞的上表面的水平和所述第二下接触插塞的上表面的水平高的水平上的上表面。
14.根据权利要求13所述的半导体装置，所述半导体装置还包括：
过孔，在所述上接触插塞和所述第三下接触插塞上；以及
上互连线，在所述过孔上，
其中，所述第三下接触插塞连接到所述过孔中的一个。
15.根据权利要求1所述的半导体装置，所述半导体装置还包括：
多个沟道层，设置在所述有源区中的每个上，以在垂直于所述基底的上表面的第三方向上彼此间隔开并且被所述栅电极中的每个围绕。
16.一种半导体装置，所述半导体装置包括：
基底，包括彼此间隔开并在第一方向上延伸的有源区；
栅电极，在第二方向上延伸，在所述基底上与所述有源区交叉；
源区/漏区，设置在所述有源区在所述栅电极的两侧上凹陷的区域中，并且包括第一源区/漏区和第二源区/漏区；
第一掩埋互连线，设置在所述基底中；
第一下接触插塞，穿透所述基底的一部分，并且将所述第一源区/漏区与所述第一掩埋互连线连接；以及
上接触插塞，在所述基底上连接到所述第二源区/漏区，
其中，所述第一下接触插塞的上表面的水平低于所述栅电极的上表面的水平，并且所述上接触插塞的上表面的水平高于所述栅电极的上表面的水平。
17.根据权利要求16所述的半导体装置，所述半导体装置还包括：
第二掩埋互连线，设置在所述基底中；以及
第二下接触插塞，穿透所述基底的一部分，并且将所述栅电极中的至少一个栅电极与所述第一掩埋互连线和所述第二掩埋互连线中的至少一者连接。
18.根据权利要求16所述的半导体装置，
其中，所述有源区包括向上突出的有源鳍，
其中，所述半导体装置还包括填充所述有源鳍之间的空间的器件隔离层，并且
其中，所述第一掩埋互连线的上表面的水平低于所述有源鳍的下端的水平。
19.一种半导体装置，所述半导体装置包括：
基底，包括在第一方向上延伸的有源区；
栅电极，在第二方向上延伸，在所述基底上与所述有源区交叉；
源区/漏区，设置在所述有源区在所述栅电极的两侧上凹陷的区域中；
掩埋互连线，设置在所述基底中；
上互连线，设置在所述基底上，并且包括电力传输线；
第一下接触插塞，穿透所述基底的一部分，并且将所述源区/漏区中的至少一个源区/漏区与所述掩埋互连线中的至少一条连接；
第二下接触插塞，穿透所述基底的一部分，并且将所述栅电极中的至少一者与所述掩埋互连线中的至少一条连接；
第三下接触插塞，穿透所述基底的一部分，并且将所述电力传输线与所述掩埋互连线中的至少一条连接；以及
上接触插塞，在所述基底上连接到所述源区/漏区的一部分和所述栅电极的一部分，
其中，所述第一下接触插塞的上表面的水平和所述第二下接触插塞的上表面的水平低于所述第三下接触插塞的上表面的水平。
20.根据权利要求19所述的半导体装置，
其中，所述第一下接触插塞的上表面的水平和所述第二下接触插塞的上表面的水平低于所述上接触插塞的上表面的水平，并且
其中，所述第三下接触插塞的上表面设置在所述上接触插塞的上表面与所述第一下接触插塞的上表面和所述第二下接触插塞的上表面之间。
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