JP2014063800A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ＤＲＡＭを有するデバイス、すなわち、ＤＲＡＭデバイスにおいて、メモリ容量プレートを薄くして、実質的な容量として働く部分の厚さを薄くすると、メモリ容量プレートと配線との接続部を形成する際のエッチング処理において、接続孔がメモリ容量プレートを突き抜ける虞がある。
【解決手段】本願発明は、半導体集積回路装置に於いて、ＤＲＡＭメモリ領域内のメモリアレー領域におけるシリンダ型メモリ容量と同層であってメモリアレー領域の端部に、ダミーシリンダを設けるものである。そして、このダミーシリンダの幅をシリンダ型メモリ容量の幅と比較して狭くし、ダミーシリンダ上にメモリ容量プレートと配線との接続部を形成するものである。
【選択図】図７

Description

本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、メモリデバイス技術に適用可能な技術である。

日本特開２０００−３３２２１６号公報（特許文献１）または、これに対応する米国特許第７２４７９０２号公報（特許文献２）は、ロジックの配線層にシリンダ型メモリ容量を設けたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。そこには、シリンダ型実メモリ容量よりも幅の広いダミーシリンダ上にプレートコンタクトを設ける技術が開示されている。

日本特開２０１１−１４７３１号公報（特許文献３）は、ロジックの配線層にシリンダ型メモリ容量を設けたＤＲＡＭに関するものである。そこには、シリンダ型実メモリ容量と同じ幅のダミーシリンダ上にプレートコンタクトを設ける技術が開示されている。

特開２０００−３３２２１６号公報 米国特許第７２４７９０２号公報 特開２０１１−１４７３１号公報

ＤＲＡＭを有するデバイス、すなわち、ＤＲＡＭデバイスにおいて、メモリ容量プレートを薄くして、実質的な要領として働く部分の厚さを薄くすると、メモリ容量プレートと配線との接続部を形成する際のエッチング処理において、接続孔がメモリ容量プレートを突き抜ける虞がある。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一実施の形態の概要は、半導体集積回路装置に於いて、ＤＲＡＭメモリ領域内のメモリアレー領域におけるシリンダ型メモリ容量と同層であってメモリアレー領域の端部に、ダミーシリンダを設けるものである。そして、このダミーシリンダの幅をシリンダ型メモリ容量の幅と比較して狭くし、ダミーシリンダ上にメモリ容量プレートと配線との接続部を形成するものである。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、前記本願の一実施の形態によれば、メモリ容量プレートと配線とを接続するための接続孔がメモリ容量プレートを突き抜けることを回避することができる。

本願の一実施の形態の半導体集積回路装置におけるデバイス構造（配線層侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダ）等を説明するための半導体チップの簡略化した上面全体図である。 図１のメモリ領域の模式回路図である。 図１のメモリアレー内部切り出し領域Ｒ２の簡略化した平面レイアウト図である。 図３のＹ−Ｙ’断面の簡略化した半導体チップの断面図である。 図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（下層）である。 図５と同じ部分の平面レイアウト図（上層）である。 図５および図６のＸ−Ｘ’断面および図１のロジック領域切り出し領域Ｒ３のＡ−Ａ’断面の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（プレート収納リセス加工用ハードマスク成膜工程）中の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（プレート収納リセス形成工程）中の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（シリンダ収納用ホール形成工程）中の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（プレート上絶縁性バリア膜成膜工程）中の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（プレート収納リセス埋め込み絶縁膜エッチバック工程）中の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（平坦化犠牲絶縁膜成膜工程）中の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（第３層配線補助絶縁性バリア膜成膜工程）中の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（上層配線絶縁性バリア膜成膜工程）中の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダの平面形状に関する変形例１（配線層侵入型混載メモリＷＬシャント＆コーナー部一体Ｉ字型ダミーシリンダ）を説明するための図６に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（上層）である。 本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダの平面形状に関する変形例２（配線層侵入型混載メモリＷＬシャント＆コーナー部一体Ｌ字型ダミーシリンダ）を説明するための図６に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（上層）である。 本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例１（配線層侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダのセンスアンプ側縦レイアウト）を説明するための図５に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（下層）である。 図１８と同じ部分の平面レイアウト図（上層）である。 図１８および図１９のＸ−Ｘ’断面および図１のロジック領域切り出し領域Ｒ３のＡ−Ａ’断面の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例２（配線層侵入型混載メモリ−コーナー部複数ダミーシリンダのワードドライバ側横レイアウト）を説明するための図５に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（下層）である。 図２１と同じ部分の平面レイアウト図（上層）である。 本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例３（配線層非侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダのセンスアンプ側縦レイアウト）を説明するための図５に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（下層）である。 図２３と同じ部分の平面レイアウト図（上層）である。 図２３および図２４のＸ−Ｘ’断面および図１のロジック領域切り出し領域Ｒ３のＡ−Ａ’断面の半導体チップ断面図である。 本願の前記一実施の形態の半導体集積回路装置の構造のアウトラインを説明するためのデバイス模式断面図である。

〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。

１．以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半導体基板；
（ｂ）前記第１の主面上に設けられたメモリ領域；
（ｃ）前記メモリ領域内に設けられたメモリアレー領域；
（ｄ）前記メモリ領域を含む前記第１の主面上に設けられたプリメタル絶縁層；
（ｅ）前記プリメタル絶縁層上であって、前記メモリ領域を含む前記第１の主面上に設けられた多層埋め込み配線層；
（ｆ）前記メモリアレー領域上であって、前記プリメタル絶縁層および前記多層埋め込み配線層が構成する基板上絶縁層のいずれかのメモリ容量形成層に、マトリクス状に設けられた複数のシリンダ型メモリ容量；
（ｇ）前記プリメタル絶縁層に設けられ、前記メモリアレー領域を縦断する複数のワードライン；
（ｈ）前記プリメタル絶縁層に設けられ、前記メモリアレー領域を横断する複数のビットライン；
（ｉ）前記メモリアレー領域の端部または、その近傍であって、前記メモリ領域上の前記メモリ容量形成層に設けられたダミーシリンダ；
（ｊ）前記ダミーシリンダ上に設けられたメモリ容量プレート−上層配線接続部、
ここで、前記ダミーシリンダの幅は、前記複数のシリンダ型メモリ容量の各幅よりも狭い。

２．前記項１の半導体集積回路装置において、前記メモリ容量形成層は、前記プリメタル絶縁層から前記多層埋め込み配線層に亘って設けられている。

３．前記項１または２の半導体集積回路装置において、更に、以下を含む：
（ｋ）前記第１の主面上に設けられたロジック領域。

４．前記項１から３のいずれか一つの半導体集積回路装置において、前記ダミーシリンダ内には、メタル部材が充填されている。

５．前記項２から４のいずれか一つの半導体集積回路装置において、更に、以下を含む：
（ｌ）複数のシリンダ型メモリ容量の上部電極に連結するメモリ容量プレート；
（ｍ）前記メモリ容量形成層の最上端に設けられたメタル埋め込み配線、
ここで、前記メモリ容量プレートの上面と前記メタル埋め込み配線の上面は、ほぼ等しい高さにある。

６．前記項１から５のいずれか一つの半導体集積回路装置において、前記メモリ容量プレート−上層配線接続部は、前記メモリアレー領域のコーナー部または、その近傍に設けられている。

７．前記項１から６のいずれか一つの半導体集積回路装置において、前記ダミーシリンダ上には、前記メモリ容量プレート−上層配線接続部が複数、設けられている。

８．前記項１から７のいずれか一つの半導体集積回路装置において、更に、以下を含む：
（ｎ）前記多層埋め込み配線層に設けられ、前記複数のワードラインの各々を裏打ちするメタル裏打ち配線。

９．前記項５、７および８のいずれか一つの半導体集積回路装置において、前記メモリ容量プレート−上層配線接続部は、前記複数のビットライン端部側に設けられている。

１０．前記項５、７および８のいずれか一つの半導体集積回路装置において、前記メモリ容量プレート−上層配線接続部は、前記複数のワードライン端部側に設けられている。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。

今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（第１層配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。二つ目は、第１層配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。

これに対応して、第１層配線層下端とゲート電極構造の間の層間絶縁膜をストレス付与膜やエッチストップ膜を含めて「プリメタル絶縁膜」とよび、その層を「プリメタル絶縁層」と呼ぶ。また、埋め込み配線を有するデバイスに於いては、第１層埋め込み配線層から最上層埋め込み配線層までを「多層埋め込み配線層」と呼ぶ。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。従って、本願に於いては、たとえば、「Ａを主要な成分とする」、「Ａを主要な材料とする」、「Ａを主要な構成要素とする」等というときは、たとえば、８０％程度以上が、Ａであることを表すものとする。

同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。

窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。

同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、ほぼ平行に属する。

また、ある領域（たとえば、ウエハの表面）について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。

更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。

また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「ほぼ周期的」ということができる。

なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

６．本願に於いて、「ＤＲＡＭアレー領域」とは、ＤＲＡＭメモリセルがマトリクス状に敷き詰められている領域を指し、「ＤＲＡＭ領域」とは、ＤＲＡＭアレー領域および「ＤＲＡＭ周辺回路領域」を指す。ここで、ＤＲＡＭ周辺回路領域は、メモリアレー領域の周辺近傍にあって、センスアンプ、ワード線ドライバ等が設けられた領域を指す。「ロジック領域」は、ＤＲＡＭ領域以外の領域で、他のメモリ領域をのぞく、ロジック回路が形成されている領域を指す。

また、「低誘電率層間絶縁膜」、「Ｌｏｗ−ｋ層間絶縁膜」、「低誘電率絶縁膜」等とは、たとえば、ＳｉＯＣ，ＳｉＯＣＨ等に代表される非多孔質絶縁膜または多孔質絶縁膜であって、通常の非低誘電率ＴＥＯＳ系酸化シリコンＣＶＤ膜等よりも、低誘電率の絶縁膜を言う。特に、「多孔質低誘電率層間絶縁膜」、「多孔質Ｌｏｗ−ｋ層間絶縁膜」等というときは、分子性多孔質（Ｍｏｌｅｃｕｌａｒ−ｐｏｒｅ−ｓｔａｃｋ）および、ポロジェン（Ｐｏｒｏｇｅｎ）等に由来する構造的多孔質（または物理的多孔質）の両方を含む。

７．本願に於いて、「メモリ容量収納シリンダ」とは、メモリ容量形成用絶縁膜層に空けられた円形、楕円形、六角形等の多角形その他の水平断面を有するホールである。なお、本願では、主に「配線層侵入型メモリ容量」を有する埋め込み型（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭを主に扱うが、本願で言う「配線層侵入型メモリ容量」とは、プリメタル絶縁層から多層埋め込み配線層等の配線層に亘って形成されたメモリ容量を言う。また、「シリンダ状ＭＩＭ型メモリ容量」とは、その主要部が、メモリ容量収納シリンダ内に収容されたメモリ容量であって、たとえば、白金、ルテニウム、チタン等の金属、酸化ルテニウム等の導電性金属酸化物、窒化チタン等の導電性金属窒化物等を両電極材料とするものを言う。

更に、「メモリ容量の下部電極」とは、微視的な位置的上下を問わず、個々の電極ごとにメタルプラグに電気的に接続される部分を言う。一方、「メモリ容量の上部電極」とは、下部電極に対向する電極を言う。なお、本願では、容量プレートと上部電極は、異なる概念である。

また、本願に於いては、プリメタル絶縁層内に収容されているメモリ容量を「配線層非侵入型メモリ容量」という。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。

なお、ロジック配線層にメモリ容量を形成したＤＲＡＭについて記載した先行特許出願としては、たとえば日本特願第２０１１−１９１９８３号（日本出願日２０１１年９月２日）がある。

１．本願の一実施の形態の半導体集積回路装置におけるデバイス構造（配線層侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダ）等の説明（主に図１から図７）
以下の例では、主に配線層侵入型メモリ容量（配線層侵入型メモリデバイス）を例に取り具体的に説明するが、セクション６に示すように、配線層非侵入型メモリ容量（配線層非侵入型メモリデバイス）にも適用できることは言うまでもない。なお、配線層侵入型メモリデバイスは、プリメタル絶縁層ＰＭを薄くできることから、ロジック領域４（図１、図７参照）における接続プラグ８ｆ、８ｓ（図７参照）の抵抗を低く抑えつつ、メモリ容量値を十分に確保できるメリットを有する。

また、以下の例では、主に折り返しビット線（Ｆｏｌｄｅｄ Ｂｉｔｌｉｎｅ）構造のＤＲＡＭレイアウトを例に取り具体的に説明するが、オープンビット線（Ｏｐｅｎ Ｂｉｔｌｉｎｅ）構造のＤＲＡＭレイアウトでも良いことは言うまでもない。また、以下の例では、いわゆる最密充填折り返しビット線レイアウト（Ｃｌｏｓｅｄ Ｐａｃｋｅｄ Ｆｏｌｄｅｄ Ｂｉｔｌｉｎｅ Ｌａｙｏｕｔ）を例に取り具体的に説明するが、いわゆるハーフピッチ折り返しビット線レイアウト（Ｈａｌｆ Ｐｉｔｃｈ Ｆｏｌｄｅｄ Ｂｉｔｌｉｎｅ Ｌａｙｏｕｔ）でも良いことは言うまでもない。

なお、以下では、主に、埋め込み型ＤＲＡＭを例に取り具体的に説明するが、専用ＤＲＡＭでも良いことは言うまでもない。

以下の例では、埋め込み配線材料として、銅を主要な成分とする配線材料を例に取り具体的に説明するが、これに限定されるものではないことは言うまでもない。また、絶縁性バリア膜については、ＳｉＣＮ膜を例に取り具体的に説明するが、これに限定されるものではなく、ＳｉＮ，ＳｉＣその他でも良いことは言うまでもない。更に、低誘電率絶縁膜として、以下では、主にポーラス系ＳｉＯＣ膜、ポーラス系ＳｉＯＣＨ膜を例に取り具体的に説明するが、これに限定されるものではなく、非ポーラス系ＳｉＯＣ膜、非ポーラス系ＳｉＯＣＨ膜その他でも良いことは言うまでもない。また、パッド層のメタル部材については、アルミニウム系部材を例に取り具体的に説明するが、これに限定されるものではなく、銅系部材でも、タングステン系部材でも、その他の金属部材でも良いことは言うまでもない。更に、タングステン系のプラグやビット線は、通常、主要部のタングステン部材と、その下側および側方のチタン、窒化チタン等のバリア膜等から構成されているが、煩雑さを避けるため、詳細構造は省略する。同様に、銅配線は、通常、主要部の銅系部材と、その下側および側方のタンタル、窒化タンタル等のバリア膜等から構成されているが、煩雑さを避けるため、詳細構造は省略する。なお、バリア膜としては、タンタル系、チタン系のほか、ルテニウム系バリア膜その他が適用できることは言うまでもない。

なお、通常、ＤＲＡＭ回路におけるメモリアレー領域以外の部分は、回路構成上は、ＣＭＯＳ回路構成を採用しており、各要素回路は原則として、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴで構成されるが、以下では、煩雑さを回避するために、ＮチャネルＭＩＳＦＥＴのみに言及する。

図１は本願の一実施の形態の半導体集積回路装置におけるデバイス構造（配線層侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダ）等を説明するための半導体チップの簡略化した上面全体図である。図２は図１のメモリ領域の模式回路図である。図３は図１のメモリアレー内部切り出し領域Ｒ２の簡略化した平面レイアウト図である。図４は図３のＹ−Ｙ’断面の簡略化した半導体チップの断面図である。図５は図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（下層）である。図６は図５と同じ部分の平面レイアウト図（上層）である。図７は図５および図６のＸ−Ｘ’断面および図１のロジック領域切り出し領域Ｒ３のＡ−Ａ’断面の半導体チップ断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置におけるデバイス構造（配線層侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダ）等を説明する。

まず、図１に示すように、半導体チップ２の上面１ａは、一般に、チップ周辺領域５とチップ内部領域６に分けることができる。そして、半導体チップ２の上面１ａの内部領域６には、ＤＲＡＭ領域３が設けられており、これ以外の領域には、たとえば、ＣＭＯＳロジック回路領域（ロジック領域４）、アナログ回路領域、他のメモリ領域（ＳＲＡＭ領域、不揮発性メモリ領域）、Ｉ/Ｏ回路領域等が設けられている。ＤＲＡＭ領域３（メモリ領域）は、単位メモリセルＵＣ（図２参照、以下同じ）がマトリクス状に敷き詰められたＤＲＡＭアレー領域３ｃ（メモリアレー領域）とその周辺のＤＲＡＭ周辺回路領域３ｐ（メモリ周辺領域）に分かれている。メモリ周辺領域３ｐには、たとえば、センスアンプＳＡ１，ＳＡ２（図２参照、以下同じ）、ワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４等のメモリ周辺回路が設けられている。このように、ロジック領域とメモリ領域が同一のチップ内にあると、相互に高速のデータのやり取りが可能となるメリットを有する。

次に、図２に図１のメモリ領域３の模式的回路図を示す。図２に示すように、メモリアレー領域３ｃには、縦方向に、複数のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が設けられており、横方向には、これらと直交するように、複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられている。この例では、たとえば、各ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、交互に、メモリアレー領域３ｃの反対側のメモリ周辺領域３ｐに配置されたワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４によって制御されている。一方、各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、１本おきに対を形成し、その対について、交互に、メモリアレー領域３ｃの反対側のメモリ周辺領域３ｐに配置されたセンスアンプＳＡ１，ＳＡ２に接続されている。なお、ワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４の配置やセンスアンプＳＡ１，ＳＡ２の配置、およびビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の対形成方式は、ここに示したものに限定されないことはいうまでもない。

ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４とビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の所定の交点近傍には、Ｎ型ＭＩＳＦＥＴ（アクセストランジスタ）Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８およびメモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の対から構成された単位メモリセルＵＣが各ビットラインおよび各ワードラインに接続されている。ここで、各メモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の一方の端子は、プレート電位Ｖｐ（ハーフプリチャージ方式では、電源電位の１/２の中間電位）に接続されている。なお、プレート電位Ｖｐは、電源電位の１/２の中間電位だけではなく、他の電位であっても良い。たとえば、グランドプリチャージ方式などでは、プレート電位Ｖｐは、グランド電位であっても良い。一方、ここに示したように、プレート電位Ｖｐを電源電位の１/２の中間電位とすると、メモリ構造が簡単になるメリットがある。

次に、図１のメモリアレー内部切り出し領域Ｒ２のレイアウトの概要を図３に示す。図３に示すように、メモリアレー領域３ｃは、通常、列状、行状、又は行列状に配置された複数のメモリサブアレー領域３ｃｓから構成されている（もちろん、単一のメモリアレー領域から構成されていても良い）。この例に於いては、これらの複数のメモリサブアレー領域３ｃｓをほぼ等間隔で配置された複数の裏打ちワードラインＷＳ（メタル裏打ち配線）が縦断している。

次に、図３のＹ−Ｙ’断面を図４に示す（この図に於いては、基板内の構造、基板上のデバイス構造、絶縁層中の各種の構造のうち、以下に説明する以外のものは省略している）。図４に示すように、半導体チップ２の基板部１は、たとえば、Ｐ型単結晶シリコン基板であり、半導体基板１ｓの表面１ａ（第１の主面すなわち裏面１ｂと反対の面）側には、プリメタル絶縁層ＰＭが形成されている。半導体基板１ｓの表面１ａ上には、絶縁膜（ゲート絶縁膜、ＳＴＩ絶縁膜等のフィールド絶縁膜など）を介して、たとえば、ポリシリコン部材等で構成されたワードラインＷＬが設けられている。プリメタル絶縁層ＰＭ上には、たとえば、銅系埋め込み配線等で構成された多層埋め込み配線層７等が設けられており、プリメタル絶縁層ＰＭおよび多層埋め込み配線層７等から基板上絶縁層４２が構成されている。多層埋め込み配線層７中には、ワードラインＷＬの上方で、これとほぼ平行に、たとえば、第３層埋め込み配線Ｍ３から構成された裏打ちワードラインＷＳ（メタル裏打ち配線）が設けられている（このことは、他のワード線についても全く同じである）。これらのワードラインＷＬと裏打ちワードラインＷＳ間は、たとえば、各メモリサブアレー領域３ｃｓ間において、相互に、連結スタック構造４３によって接続されている。連結スタック構造４３は、たとえば、下方から、下層接続プラグ８ｆおよび上層接続プラグ８ｓから構成されたシャント部プラグ１１（Ｓｈｕｎｔ Ｐｌｕｇ）、並びに、第１層埋め込み配線Ｍ１および第２層埋め込み配線Ｍ２から構成されたシャント部積層ビア＆配線等から構成されている。なお、この例では、メモリ容量形成層１４は、プリメタル絶縁層ＰＭ（たとえば、上半部）から多層埋め込み配線層７（たとえば、第１層埋め込み配線および第２層埋め込み配線）に亘っている。このような範囲に、メモリ容量を形成すると、プリメタル絶縁層の厚さを比較的薄くできるほか、メモリ容量形成層の厚さも十分に確保できるメリットを有する。

次に、図１のメモリアレー領域コーナー部切り出し領域Ｒ１の平面レイアウトを２層に分けて図５（下層）および図６（上層）に示す。図５（下層）および図６（上層）に示すように、半導体基板の表面１ａ（第１の主面）には、マトリクス状に複数のメモリアレー内アクティブ領域ＡＣが設けられている。半導体基板の表面１ａ上には、例えば、縦方向に複数のワードラインＷＬ（この例では、たとえば、ポリシリコンを主要な材料とする）が配置されており、横方向に、複数のビットラインＢＬ（この例では、たとえば、タングステンを主要な材料とする）が相互にほぼ直交するように、配置されている。これらのビットラインＢＬ下であって、メモリアレー内アクティブ領域ＡＣ上の所定の部分には、ビット線コンタクトＷプラグ２２（ビット線接続プラグ）が設けられている。一方、複数のワードラインＷＬと複数のビットラインＢＬの所定の交点近傍であって、メモリアレー内アクティブ領域ＡＣ上には、容量コンタクトＷプラグ２３（この例では、たとえば、タングステンを主要な材料とする）が設けられている。各容量コンタクトＷプラグ２３上には、メモリキャパシタＣ（シリンダ状ＭＩＭ型メモリ容量）が設けられており、これらの上方には、メモリアレー領域３ｃをほぼ蓋うように、容量プレートＣＰ（この例では、たとえば、タングステンを主要な材料とする）が設けられている。容量プレートＣＰ上には、たとえば、第３層埋め込み配線Ｍ３から構成された裏打ちワード線ＷＳが設けられており、シャント部積層配線１２ｗ、シャント部積層ビア１２ｖ、シャント部プラグ１１等を介して対応するワード線ＷＬと相互接続されている。この例に於いては、センスアンプ等配置領域９の上部端側であって、メモリアレー領域３ｃのコーナー部又は、その近傍に独立した複数のダミーシリンダＤＣが設けられており、それぞれ容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を介して、それらの上を走るプレート電位接続配線１５（たとえば、第３層埋め込み配線Ｍ３で構成されている）と接続されている。ここで、ダミーシリンダの幅ＴＤ（より正確には、上端部の短径または最小差し渡し）は、メモリ容量の幅ＴＭ（より正確には、上端部の短径または最小差し渡し）よりも狭くされている。すなわち、ダミーシリンダＤＣの幅ＴＤは、複数のシリンダ型メモリ容量Ｃの各幅ＴＭよりも狭くされている。ここで、（ＴＤ/ＴＭ）の値、すなわち、縮小率は、たとえば、０．５程度（範囲としては、たとえば、０．８から０．３程度）が好適である。

このようにすることにより、ダミーシリンダＤＣの上部が、メタルにより埋め込まれやすくなる結果、ビアホールが不所望に深くなる等の問題が低減する。また、ダミーシリンダＤＣをメモリアレー領域３ｃ等のコーナー部等に配置すると、センスアンプ等配置領域９をメモリアレー領域３ｃに接近して配置することができる等のメリットがある。更に、相互に独立した複数のダミーシリンダＤＣを設け、その上方に、個別に容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を設けることにより、信頼性を向上させることができる。

次に、図５および図６のＸ−Ｘ’断面を図７に示す。図７に示すように、半導体基板１ｓ（たとえばＰ型単結晶シリコン基板）の表面１ａ（第１の主面）であって、ロジック領域４、メモリアレー領域３ｃおよびメモリ周辺領域３ｐ等には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域１６（素子分離領域）が設けられている。ロジック領域４およびメモリアレー領域３ｃであって半導体基板１ｓの表面には、それぞれ、たとえばＮ型ＭＩＳＦＥＴ（Ｑｎｇ、Ｑｎｃ）を構成するＮ型ソースドレイン領域１７が設けられている。これらのＮ型ソースドレイン領域１７上およびゲート絶縁膜１８を介して設けられたゲート電極４０（例えば、ポリシリコンゲート電極）上には、シリサイド膜１９（例えば、ニッケル系シリサイド膜）が設けられている。各ゲート電極４０の周囲には、窒化シリコン系膜または酸化シリコン系膜等から構成されたオフセットスペーサ２０およびサイドウォール２１が設けられている。

なお、この例では、メモリ領域３のＮ型ＭＩＳＦＥＴ（Ｑｎｃ）を構成するＮ型ソースドレイン領域１７上およびゲート電極４０上にも、シリサイド膜１９が設けられているが、これらは言うまでもないことであるが任意である。すなわち、メモリ領域３のＮ型ＭＩＳＦＥＴ（Ｑｎｃ）を構成するＮ型ソースドレイン領域１７上には、シリサイド膜１９を形成しない選択肢もある。その場合は、リーク電流が低減するメリットがあるが、その結果、メモリ領域３のＮ型ＭＩＳＦＥＴ（Ｑｎｃ）を構成するゲート電極４０上にも、シリサイド膜１９が設けられないこととなると、ワード線の抵抗が比較的高くなる懸念があるが、ゲート電極の抵抗値の上昇はロジック領域ほど重要ではない。これに関しては、ソースドレイン抵抗に関してもほぼ同様である。一方、メモリ領域３のＮ型ＭＩＳＦＥＴ（Ｑｎｃ）を構成するＮ型ソースドレイン領域１７上およびゲート電極４０上にも、シリサイド膜１９が設けられていると、リーク電流は、若干増加するが、ワード線抵抗およびソースドレイン抵抗の低減効果がある。一般に、埋め込み型ＤＲＡＭは、リーク電流よりも、速度が重視される傾向にあるので、ワード線抵抗およびソースドレイン抵抗の低減は、全体としての性能向上に寄与するところが大きい。なお、シリサイド膜の材料については、ニッケル系シリサイドのほか、白金系シリサイド、チタン系シリサイド、コバルト系シリサイド、タングステン系シリサイド等でも良い。

半導体基板１ｓの表面１ａ上には、プリメタル絶縁層ＰＭが設けられており、これは、たとえば下層プリメタル絶縁層および上層プリメタル絶縁層から構成されている。この例に於いては、下層プリメタル絶縁層は、ゲート構造を収容する層であり、上層プリメタル絶縁層は、メモリキャパシタＣ（シリンダ状ＭＩＭ型メモリ容量）の下端部およびビットラインＢＬを収容する層である。

プリメタル絶縁層ＰＭ上には、たとえば、数層から十数層の埋め込み配線層から構成された多層配線層７（多層埋め込み配線層）が設けられており、この多層埋め込み配線層７は、たとえば、第１層埋め込み配線層，第２層埋め込み配線層，第３層埋め込み配線層等から構成されている。第１層埋め込み配線層は、この例では、メモリキャパシタＣの下半部およびシングルダマシン法による第１層埋め込み配線Ｍ１（たとえば、銅埋め込み配線、以下同じ）を収容する層であり、第２層埋め込み配線層は、メモリキャパシタＣの上半部およびデュアルダマシン法による第２層埋め込み配線Ｍ２（ビアを含む）を収容する層である。第３層埋め込み配線層は、デュアルダマシン法による第３層埋め込み配線Ｍ３（ビアを含む）を収容する層である。

多層配線層７上には、たとえば、アルミニウム系ボンディングパッド等のボンディングパッド（またはパッド層配線等を含む）等を収容するパッド層が設けられている。

次に、図７における絶縁膜構造の詳細の一例を説明する。半導体基板１ｓの表面１ａ上には、ゲート構造を覆うように、必要に応じて、比較的薄いエッチストップ膜、ストレス付与膜等の下層プリメタル窒化シリコン系絶縁膜２４ｆを介して、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ１５０ｎｍ程度）等から主に構成された下層プリメタル酸化シリコン系絶縁膜２４ｓ（非多孔質非低誘電率絶縁膜）が形成されている。この下層プリメタル窒化シリコン系絶縁膜２４ｆおよび下層プリメタル酸化シリコン系絶縁膜２４ｓを貫通して、タングステンプラグ等から構成されたビット線コンタクトプラグ２２、メモリ容量接続プラグ２３（容量コンタクトＷプラグ）の下層部分、および下層ロジック部コンタクトプラグ８ｆが埋め込まれている。

下層プリメタル酸化シリコン系絶縁膜２４ｓ上には、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ２０ｎｍ程度）すなわちプラズマＣＶＤによるＴＥＯＳ系酸化シリコン膜等から主に構成されたビット線下地絶縁膜２５ｂが形成されている。ビット線下地絶縁膜２５ｂ上には、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ１５０ｎｍ程度）等から主に構成された上層プリメタル酸化シリコン系絶縁膜２５ｓが形成されており、これ、およびビット線下地絶縁膜２０ｂをほぼ貫通して、タングステンプラグ等から構成された上層接続プラグ８ｓ等が埋め込まれている。また、ビット線下地絶縁膜２５ｂおよび上層プリメタル酸化シリコン系絶縁膜２５ｓ内には、それらの上端がそれぞれメモリキャパシタＣの容量下部電極２６ｆ（たとえばＴｉＮ膜）に接続されるように、タングステンプラグ等から構成されたメモリ容量接続プラグ２３（容量コンタクトＷプラグ）の上層部分が埋め込まれている。

上層プリメタル酸化シリコン系絶縁膜２５ｓ上には、たとえば、プラズマＣＶＤによるＳｉＣＮ膜（たとえば、厚さ２０ｎｍ程度）が第１層配線絶縁性バリア膜３１ｂとして形成されている。第１層配線絶縁性バリア膜３１ｂ上には、たとえば、プラズマＣＶＤによる多孔質ＳｉＯＣ膜等の多孔質低誘電率絶縁膜から主に構成された第１層配線主層間絶縁膜３１ｄ（多孔質低誘電率酸化シリコン系絶縁膜）が形成されている。第１層配線主層間絶縁膜３１ｄの厚さは、たとえば、８０ｎｍ程度を好適なものとして例示することができる。第１層配線主層間絶縁膜３１ｄとしては、多孔質低誘電率絶縁膜のほか、非多孔質低誘電率絶縁膜（たとえば、非ポーラス系ＳｉＯＣ膜）でも良い。

第１層配線主層間絶縁膜３１ｄ上には、たとえば、プラズマＣＶＤによるＳｉＣＮ膜（たとえば、厚さ３０ｎｍ程度）が第２層配線絶縁性バリア膜３２ｂとして形成されている。第２層配線絶縁性バリア膜３２ｂ上には、たとえば、プラズマＣＶＤによる多孔質ＳｉＯＣ膜等の多孔質低誘電率絶縁膜から主に構成された第２層配線主層間絶縁膜３２ｄ（多孔質低誘電率酸化シリコン系絶縁膜）が形成されている。第２層配線主層間絶縁膜３２ｄの厚さは、たとえば、１５０ｎｍ程度を好適なものとして例示することができる。

ロジック領域４における第２層配線主層間絶縁膜３２ｄ上には、プラズマＣＶＤによるＳｉＣＮ膜（たとえば、厚さ１５ｎｍ程度）が第３層配線主絶縁性バリア膜３３ｂとして形成されている。次に、メモリ領域３（３ｃ、３ｐ）について説明すると、上層プリメタル酸化シリコン系絶縁膜２５ｓから第２層配線主層間絶縁膜３２ｄに形成されたメモリ容量収納シリンダ３８（この例では、楕円断面シリンダ収納用ホール）およびダミーシリンダ収納用ホール３８ｄ内には、それぞれ、メモリ容量ＣおよびダミーシリンダＤＣの主要部が埋め込まれている。メモリ容量ＣおよびダミーシリンダＤＣは、たとえば厚さ５ｎｍ程度の容量下部電極２６ｆ（たとえばＴｉＮ膜）、厚さ５ｎｍ程度のメモリ容量絶縁膜２７（たとえばＺｒＯ_２膜）、厚さ３０ｎｍ程度の容量上部電極２６ｓ（たとえばＴｉＮ膜）、厚さ４０ｎｍ程度の容量プレートＣＰ（たとえばＷ膜）等から構成されている。この例では、これらのうち、容量下部電極２６ｆ以外は、複数のメモリ容量Ｃで共有されている。各メモリ容量ＣおよびダミーシリンダＤＣの上半部は、たとえば、第２層配線主層間絶縁膜３２ｄ等の表面に形成された上部電極＆容量プレート収納リセス３７内に収容されている。容量プレートＣＰの端部およびメモリキャパシタＣの上部中央には、平坦化用酸化シリコン系絶縁膜２８が残存している。一方、ダミーシリンダＤＣの上部中央には、平坦化用酸化シリコン系絶縁膜２８が残存しておらず、プレートメタル膜部材で充填されている。このように、ダミーシリンダＤＣの上部中央には、平坦化用酸化シリコン系絶縁膜２８が残存しておらず、プレートメタル膜部材で充填されているので、上層からのコンタクトビアの接続を確実に形成することができる。

なお、メモリ容量絶縁膜２７の材料（高誘電率材料）としては、二酸化ジルコニウム（ＺｒＯ_２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）等のジルコニウム系高誘電率絶縁体のほか、酸化タンタル系高誘電率絶縁体、アルミナ系高誘電率絶縁体、ペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）系高誘電率絶縁体等を好適なものとして例示することができる。

また、容量プレートＣＰの上面と、第２層埋め込み配線Ｍ２の上面はほぼ同じ高さになっており、容量プレートＣＰの上面には、たとえば、第３層配線絶縁性バリア膜３３ｂとほぼ同じ厚さのプラズマＣＶＤによるＳｉＣＮ膜（例えば、厚さ１５ｎｍ程度）が容量プレート上絶縁性バリア膜３６ｂとして形成されている。

平坦化用酸化シリコン系絶縁膜２８、第３層配線絶縁性バリア膜３３ｂおよび容量プレート上絶縁性バリア膜３６ｂの上面には、たとえば、プラズマＣＶＤによるＳｉＣＮ膜（例えば、厚さ１５ｎｍ程度）が第３層配線補助絶縁性バリア膜３３ｂｓとして形成されている。

第３層配線補助絶縁性バリア膜３３ｂｓ上には、たとえば、プラズマＣＶＤによる多孔質ＳｉＯＣ膜等の多孔質低誘電率絶縁膜から主に構成された第３層配線主層間絶縁膜３３ｄ（多孔質低誘電率酸化シリコン系絶縁膜）が形成されている。

第３層配線主層間絶縁膜３３ｄ上には、たとえば、プラズマＣＶＤによるＳｉＣＮ膜（たとえば、厚さ３０ｎｍ程度）が第４層配線絶縁性バリア膜３４ｂとして形成されている。なお、第４層埋め込み配線層，最上層埋め込み配線層等の更に上層の層間絶縁膜の詳細構造については、繰り返しになるので説明は省略する。

最上層埋め込み配線層上には、絶縁性バリア膜を含むパッド下層間絶縁膜（たとえば、主要部は非多孔質非低誘電率酸化シリコン系絶縁膜）が形成されており、更にその上には、通常、プラズマＴＥＯＳ系酸化シリコン膜、プラズマＣＶＤによる窒化シリコン膜等の非多孔質非低誘電率シリコン系絶縁膜等から構成されたファイナルパッシベーション膜が設けられている。

２．本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例の説明（主に図８から図１５）
以下の製法は、セクション１で説明したデバイス構造に対する製法の一例であり、種々変形可能であることは言うまでもない。

なお、ＦＥＯＬ工程については、ゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式およびポリシリコンゲート構造を前提として説明しているが、ＦＵＳＩ方式、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式、ソースドレインファースト（Ｓ/Ｄ Ｆｉｒｓｔ）方式、ゲートファースト方式とゲートラスト方式を折衷した折衷方式（Ｈｙｂｒｉｄ Ｐｒｏｃｅｓｓ）等でも良いことはいうまでもない。

図８は本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（プレート収納リセス加工用ハードマスク成膜工程）中の半導体チップ断面図である。図９は本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（プレート収納リセス形成工程）中の半導体チップ断面図である。図１０は本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（シリンダ収納用ホール形成工程）中の半導体チップ断面図である。図１１は本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（プレート上絶縁性バリア膜成膜工程）中の半導体チップ断面図である。図１２は本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（プレート収納リセス埋め込み絶縁膜エッチバック工程）中の半導体チップ断面図である。図１３は本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（平坦化犠牲絶縁膜成膜工程）中の半導体チップ断面図である。図１４は本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（第３層配線補助絶縁性バリア膜成膜工程）中の半導体チップ断面図である。図１５は本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明するための図７に対応する製造工程（上層配線絶縁性バリア膜成膜工程）中の半導体チップ断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置に関する製造プロセスの一例を説明する。

第２層埋め込み配線層（第２層埋め込み配線Ｍ２および、層間絶縁膜等）の完成までの工程は、汎用の工程であり、また、以後の処理とは直接的な関係を有さないので、以下では、原則として、第２層埋め込み配線層の完成後の工程を主に説明する。なお、ウエハ投入時のウエハとしては、例えば、３００φのＰ型シリコン単結晶ウエハ（たとえば、厚さ８００マイクロメートル程度）を例に取り説明するが、ウエハの径は、３００φのほか、４５０φでも、２００φその他でも良い。

図８に示すように、ウエハ１の表面１ａ側のほぼ全面であって、第２層配線主層間絶縁膜３２ｄ等の上に、たとえば、プラズマＣＶＤにより、第３層配線主絶縁性バリア膜３３ｂとして、たとえば、ＳｉＣＮ膜（たとえば、厚さ１５ｎｍ程度）を成膜する。ここで、「ほぼ全面」というのは、通常、ウエハ上に選択的でなくＣＶＤや塗布により所定の膜を成膜（形成）する場合、諸般の事情により、ウエハの周辺部には膜が付かないか、又は、付いたとしても、早晩、除去等されるからである。このことは、以降の成膜プロセスについてもまったく同じである。

更に、第３層配線主絶縁性バリア膜３３ｂ上であって、ウエハ１の表面１ａ側のほぼ全面に、プレート収納リセス加工用ハードマスク３０として、たとえば、プラズマＣＶＤにより、ＴＥＯＳ系酸化シリコン膜（すなわち非多孔質非低誘電率絶縁膜）を成膜する。ここで成膜するプレート収納リセス加工用ハードマスク３０の厚さは、たとえば、１０ｎｍ程度を好適なものとして例示することができる。

次に、図９に示すように、たとえば、通常のリソグラフィにより、ウエハ１の表面１ａ側に容量プレート収納リセス加工用レジスト膜を形成し、これを用いて、プレート収納リセス加工用ハードマスク３０を加工する。その後、不要になった容量プレート収納リセス加工用レジスト膜をアッシング等により除去する。次に、プレート収納リセス加工用ハードマスク３０をマスクとして、たとえば、ドライエッチング（たとえば、フルオロカーボン系ガス雰囲気）により、プレート収納リセス３７を形成する。

次に、図１０に示すように、たとえば、ウエハ１の表面１ａ側のほぼ全面に、プレート収納リセス埋め込み絶縁膜２９（またはシリンダ収納用ホール等形成用ハードマスク膜）として、たとえば、プラズマＣＶＤにより、ＴＥＯＳ系酸化シリコン膜（すなわち非多孔質非低誘電率絶縁膜）を成膜する。ここで成膜するプレート収納リセス埋め込み絶縁膜２９の厚さは、たとえば、３５ｎｍ程度を好適なものとして例示することができる。

次に、たとえば、通常のリソグラフィにより、ウエハ１の表面１ａ側に、メモリ容量収納シリンダ形成用レジスト膜を形成し、これを用いて、プレート収納リセス埋め込み絶縁膜２９を加工する。その後、不要になったメモリ容量収納シリンダ形成用レジスト膜をアッシング等により除去する。次に、加工されたプレート収納リセス埋め込み絶縁膜２９をマスクとして、たとえば、異方性ドライエッチング（たとえば、フルオロカーボン系ガス雰囲気）により、シリンダ収納用ホール３８（または容量シリンダ）およびダミーシリンダ収納用ホール３８ｄを形成する。

次に、図１１に示すように、たとえば、ウエハ１の表面１ａ側のほぼ全面に、容量下部電極２６ｆとして、たとえば、ＡＬＤまたはＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）により、５ｎｍ程度の厚さの窒化チタン膜を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ポジ型レジストを塗布して、全面露光した後、現像すると、メモリ容量収納シリンダ内のみに容量下部電極加工用レジスト膜が残る。次に、容量下部電極加工用レジスト膜をマスクとして、ウエハ１の表面１ａ側に対して、たとえば、ドライエッチング（例えば、ハロゲン系ガス雰囲気）を実行することで、容量下部電極２６ｆをパターニングする。その後、不要になった容量下部電極加工用レジスト膜をアッシング等により除去する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＡＬＤ等により、メモリ容量絶縁膜２７として、酸化ジルコニウム膜（たとえば、厚さ５ｎｍ程度）を成膜する。次に、酸化ジルコニウム膜２７上のほぼ全面に、たとえば、ＡＬＤまたはＭＯＣＶＤ等により、容量上部電極２６ｓとして、ＴｉＮ膜（たとえば、厚さ３０ｎｍ程度）を成膜する。次に、容量上部電極２６ｓ上のほぼ全面に、例えば、熱ＣＶＤ等により、容量プレートＣＰとして、比較的厚いタングステン膜３５（たとえば、厚さ４０ｎｍ程度）を成膜する。

ここで、容量シリンダ収納用ホールは、幅が広いので、プレートメタル膜３５（タングステン膜）によって完全には埋め込まれないが、ダミーシリンダ収納用ホール３８ｄの方は、幅が狭いので、タングステン膜３５によって、ほぼ完全に埋め込まれる。なお、ダミーシリンダ収納用ホール３８ｄの上部をタングステン膜３５によって、ほぼ完全に埋め込むことは、もちろん必須ではないが、そのようにすることによって、本願に述べるように、種々のメリットを得ることができる。

次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、プレート上絶縁性バリア膜３６ｂとして、ＳｉＣＮ膜（たとえば、厚さ１５ｎｍ程度）を成膜する。

次に、図１２に示すように、ウエハ１の表面１ａ側に、例えば、通常のリソグラフィにより、容量プレート加工用レジスト膜を形成し、これをマスクとして、異方性ドライエッチング等により、順次、プレート上絶縁性バリア膜３６ｂ、容量プレートメタル膜３５、容量上部電極２６ｓおよびメモリ容量絶縁膜２７をパターニングする。ここで、エッチング雰囲気として、プレート上絶縁性バリア膜３６ｂに対しては、たとえば、フルオロカーボン系エッチングガス雰囲気またはＳＦ_６系エッチングガス雰囲気を好適なものとして例示することができる。容量プレートメタル膜３５に対しては、たとえば、塩素系および弗素系ガスを含むエッチングガス雰囲気を好適なものとして例示することができる。容量上部電極２６ｓおよびメモリ容量絶縁膜２７に対しては、たとえば、ＢＣｌ_３等のエッチングガス雰囲気を好適なものとして例示することができる。その後、不要になった容量プレート加工用レジスト膜をアッシング等により除去する。

次に、図１３に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、平坦化犠牲絶縁膜２８として、ＴＥＯＳ系酸化シリコン膜（すなわち非多孔質非低誘電率絶縁膜）を成膜する。

次に、図１４に示すように、ウエハ１の表面１ａ側に対して、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理を実行する。その結果、たとえば、平坦化犠牲絶縁膜２８と並びにプレート収納リセス埋め込み絶縁膜２９の凹部以外の部分、およびプレート収納リセス加工用ハードマスク３０が除去される。なお、このようにするので、メモリ容量プレートＣＰの上面と第２層埋め込み配線Ｍ２の上面は、ほぼ同じ高さになる。このことによって、容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）の形成が容易となる。

次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、第３層配線補助絶縁性バリア膜３３ｂｓとして、ＳｉＣＮ膜（たとえば、厚さ１５ｎｍ程度）を成膜する。

次に、図１５に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、３３ｄ（多孔質低誘電率酸化シリコン系絶縁膜）として、ＳｉＯＣ膜（たとえば、厚さ１５０ｎｍ程度）等を成膜する。次に、第２層埋め込み配線層と同様に、たとえば、デュアルダマシン法により、たとえば、銅埋め込み配線Ｍ３（第３層埋め込み配線）、裏打ちワード線（メタル裏打ち配線）ＷＳ，プレート電位接続配線１５および容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を埋め込む。

次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、上層配線絶縁性バリア膜３４ｂ（第４層配線絶縁性バリア膜）として、ＳｉＣＮ膜を成膜する。その後は、以上の工程を繰り返して、最上層埋め込み配線層まで形成した後、パッド層ＡＰを形成し、必要に応じて、バックグラインディングおよびダイシング等を実行して、ウエハ１を個々のチップ２に分割する。

３．本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダの平面形状に関する変形例１，２（配線層侵入型混載メモリＷＬシャント＆コーナー部一体ダミーシリンダ）の説明（主に図１６および図１７）
このセクションで示す各例は、図６に関する変形例であり、その他の部分に関しては、セクション１および２で説明したところと変わるところがないので、以下では、原則として、異なる部分のみを説明する。

図１６は本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダの平面形状に関する変形例１（配線層侵入型混載メモリＷＬシャント＆コーナー部一体Ｉ字型ダミーシリンダ）を説明するための図６に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（上層）である。図１７は本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダの平面形状に関する変形例２（配線層侵入型混載メモリＷＬシャント＆コーナー部一体Ｌ字型ダミーシリンダ）を説明するための図６に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（上層）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダの平面形状に関する変形例１，２（配線層侵入型混載メモリＷＬシャント＆コーナー部一体ダミーシリンダ）を説明する。

（１）変形例１すなわち配線層侵入型混載メモリＷＬシャント＆コーナー部一体Ｉ字型ダミーシリンダの説明（主に図１６）：
この例は、図１６に示すように、図６における複数の円筒形ダミーシリンダＤＣを、一体のＩ字状断面を有するダミーシリンダＤＣ（ダミー筒状体）としたものである。

このようにすると、ダミーシリンダＤＣの加工が容易となり、その上に独立した複数の容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を設けることにより、信頼性の向上と、接続抵抗の低減を達成することができる。

（２）変形例２すなわち配線層侵入型混載メモリＷＬシャント＆コーナー部一体Ｌ字型ダミーシリンダの説明（主に図１７）：
一方、この例は、図１７に示すように、図６における複数の円筒形ダミーシリンダＤＣを、一体のＬ字状断面を有するダミーシリンダＤＣ（ダミー筒状体）としたものである。

このようにすることにより、更に多くの独立した複数の容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を設けることが容易となり、更なる接続抵抗の低減が可能となる。

４．本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例１（配線層侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダのセンスアンプ側縦レイアウト）の説明（主に図１８から図２０）
このセクションで示す例は、図５から図７に関する変形例であり、その他の部分に関しては、セクション１および２で説明したところと変わるところがないので、以下では、原則として、異なる部分のみを説明する。なお、図２０に関しては、断面の取り方の違いにより、メモリ周辺領域３ｐにもビットラインＢＬが描かれている以外は、図７と全く同一であるので、以下では、同図の説明を繰り返さない。

図１８は本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例１（配線層侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダのセンスアンプ側縦レイアウト）を説明するための図５に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（下層）である。図１９は図１８と同じ部分の平面レイアウト図（上層）である。図２０は図１８および図１９のＸ−Ｘ’断面および図１のロジック領域切り出し領域Ｒ３のＡ−Ａ’断面の半導体チップ断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例１（配線層侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダのセンスアンプ側縦レイアウト）を説明する。

図６における複数の円筒形ダミーシリンダＤＣは、メモリアレー領域３ｃの端部又は、その近傍であって、特に、そのコーナー部又は、その近傍に設けられている。一方、この例に於いては、相互に独立な複数の円筒形ダミーシリンダＤＣは、図１８から図２０に示すように、メモリアレー領域３ｃの端部又は、その近傍であって、特に、メモリアレー領域３ｃとセンスアンプ等配置領域９の間に縦方向に並んで設けられている。

このようにすることにより、非常に多くの容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を設けることができ、接続抵抗の低減に特に効果的である。また、個々のダミーシリンダＤＣは、適当な単位で一体のものとしてもよい（たとえば、図１６参照）。

５．本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例２（配線層侵入型混載メモリ−コーナー部複数ダミーシリンダのワードドライバ側横レイアウト）の説明（主に図２１および図２２により、図７を参照）
このセクションで示す例は、図５および図６に関する変形例であり、その他の部分に関しては、セクション１および２で説明したところと変わるところがないので、以下では、原則として、異なる部分のみを説明する。なお、図７に関しては、図２２に示された構造の違いにより、図７の裏打ちワード線ＷＳがない以外は、図７と全く同一であるので、以下では、同図の説明を繰り返さない。

図２１は本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例２（配線層侵入型混載メモリ−コーナー部複数ダミーシリンダのワードドライバ側横レイアウト）を説明するための図５に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（下層）である。図２２は図２１と同じ部分の平面レイアウト図（上層）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例２（配線層侵入型混載メモリ−コーナー部複数ダミーシリンダのワードドライバ側横レイアウト）を説明する。

図６の例では、メモリアレー領域３ｃのワード先端部側には、裏打ちワード線ＷＳ（メタル裏打ち配線）とワードラインＷＬとの相互接続を取るためのシャント部積層ビア１２ｖ、シャント部積層配線１２ｗ（すなわちシャント部積層ビア＆配線１２）が設けられている。一方、この例では、図２１および図２２に示すように、裏打ちワード線ＷＳ、シャント部積層ビア＆配線１２がなく、その部分に空きスペースがあるので、その部分に、相互に独立した複数のダミーシリンダＤＣが横並びに（メモリアレー領域３ｃの端部に沿って）設けられている。そして、これらの複数のダミーシリンダＤＣ上のメモリ容量プレートＣＰは、メモリアレー領域３ｃの端部に沿って走るプレート電位接続配線１５（第３層埋め込み配線Ｍ３と同層）と複数の容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を介して接続されている。

この例は、比較的スペースに余裕のあるワード先端部に、ダミーシリンダＤＣおよび容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を設けているので、センスアンプ等配置領域９とメモリアレー領域３ｃの間隔を狭めると同時に、多数の独立した容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を配置できるメリットがある。ただし、他の例と比較して、ワード線の実質的な抵抗は高くなる。なお、ダミーシリンダＤＣは、適当な単位で一体のものとしてもよい。

６．本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例３（配線層非侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダのセンスアンプ側縦レイアウト）の説明（主に図２３から図２５）
このセクションで示す例は、セクション４、すなわち、図１８、図１９、図７等に関する変形例であり、その他の部分に関しては、セクション４、１および２で説明したところと変わるところがないので、以下では、原則として、異なる部分のみを説明する。

以下の説明では、配線層非侵入型混載メモリ構造（図２５）に於いて、セクション４の平面レイアウトを適用した例を具体的に説明するが、セクション１、セクション３、セクション５のいずれの例を適用しても良いことは言うまでもない。

図２３は本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例３（配線層非侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダのセンスアンプ側縦レイアウト）を説明するための図５に対応する図１のＤＲＡＭアレー領域コーナー部切り出し領域Ｒ１の平面レイアウト図（下層）である。図２４は図２３と同じ部分の平面レイアウト図（上層）である。図２５は図２３および図２４のＸ−Ｘ’断面および図１のロジック領域切り出し領域Ｒ３のＡ−Ａ’断面の半導体チップ断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるダミーシリンダのレイアウトに関する変形例３（配線層非侵入型混載メモリＷＬシャント＆コーナー部複数ダミーシリンダのセンスアンプ側縦レイアウト）を説明する。

この例は、図２３および図２４に示すように、平面的レイアウトは、図１８（図５）および図１９（図６）のものと基本的に同じであるが、図２５に示すように、断面構造が図７のものと若干異なる。すなわち、上層プリメタル酸化シリコン系絶縁膜２５ｓと第１層配線絶縁性バリア膜３１ｂの間に、たとえば下層のプリメタル中間絶縁性バリア膜４１ｂおよび上層の最上層プリメタル酸化シリコン系絶縁膜２５ｔから構成された最上層プリメタル絶縁層が挿入されている。そして、図７に於いては、メモリ容量形成層１４は、プリメタル絶縁層ＰＭから多層埋め込み配線層７に亘っているが、この例では、図２５に示すように、メモリ容量形成層１４は、プリメタル絶縁層ＰＭの内部に収容されている。

この例に於いては、他の例と異なり、プリメタル絶縁層ＰＭが厚くなる結果、ロジック領域におけるプラグ抵抗の上昇が問題となるが、配線と別に、キャパシタを形成できるので、プロセスが容易となるメリットがある。

７．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２６により、図７を参照）
図２６は本願の前記一実施の形態の半導体集積回路装置の構造のアウトラインを説明するためのデバイス模式断面図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察等を行う。

（１）近年の埋め込み型（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭ（または混載ＤＲＡＭ）についての考察：
近年、多層配線の層間膜中にシリンダ型のＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）型メモリ容量を形成したＤＲＡＭ混載ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の開発が進められており、素子寸法の微細化にともないＭＩＭ型メモリ容量の容量値の確保が困難となってきている。また、配線プロセスとＭＩＭ容量形成プロセスの整合性の確保が課題となっている。すなわち、ＭＩＭ型メモリ容量のプレートの上面と同層の埋め込み配線の上面の高さが相当程度異なると、更に上層からのビア形成プロセスに不具合が生じる恐れがある。これを「メタル上面段差」という。

また、ＭＩＭ型メモリ容量プレートＣＰ（たとえば、図７または、以下の図２６）を薄くして、メモリ容量形成層１４（たとえば、図７または、以下の図２６）の実効性の向上を図る場合、上層配線とＭＩＭ型メモリ容量プレートＣＰの接続のためのビア形成時に、ビア（正確にはビアホール）がメモリ容量プレートＣＰを突き抜ける恐れがある。このようなビアホールの突き抜け（「ビアホールのメモリ容量プレート突き抜け」という）は、ビア埋め込み不良等の種々の不良の原因となる。言い換えると、ＤＲＡＭを有するデバイス、すなわち、ＤＲＡＭデバイスにおいて、メモリ容量プレートを薄くして、実質的な容量として働く部分の厚さを薄くすると、メモリ容量プレートと配線との接続部を形成する際のエッチング処理において、接続孔がメモリ容量プレートを突き抜ける虞がある。

（２）本願の前記一実施の形態の半導体集積回路装置の構造のアウトラインの説明（主に図２６）：
このようなビアホールのメモリ容量プレート突き抜け等の問題を解消するため、本願の前記一実施の形態の半導体集積回路装置は、図２６に示すように、プリメタル絶縁層ＰＭおよび多層埋め込み配線層７が構成する基板上絶縁層４２のいずれかに設けられたメモリ容量形成層１４（１４ｐ、１４ｗ）にマトリクス状に複数のシリンダ型メモリ容量Ｃを設ける。そして、複数のシリンダ型メモリ容量Ｃが設けられたメモリアレー領域３ｃの端部又は、その近傍のメモリ容量形成層１４（１４ｐ、１４ｗ）に、シリンダ型メモリ容量Ｃと同様の構造で、その幅ＴＤがシリンダ型メモリ容量Ｃの幅ＴＭよりも狭いダミーシリンダＤＣを形成し、その上に、上層配線との接続部、すなわち、容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）を置く。このようにすると、ダミーシリンダＤＣがないときに比べて、ビアホールのメモリ容量プレート突き抜けは、大幅に低減する。更に、ビアのエッチングにおけるメタルのエッチング速度は、一般に小さいので、ビアホールが不所望に深くなることも少ないと考えられる。また、ダミーシリンダＤＣの幅ＴＤがシリンダ型メモリ容量Ｃの幅ＴＭよりも狭いので、シリンダ型メモリ容量Ｃがプレートメタル膜３５（図７）によって完全には埋め込まれない場合に於いても、ダミーシリンダＤＣの方は、ほぼ完全に埋め込まれるので、更にビアホールが不所望に深くなる可能性は小さくなる。

なお、メモリ容量形成層１４は、プリメタル絶縁層ＰＭから多層埋め込み配線層７に亘って形成されるほか、セクション６の例のようにプリメタル絶縁層ＰＭ内のみに形成されても良いし、多層埋め込み配線層７内のみに形成されても良い。ただし、多層埋め込み配線層７内のみに形成される場合は、その分、共有される配線層の総数が増え、ロジック配線として使用できる部分が減少するほか、配線プロセスと容量形成プロセスの整合のためのプロセス負担が増加する。

（３）メタル上面段差の対策について（図７を参照）：
セクション１から５の例では、任意付加的な特徴として、ＭＩＭ型メモリ容量のプレートの上面と同層の埋め込み配線の上面の高さをほぼ同一高さに揃えた「プレート＆配線上面同一レベル構造」ものとしている。ここで、「ほぼ同一高さ」とは、両方の高さが完全に同一か、または、せいぜい絶縁性バリア膜の厚程度の装置の範囲内であることに対応している。

このプレート＆配線上面同一レベル構造とサブセクション（２）の特徴の組み合わせは、付加的なメリットを有する。すなわち、ロジック領域の第２層埋め込み配線Ｍ２と第３層埋め込み配線Ｍ３の接続と、容量プレート接続ビア１０（メモリ容量プレート−上層配線接続部）とメモリ容量プレートＣＰの接続が、全く同様に実行できるメリットを有する。

８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態に於いては、主に埋め込みメタル配線を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、アルミニウム系メタル配線等の非埋め込みメタル配線を使用したものにも適用できることは言うまでもない。

また、前記実施の形態に於いては、主に、Ｐ型単結晶シリコン基板にデバイスを形成するものを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｎ型またはＰ型のシリコン単結晶基板、Ｎ型またはＰ型の各種エピタキシャル基板、絶縁基板（ＳＯＩ基板等を含む）および他の半導体基板上の各種半導体層上に形成されるものでもよいことはいうまでもない。

更に、前記実施の形態に於いては、主に、ＣＯＢ型ＤＲＡＭを例に取り具体的に説明したが、その他の形式のＤＲＡＭにも適用できることは言うまでもない。

１ 半導体ウエハ
１ａ ウエハ又はチップの表面（第１の主面）
１ｂ ウエハ又はチップの裏面（第２の主面）
１ｓ 半導体基板部
２ 半導体チップ
３ メモリ領域（ＤＲＡＭ領域）
３ｃ メモリアレー領域
３ｃｓ メモリサブアレー領域
３ｐ メモリ周辺領域
４ ロジック領域
５ チップ周辺領域
６ チップ内部領域
７ 多層埋め込み配線層
８ｆ 下層接続プラグ
８ｓ 上層接続プラグ
８ｔ 最上部接続プラグ
９ センスアンプ等配置領域
１０ 容量プレート接続ビア（メモリ容量プレート−上層配線接続部）
１１ シャント部プラグ（Ｓｈｕｎｔ Ｐｌｕｇ）
１２ シャント部積層ビア＆配線
１２ｖ シャント部積層ビア
１２ｗ シャント部積層配線
１４，１４ｐ、１４ｗ メモリ容量形成層
１５ プレート電位接続配線
１６ ＳＴＩ領域（素子分離領域）
１７ ソースドレイン領域
１８ ゲート絶縁膜
１９ シリサイド膜
２０ オフセットスペーサ
２１ サイドウォール
２２ ビット線接続プラグ（ビット線コンタクトＷプラグ）
２３ メモリ容量接続プラグ（容量コンタクトＷプラグ）
２４ｆ 下層プリメタル窒化シリコン系絶縁膜
２４ｓ 下層プリメタル酸化シリコン系絶縁膜
２５ｂ ビット線下地絶縁膜
２５ｓ 上層プリメタル酸化シリコン系絶縁膜
２５ｔ 最上層プリメタル酸化シリコン系絶縁膜
２６ｆ 下部電極膜
２６ｓ 上部電極膜
２７ 容量絶縁膜
２８ 平坦化犠牲絶縁膜
２９ プレート収納リセス埋め込み絶縁膜
３０ プレート収納リセス加工用ハードマスク
３１ｂ 第１層配線絶縁性バリア膜
３１ｄ 第１層配線主層間絶縁膜
３２ｂ 第２層配線絶縁性バリア膜
３２ｄ 第２層配線主層間絶縁膜
３３ｂ 第３層配線主絶縁性バリア膜
３３ｂｓ 第３層配線補助絶縁性バリア膜
３３ｄ 第３層配線主層間絶縁膜
３４ｂ 上層配線絶縁性バリア膜
３５ プレートメタル膜
３６ｂ プレート上絶縁性バリア膜
３７ プレート収納リセス
３８ 容量シリンダ収納用ホール（または容量シリンダ）
３８ｄ ダミーシリンダ収納用ホール
４０ ゲート電極
４１ｂ プリメタル中間絶縁性バリア膜
４２ 基板上絶縁層
４３ 連結スタック構造
ＡＣ メモリアレー内アクティブ領域
ＢＬ，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４ ビットライン
Ｃ，Ｃ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃａ，Ｃｂ メモリキャパシタ（シリンダ状ＭＩＭ型メモリ容量）
ＣＰ メモリ容量プレート
ＤＣ ダミーシリンダ
Ｍ１ 第１層埋め込み配線
Ｍ２ 第２層埋め込み配線
Ｍ３ 第３層埋め込み配線
ＰＭ プリメタル絶縁層
Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８、Ｑｎｃ メモリセル部のＮ型ＭＩＳＦＥＴ
Ｑｎｇ ロジック領域のＮ型ＭＩＳＦＥＴ
Ｒ１ メモリアレー領域コーナー部切り出し領域
Ｒ２ メモリアレー内部切り出し領域
Ｒ３ ロジック領域切り出し領域
ＳＡ１，ＳＡ２ センスアンプ
ＴＤ ダミーシリンダの幅
ＴＭ メモリ容量の幅
ＵＣ 単位メモリセル
Ｖｐ プレート電位
ＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４ ワード線ドライバ
ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ ワードライン
ＷＳ 裏打ちワード線（メタル裏打ち配線）

Claims (10)

1. 以下を含む半導体集積回路装置：
   （ａ）第１の主面を有する半導体基板；
   （ｂ）前記第１の主面上に設けられたメモリ領域；
   （ｃ）前記メモリ領域内に設けられたメモリアレー領域；
   （ｄ）前記メモリ領域を含む前記第１の主面上に設けられたプリメタル絶縁層；
   （ｅ）前記プリメタル絶縁層上であって、前記メモリ領域を含む前記第１の主面上に設けられた多層埋め込み配線層；
   （ｆ）前記メモリアレー領域上であって、前記プリメタル絶縁層および前記多層埋め込み配線層が構成する基板上絶縁層のいずれかのメモリ容量形成層に、マトリクス状に設けられた複数のシリンダ型メモリ容量；
   （ｇ）前記プリメタル絶縁層に設けられ、前記メモリアレー領域を縦断する複数のワードライン；
   （ｈ）前記プリメタル絶縁層に設けられ、前記メモリアレー領域を横断する複数のビットライン；
   （ｉ）前記メモリアレー領域の端部または、その近傍であって、前記メモリ領域上の前記メモリ容量形成層に設けられたダミーシリンダ；
   （ｊ）前記ダミーシリンダ上に設けられたメモリ容量プレート−上層配線接続部、
   ここで、前記ダミーシリンダの幅は、前記複数のシリンダ型メモリ容量の各幅よりも狭い。
2. 請求項１の半導体集積回路装置において、前記メモリ容量形成層は、前記プリメタル絶縁層から前記多層埋め込み配線層に亘って設けられている。
3. 請求項２の半導体集積回路装置において、更に、以下を含む：
   （ｋ）前記第１の主面上に設けられたロジック領域。
4. 請求項３の半導体集積回路装置において、前記ダミーシリンダ内には、メタル部材が充填されている。
5. 請求項４の半導体集積回路装置において、更に、以下を含む：
   （ｌ）複数のシリンダ型メモリ容量の上部電極に連結するメモリ容量プレート；
   （ｍ）前記メモリ容量形成層の最上端に設けられたメタル埋め込み配線、
   ここで、前記メモリ容量プレートの上面と前記メタル埋め込み配線の上面は、ほぼ等しい高さにある。
6. 請求項５の半導体集積回路装置において、前記メモリ容量プレート−上層配線接続部は、前記メモリアレー領域のコーナー部または、その近傍に設けられている。
7. 請求項６の半導体集積回路装置において、前記ダミーシリンダ上には、前記メモリ容量プレート−上層配線接続部が複数、設けられている。
8. 請求項７の半導体集積回路装置において、更に、以下を含む：
   （ｎ）前記多層埋め込み配線層に設けられ、前記複数のワードラインの各々を裏打ちするメタル裏打ち配線。
9. 請求項５の半導体集積回路装置において、前記メモリ容量プレート−上層配線接続部は、前記複数のビットライン端部側に設けられている。
10. 請求項５の半導体集積回路装置において、前記メモリ容量プレート−上層配線接続部は、前記複数のワードライン端部側に設けられている。

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