KR20150042623A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

바이패스 배선을 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 반도체 소자는 기판상의 제1 평면상에 서로 이격되어 연장되는 제1 배선 및 제2 배선과, 제2 평면상에 연장되는 바이패스 배선과, 바이패스 배선을 제1 배선 및 제2 배선에 각각 연결하기 위한 복수의 콘택 플러그를 포함한다. 반도체 소자를 제조하기 위하여, 기판과 이격된 바이패스 배선을 형성한다. 기판과 이격되고 바이패스 배선에 연결되는 복수의 콘택 플러그를 형성한다. 어느 하나의 콘택 플러그를 통해 바이패스 배선에 연결되는 제1 배선과, 다른 하나의 콘택 플러그를 통해 바이패스 배선에 연결되는 제2 배선을 포함하는 복수의 배선을 동일 평면상에 형성한다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 배선 구조를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선 라인과 이들 사이에 개재되는 복수의 콘택 플러그와의 사이의 이격 거리가 점차 감소되고, 이로 인해 상호 인접한 도전 패턴들간의 기생 커패시턴스와 라인 저항률(line resistivity)이 증가되어 동작 속도 또는 리프레시 특성에 악영향을 미친다. 따라서, 이와 같은 문제를 해결할 수 있는 구조를 가지는 반도체 소자가 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적도를 증대 또는 극대화할 수 있는 배선 레이아웃을 가지는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 집적도를 증대 또는 극대화할 수 있는 배선 레이아웃을 가지는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 기판상의 제1 레벨에서 제1 평면상에 서로 이격되어 연장되는 제1 배선 및 제2 배선과, 상기 기판상의 상기 제1 레벨과 다른 제2 레벨에서 제2 평면상에 연장되는 바이패스 배선과, 상기 바이패스 배선을 상기 제1 배선 및 상기 제2 배선에 각각 연결하기 위한 복수의 콘택 플러그를 포함한다.
일부 실시예들에서, 상기 제1 평면 및 상기 제2 평면은 각각 상기 기판과 평행하다.
일부 실시예들에서, 상기 복수의 콘택 플러그는 상기 제1 배선과 상기 바이패스 배선과의 사이에 연결된 제1 콘택 플러그와, 상기 제2 배선과 상기 바이패스 배선과의 사이에 연결된 제2 콘택 플러그를 포함할 수 있다.
일부 실시예들에서, 상기 제1 콘택 플러그 및 상기 제2 콘택 플러그는 각각 상기 기판에 수직으로 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 상기 기판의 활성 영역에 접하는 다이렉트 콘택 플러그를 더 포함할 수 있다. 그리고, 상기 바이패스 배선은 상기 다이렉트 콘택 플러그와 이격될 수 있다.
일부 실시예들에서, 상기 기판으로부터 상기 제1 레벨까지의 수직 거리보다 상기 기판으로부터 상기 제2 레벨까지의 수직 거리가 더 작을 수 있다.
다른 일부 실시예들에서, 상기 기판으로부터 상기 제1 레벨까지의 수직 거리보다 상기 기판으로부터 상기 제2 레벨까지의 수직 거리가 더 클 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 상기 제1 평면 상에서 상기 제1 배선 및 상기 제2 배선과 이격되어 연장되고, 상기 제1 배선 및 상기 제2 배선 중 적어도 하나와 평행하게 연장되며, 상기 바이패스 배선과 수직으로 오버랩되는 부분을 포함하는 제3 배선을 더 포함할 수 있다.
상기 제1 배선 및 상기 제2 배선은 각각 상기 바이패스 배선과 수직으로 오버랩되는 부분을 포함할 수 있다.
일부 실시예들에서, 상기 제1 배선의 적어도 일부와 상기 제2 배선의 적어도 일부는 동일선 상에서 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 상기 기판의 활성 영역에 접하는 다이렉트 콘택 플러그와, 상기 제1 배선 및 상기 제2 배선에 이웃하여 상기 제1 평면 상에 배치되고 상기 다이렉트 콘택 플러그에 연결되어 있는 제4 배선을 더 포함할 수 있다. 그리고, 상기 바이패스 배선은 상기 다이렉트 콘택 플러그 및 상기 제4 배선으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 복수의 메모리 셀을 포함하는 셀 어레이 영역과 상기 메모리 셀 어레이 영역의 주위에 배치된 코어 영역을 포함하는 기판과, 상기 셀 어레이 영역에 형성된 한 쌍의 도전 라인과, 상기 한 쌍의 도전 라인 사이에 형성되고, 상기 기판의 활성 영역에 연결된 복수의 베리드 콘택과, 상기 셀 어레이 영역에서 상기 복수의 베리드 콘택의 상면으로부터 상기 한 쌍의 도전 라인 중 하나의 도전 라인 상부까지 연장되어 있는 복수의 도전성 랜딩 패드와, 상기 코어 영역에서 상기 복수의 도전성 랜딩 패드의 상면보다 높은 제1 레벨에 있는 제1 평면상에 서로 이격되어 연장되는 제1 배선 및 제2 배선과, 상기 코어 영역에서 상기 복수의 도전성 랜딩 패드의 상면의 레벨보다 낮은 제2 레벨에 있는 제2 평면상에 연장되는 바이패스 배선과, 상기 바이패스 배선과 상기 제1 배선 및 상기 제2 배선과의 사이에 각각 연결되어 있는 복수의 콘택 플러그를 포함한다.
일부 실시예들에서, 상기 복수의 콘택 플러그는 상기 복수의 랜딩 패드의 구성 물질과 동일한 물질을 포함할 수 있다.
일부 실시예들에서, 상기 제1 배선 및 상기 제2 배선은 서로 다른 방향으로 연장될 수 있다.
일부 실시예들에서, 상기 제1 배선 및 상기 제2 배선은 서로 평행하게 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서는 활성 영역을 가지는 기판상에 상기 기판과 이격된 바이패스 배선을 형성한다. 상기 기판과 이격된 위치에서 상기 바이패스 배선에 연결되는 복수의 콘택 플러그를 형성한다. 상기 복수의 콘택 플러그 중 어느 하나의 콘택 플러그를 통해 상기 바이패스 배선에 연결되는 제1 배선과, 상기 복수의 콘택 플러그 중 다른 하나의 콘택 플러그를 통해 상기 바이패스 배선에 연결되는 제2 배선을 포함하는 복수의 배선을 동일 평면상에 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법은 상기 복수의 콘택 플러그의 형성과 동시에 상기 기판의 활성 영역에 연결되는 다이렉트 콘택 플러그를 형성하는 단계를 더 포함할 수 있다. 상기 다이렉트 콘택 플러그는 상기 복수의 콘택 플러그의 상면과 동일 평면상에 위치되는 상면을 가질 수 있다. 상기 복수의 배선을 형성하는 단계는 상기 제1 배선 및 상기 제2 배선에 이웃하면서 상기 제1 배선 및 상기 제2 배선과 이격되어 있고 상기 다이렉트 콘택 플러그에 연결되는 제3 배선을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서는 셀 어레이 영역과 코어 영역을 포함하는 기판을 준비한다. 상기 코어 영역에서 상기 기판 상에 상기 기판과 이격된 바이패스 배선을 형성한다. 상기 셀 어레이 영역에서 상기 기판 상에 복수의 도전 라인을 형성한다. 상기 셀 어레이 영역에서 복수의 도전 라인 사이에 형성되고, 상기 기판의 활성 영역에 연결되는 복수의 베리드 콘택을 형성한다. 상기 셀 어레이 영역에서 상기 복수의 베리드 콘택 중 어느 하나의 베리드 콘택의 상면으로부터 상기 복수의 도전 라인 중 어느 하나의 도전 라인의 상부까지 연장되는 도전성 랜딩 패드와, 상기 코어 영역에서 상기 바이패스 배선에 연결되는 복수의 콘택 플러그를 동시에 형성한다. 상기 코어 영역에서 상기 도전성 랜딩 패드의 상면보다 높은 레벨에서 서로 이격되어 연장되고 상기 복수의 콘택 플러그에 연결되는 제1 배선 및 제2 배선을 포함하는 복수의 배선을 동일 평면상에 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 바이패스 배선은 상기 복수의 도전 라인과 동시에 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 복수의 도전 라인은 상기 바이패스 배선이 형성된 후에 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 바이패스 배선을 형성하는 단계는 상기 코어 영역에 바이패스 배선 형성용 도전층을 형성하는 단계와, 상기 도전층 위에 코어 마스크 패턴을 형성하는 단계와, 상기 코어 마스크 패턴을 식각 마스크로 이용하여 상기 도전층을 식각하는 단계를 포함할 수 있다. 상기 복수의 콘택 플러그는 상기 코어 마스크 패턴을 관통하여 형성될 수 있다.
일부 실시예들에서, 상기 도전성 랜딩 패드와 상기 복수의 콘택 플러그를 동시에 형성하는 단계는 상기 코어 영역에서 상기 기판의 활성 영역에 연결되는 다이렉트 콘택 플러그를 형성하는 단계를 포함할 수 있다. 상기 다이렉트 콘택 플러그는 상기 코아 마스크 패턴과 이격된 위치에 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 바이패스 배선을 형성하는 단계 후에, 상기 바이패스 배선을 덮는 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 복수의 콘택 플러그는 상기 절연막을 관통하여 형성될 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자 및 그 제조 방법에서는 집적도를 증대 또는 극대화할 수 있는 배선 레이아웃을 구현함으로써 칩 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2a 내지 도 2d는 각각 도 1의 반도체 소자의 일부 구성의 단면도들로서, 도 2a는 도 1의 X1 - X1' 선 단면도, 도 2b는 도 1의 X2 - X2' 선 단면도, 도 2c는 도 1의 X3 - X3' 선 단면도, 그리고 도 2d는 도 1의 Y1 - Y1' 선 단면도이다.
도 3a 내지 도 3d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 일부 구성의 단면도들이다.
도 4a 및 도 4b 내지 도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 나타내는 블록도이다.
도 9는 도 8에 예시한 메모리 셀 어레이 및 센스 앰프를 포함하는 메모리 코어부의 레이아웃을 예시한 도면이다.
도 10은 도 8의 메모리 셀 어레이의 일부 구성의 예시적인 평면 레이아웃이다.
도 11a 및 도 11b는 각각 도 8에 예시한 반도체 소자의 메모리 셀 어레이 주위의 코어 영역에 배치되는 회로를 구성하는 배선 구조들을 예시한 레이아웃이다.
도 12a 내지 도 12n은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13은 도 12m 및 도 12n에 예시한 복수의 배선층 중 복수의 콘택 플러그를 통해 바이패스 배선에 연결되는 제1 배선층 및 제2 배선층과, 바이패스 배선의 배치를 예시한 평면도이다.
도 14a 내지 도 14g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 일부 구성의 예시적인 평면 레이아웃이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 일부 구성의 단면도이다.
도 17은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 18은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10)의 개략적인 레이아웃이다.
도 2a 내지 도 2d는 각각 도 1의 반도체 소자(10)의 일부 구성의 단면도들로서, 도 2a는 도 1의 X1 - X1' 선 단면도, 도 2b는 도 1의 X2 - X2' 선 단면도, 도 2c는 도 1의 X3 - X3' 선 단면도, 그리고 도 2d는 도 1의 Y1 - Y1' 선 단면도이다.
도 1과 도 2a 내지 도 2d를 참조하면, 반도체 소자(10)는 기판(12)으로부터 제1 수직 거리(H1) 이격된 제1 레벨에서 제1 평면상에 서로 이격되어 연장되는 제1 배선(22) 및 제2 배선(24)과, 상기 기판(12)으로부터 제2 수직 거리(H2) 이격된 제2 레벨에서 제2 평면상에 연장되는 바이패스 배선(32)을 포함한다. 상기 제1 평면 및 상기 제2 평면은 각각 기판(12) 상에서 기판(12)의 주면 연장 방향과 평행하게 연장되는 면을 의미한다.
상기 바이패스 배선(32)은 기판(12) 상에 형성된 제1 절연막(14) 위에 형성되고, 상기 제1 배선(22) 및 제2 배선(24)은 상기 제1 절연막(14) 및 바이패스 배선(32) 위에 형성된 제2 절연막(18) 위에 형성된다.
도 2a 내지 도 2d에서는 상기 기판(12)으로부터 상기 제1 레벨까지의 제1 수직 거리(H1)보다 상기 기판(12)으로부터 상기 제2 레벨까지의 제2 수직 거리(H2)가 더 작은 경우를 예시한다. 즉, 기판(12)상에서 상기 바이패스 배선(32)은 상기 제1 배선(22) 및 제2 배선(24)보다 더 낮은 레벨에 형성되어 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 상기 기판(12)상에서 상기 바이패스 배선(32)이 상기 제1 배선(22) 및 제2 배선(24)보다 더 높은 레벨에 형성될 수도 있다. 이에 대하여는 도 3a 내지 도 3d를 참조하여 후술한다.
상기 제1 배선(22) 및 제2 배선(24)과 상기 바이패스 배선(32)은 제2 절연막(18)을 관통하는 복수의 콘택 플러그(34A, 34B)를 통해 상호 연결되어 있다.
상기 복수의 콘택 플러그(34A, 34B)는 상기 제1 배선(22)과 상기 바이패스 배선(32)과의 사이에 연결된 제1 콘택 플러그(34A)와, 상기 제2 배선(24)과 상기 바이패스 배선(32)과의 사이에 연결된 제2 콘택 플러그(34B)를 포함한다. 상기 제1 콘택 플러그(34A) 및 상기 제2 콘택 플러그(34B)는 각각 상기 기판(12)의 주면 연장 방향에 수직으로 연장될 수 있다.
상기 제1 배선(22) 및 상기 제2 배선(24)은 각각 상기 바이패스 배선(32)과 수직으로 오버랩되는 콘택 영역(22C, 24C)을 포함한다. 상기 제1 콘택 플러그(34A) 및 상기 제2 콘택 플러그(34B)는 상기 제1 배선(22) 및 상기 제2 배선(24) 각각의 콘택 영역(22C, 24C)에 연결되며, 상기 바이패스 배선(32)을 통해 상기 제1 배선(22) 및 상기 제2 배선(24)을 상호 연결시키는 역할을 한다.
상기 제1 배선(22)의 적어도 일부와 상기 제2 배선(24)의 적어도 일부는 제2 절연막(18) 위에서 동일선 상에서 연장될 수 있다. 다른 일부 실시예들에서, 상기 제1 배선(22)의 적어도 일부와 상기 제2 배선(24)의 적어도 일부는 서로 다른 방향으로 연장될 수 있다.
상기 제2 절연막(18) 상에는 상기 제1 배선(22) 및 제2 배선(24)과 각각 평행하게 연장되는 제3 배선(42) 및 제4 배선(46)이 형성되어 있다. 상기 제3 배선(42) 및 제4 배선(46)은 각각 기판(12) 상의 제1 레벨에서 상기 제1 배선(22) 및 제2 배선(24)이 위치되는 평면과 동일 평면상에 배치될 수 있다. 상기 제3 배선(42) 및 제4 배선(46)은 제2 절연막(18) 상의 제1 레벨에서 상기 제1 배선(22) 및 제2 배선(24)과 이격되어 연장되어 있다. 일부 실시예들에서, 상기 제3 배선(42) 및 제4 배선(46) 중 적어도 하나는 상기 바이패스 배선(32)과 수직으로 오버랩되는 부분을 포함할 수 있다. 도 1과 도 2a 내지 도 2d에는 상기 제3 배선(42)이 상기 바이패스 배선(32)과 수직으로 오버랩되는 부분(OL1)을 포함하는 경우를 예시하였다. 다른 일부 실시예들에서, 상기 제2 절연막(18) 상에서 상기 제1 배선(22) 및 제2 배선(24)과 인접해 있는 다른 배선들은 상기 바이패스 배선(32)과 수직으로 오버랩되는 부분을 포함하지 않을 수도 있다.
상기 제4 배선(46)은 제1 절연막(14) 및 제2 절연막(18)을 관통하여 기판(12)의 활성 영역((12A)에 접하는 다이렉트 콘택 플러그(36)에 직접 연결되어 있다. 상기 바이패스 배선(32)은 상기 다이렉트 콘택 플러그(36)와 이격되어 있다.
상기 다이렉트 콘택 플러그(36)는 상기 제1 콘택 플러그(34A) 및 상기 제2 콘택 플러그(34B)의 상면과 동일 평면상에 위치되는 상면을 가질 수 있다.
상기 바이패스 배선(32)은 기판(12)의 활성 영역(12A)에 접하는 콘택 플러그에는 연결되지 않는다. 일부 실시예들에서, 상기 제1 콘택 플러그(34A) 및 상기 제2 콘택 플러그(34B)을 통해 상기 바이패스 배선(32)에 연결된 제1 배선(22) 및 제2 배선(24) 중 적어도 하나는 상기 바이패스 배선(32)과 이격된 위치에서 별도의 콘택 플러그를 통해 활성 영역(12A)에 연결될 수 있다.
상기 제4 배선(46)은 상기 다이렉트 콘택 플러그(36)에 접하는 콘택 영역(46C)을 포함한다. 상기 제4 배선(46)의 콘택 영역(46C)은 제4 배선(46)의 다른 영역보다 더 큰 폭(W1)을 가진다.
만일, 상기 제1 배선(22) 및 제2 배선(24)을 이들과 동일 레벨에서 상호 연결하는 경우, 상기 제4 배선(46) 중 상기 다이렉트 콘택 플러그(36)에 접하는 콘택 영역(46C) 주위에서는 상기 콘택 영역(46C)을 우회하는 경로를 통하여 상기 제1 배선(22) 및 제2 배선(24)을 상호 연결하기 위하여 배선 연결 부분이 다수의 굴곡 부분을 포함할 수 있다. 이와 유사하게, 상기 제1 배선(22) 및 제2 배선(24)에 인접한 다른 배선들도 상기 제4 배선(46) 중 다이렉트 콘택 플러그(36)에 접하는 콘택 영역(46C) 주위에서 우회 경로를 통하여 연결할 필요가 있으며, 따라서 인접한 배선들이 각각 다수의 굴곡 부분을 포함하게 된다. 이 경우, 기판(12) 상에서 복수의 배선을 배치하기 위한 면적이 증가하게 되고, 주어진 면적 내에서 필요한 만큼의 복수의 배선을 배치하기 위한 설계 마진이 부족할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에서는, 상기 제4 배선(46) 중 상기 다이렉트 콘택 플러그(36)에 접하는 콘택 영역(46C) 주위에서 상기 제1 배선(22) 및 제2 배선(24)과 다른 레벨에 형성되는 바이패스 배선(32)을 이용하여 상기 제1 배선(22) 및 제2 배선(24)을 상호 연결함으로써, 상기 제1 배선(22) 및 제2 배선(24)을 동일 레벨에서 상호 연결하는 경우에 비해 배선 설계 마진을 확보할 수 있으며, 복수의 배선 연결 구조를 포함하는 반도체 소자의 집적도를 증대 또는 극대화할 수 있는 배선 레이아웃을 구현함으로써 칩 사이즈를 감소시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자(10A)의 일부 구성의 단면도들이다. 도 3a 내지 도 3d에 있어서 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
도 3a 내지 도 3d에 예시한 반도체 소자(10A)는 도 1과 대략 동일한 레이아웃을 가지는 것으로서, 도 3a는 도 1의 X1 - X1' 선 단면도, 도 3b는 도 1의 X2 - X2' 선 단면도, 도 3c는 도 1의 X3 - X3' 선 단면도, 그리고 도 3d는 도 1의 Y1 - Y1' 선 단면도에 대응할 수 있다. 단, 도 2a 내지 도 2d에 예시한 반도체 소자(10)와는 달리, 도 3a 내지 도 3d의 반도체 소자(10A)에서 바이패스 배선(72)은 기판(12)으로부터 제3 수직 거리(H3) 이격된 제3 레벨에 있는 제3 평면상에 연장되고, 상기 바이패스 배선(72)을 통하여 상호 연결되는 제1 배선(62) 및 제2 배선(64)은 각각 기판(12)으로부터 상기 제3 수직 거리(H3)보다 작은 제4 수직 거리(H4) 이격된 제4 레벨에 있는 제4 평면상에 연장된다. 즉, 상기 제1 배선(62) 및 제2 배선(64)은 제1 절연막(14)과 제2 절연막(18)과의 사이에 형성되고, 상기 바이패스 배선(72)은 상기 제1 배선(62), 제2 배선(64) 및 제1 절연막(14)을 덮는 제2 절연막(18) 위에 형성되어, 기판(12) 상에서 상기 제1 배선(62) 및 제2 배선(64)보다 상기 바이패스 배선(72)이 더 높은 레벨에 형성되어 있다.
상기 제1 배선(62) 및 제2 배선(64)과 상기 바이패스 배선(72)은 복수의 콘택 플러그(74A, 74B)를 통해 상호 연결되어 있다.
제2 절연막(18)을 관통하는 복수의 콘택 플러그(74A, 74B)는 상기 제1 배선(62)과 상기 바이패스 배선(72)과의 사이에 연결된 제1 콘택 플러그(74A)와, 상기 제2 배선(64)과 상기 바이패스 배선(72)과의 사이에 연결된 제2 콘택 플러그(74B)를 포함한다. 상기 제1 콘택 플러그(74A) 및 제2 콘택 플러그(74B)는 각각 상기 기판(12)의 주면 연장 방향에 수직으로 연장될 수 있다.
상기 제1 배선(62) 및 제2 배선(64)은 각각 상기 바이패스 배선(72)과 수직으로 오버랩되는 콘택 영역(62C, 64C)을 포함한다. 상기 제1 콘택 플러그(74A) 및 제2 콘택 플러그(74B)는 상기 제1 배선(62) 및 제2 배선(64) 각각의 콘택 영역(62C, 64C)에 연결되며, 상기 바이패스 배선(72)을 통해 상기 제1 배선(62) 및 제2 배선(64)을 상호 연결시키는 역할을 한다.
상기 제1 배선(62) 및 제2 배선(64)에 대한 보다 상세한 사항은 도 2a 내지 도 2d에 예시한 제1 배선(22) 및 제2 배선(24)에 대하여 설명한 바와 대체로 유사하다.
상기 제1 절연막(14) 상에는 상기 제1 배선(62) 및 제2 배선(64)과 각각 평행하게 연장되는 제3 배선(82) 및 제4 배선(86)이 형성되어 있다.
일부 실시예들에서, 상기 제3 배선(82) 및 제4 배선(86) 중 적어도 하나는 상기 바이패스 배선(72)과 수직으로 오버랩되는 부분을 포함할 수 있다. 도 3a 내지 도 3d에는 상기 제3 배선(82)이 상기 바이패스 배선(72)과 수직으로 오버랩되는 부분(OL2)을 포함하는 경우를 예시하였다. 다른 일부 실시예들에서, 상기 제1 배선(62) 및 제2 배선(64)과 동일 평면상에서 인접하게 배치된 다른 배선들은 상기 바이패스 배선(72)과 수직으로 오버랩되는 부분을 포함하지 않을 수도 있다.
상기 제4 배선(86)은 제1 절연막(14)을 관통하여 기판(12)의 활성 영역((12A)에 접하는 다이렉트 콘택 플러그(76)에 직접 연결되어 있다. 상기 바이패스 배선(72)은 상기 다이렉트 콘택 플러그(76)와 이격되어 있다. 상기 바이패스 배선(72)은 기판(12)의 활성 영역(12A)에 접하는 콘택에는 연결되지 않는다.
상기 제4 배선(86)은 상기 다이렉트 콘택 플러그(76)에 접하는 콘택 영역(86C)을 포함한다. 상기 제4 배선(86)의 콘택 영역(86C)은 제4 배선(86)의 다른 영역보다 더 큰 폭(W2)을 가진다.
상기 제3 배선(82) 및 제4 배선(86)에 대한 보다 상세한 사항은 도 2a 내지 도 2d를 참조하여 제3 배선(42) 및 제4 배선(46)에 대하여 설명한 바와 대체로 유사하다.
상기 제4 배선(86) 중 상기 다이렉트 콘택 플러그(76)에 접하는 콘택 영역(86C) 주위에서 상기 제1 배선(62) 및 제2 배선(64)과 다른 레벨에 형성되는 바이패스 배선(72)을 이용하여 상기 제1 배선(62) 및 제2 배선(64)이 상호 연결됨으로써, 상기 제1 배선(62) 및 제2 배선(64)을 동일 레벨에서 상호 연결하는 경우에 비해 배선 설계 마진을 확보할 수 있으며, 복수의 배선 연결 구조를 포함하는 반도체 소자의 집적도를 증대 또는 극대화할 수 있는 배선 레이아웃을 구현함으로써 칩 사이즈를 감소시킬 수 있다.
도 4a 및 도 4b 내지 도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
본 예에서는, 도 2a 내지 도 2d에 예시한 반도체 소자(10)의 제조 방법을 예로 들어 설명한다. 도 4a, 도 5a, 도 6a 및 도 7a는 각각 도 1의 X1 - X1' 선 단면에 대응하는 부분을 나타내고, 도 4b, 도 5b, 도 6b 및 도 7b는 각각 도 1의 Y1 - Y1' 선 단면에 대응하는 부분을 나타낸다. 도 4a 내지 도 7b에 있어서, 도 1 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 기판(12)상에 제1 절연막(14)을 형성하고, 상기 제1 절연막(14) 위에 바이패스 배선(32)을 형성한다.
일부 실시예들에서, 상기 기판(12)은 반도체 웨이퍼이다. 일부 실시예들에서, 상기 기판(12)은 Si (silicon)을 포함한다. 다른 일부 실시예에서, 상기 기판(12)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(12)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(12)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(12)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 기판(12) 상에는 다양한 종류의 복수의 개별 소자 (individual devices)이 형성될 수 있다. 상기 복수의 개별 소자는 다양한 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 기판(12)의 활성 영역(12A)에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자는 각각 상기 제1 절연막(14)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
상기 제1 절연막(14)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 바이패스 배선(32)은 도전층으로 이루어진다. 일부 실시예들에서, 상기 바이패스 배선(32)은 W, WN, WC, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막, 또는 이들을 포함하는 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 5a 및 도 5b를 참조하면, 상기 제1 절연막(14) 및 바이패스 배선(32)을 덮는 제2 절연막(18)을 형성한다.
상기 제2 절연막(18)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 6a 및 도 6b를 참조하면, 상기 제2 절연막(18) 및 제1 절연막(14)의 일부를 식각하여, 상기 바이패스 배선(32)을 노출시키는 제1 콘택홀(H1) 및 제2 콘택홀(H2)과, 기판(12)의 활성 영역(12A)을 노출시키는 제3 콘택홀(H3)을 형성하고, 상기 제1 콘택홀(H1), 제2 콘택홀(H2) 및 제3 콘택홀(H3) 내에 도전 물질을 채워 제1 콘택 플러그(34A), 제2 콘택 플러그(34B) 및 다이렉트 콘택 플러그(36)를 형성한다. 일부 실시예들에서, 상기 제1 콘택 플러그(34A), 제2 콘택 플러그(34B) 및 다이렉트 콘택 플러그(36)는 동시에 형성될 수 있다.
일부 실시예들에서, 상기 제1 콘택 플러그(34A), 제2 콘택 플러그(34B) 및 다이렉트 콘택 플러그(36)는 각각 W, WN, WC, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막, 또는 이들을 포함하는 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 7a 및 도 7b를 참조하면, 상기 제2 절연막(18) 위에 도전층을 형성한 후, 상기 도전층을 패터닝하여, 상기 제1 콘택 플러그(34A)에 연결되는 제1 배선(22)과, 상기 제2 콘택 플러그(34B)에 연결되는 제2 배선(24)과, 상기 제1 배선(22) 및 제2 배선(24)에 인접하게 배치되는 제3 배선(42)과, 상기 다이렉트 콘택 플러그(36)에 연결되는 제4 배선(46)을 형성한다.
일부 실시예들에서, 상기 제1 배선(22), 제2 배선(24), 제3 배선(42) 및 제4 배선(46)은 각각 W, WN, WC, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막, 또는 이들을 포함하는 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이상, 도 4a 내지 도 7b를 참조하여 도 2a 내지 도 2d에 예시한 반도체 소자(10)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서, 도 4a 내지 도 7b를 참조하여 설명한 바에 의거하여 도 3a 내지 도 3d에 예시한 반도체 소자(10A)를 제조할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)를 나타내는 블록도이다.
도 8을 참조하면, 반도체 소자(100)는 메모리 셀 어레이(110), 로우 디코더(120), 센스 앰프(130), 칼럼 디코더(140), 셀프 리프레쉬 제어회로(150), 커맨드 디코더(160), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(170), 어드레스 버퍼(180), 및 데이터 입출력 회로(190)를 구비한다.
상기 메모리 셀 어레이(110)에는 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열되어 있다. 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 그 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인 또는 상보 비트 라인(/BL)에 연결되며, 그 소스 및 드레인 중 다른 하나는 셀 커패시터에 연결될 수 있다.
상기 센스 앰프(130)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장한다. 센스 앰프(130)는 비트 라인(BL)과 상보 비트 라인(/BL) 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
상기 데이터 입출력 회로(190)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(190)를 통하여 외부로 출력된다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(180)로 입력된다. 어드레스 버퍼(180)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
상기 로우 디코더(120)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(180)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다. 즉, 로우 디코더(120)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(180)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블한다. 또한, 로우 디코더(120)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블한다.
상기 칼럼 디코더(140)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(180)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩한다.
상기 메모리 셀 어레이(110)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입한다.
상기 커맨드 디코더(160)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 종료 명령을 내부적으로 발생한다.
MRS/EMRS 회로(170)는 반도체 소자(100)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다.
또한, 도 8에 도시되지는 않았지만, 반도체 소자(100)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
상기 셀프 리프레쉬 제어회로(150)는 커맨드 디코더(160)에서 출력되는 명령에 응답하여 반도체 메모리 장치(100)의 셀프 리프레쉬 동작을 제어한다.
상기 커맨드 디코더(160)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(160)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(120)로 인가할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(160)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
상기 메모리셀 어레이(110) 및 센스 앰프(130)는 메모리 코어부를 구성할 수 있다.
도 9는 도 8에 예시한 메모리 셀 어레이(110) 및 센스 앰프(130)를 포함하는 메모리 코어부(132)의 레이아웃을 예시한 도면이다.
도 9를 참조하면, 메모리 코어부(132)는 복수의 메모리 셀 어레이 블록(MCA)을 포함할 수 있다. 상기 메모리 셀 어레이 블록(MCA)은 도 8의 메모리 셀 어레이(110)를 구성할 수 있다.
상기 메모리 셀 어레이 블록(MCA)의 워드 라인 방향으로 복수의 서브 워드 라인 드라이버 (sub-word line driver) 블록(SWD)이 배열되고, 비트 라인 방향으로 복수의 센스앰프 블록(S/A)이 배열될 수 있다. 센스앰프 블록(S/A)에는 복수의 비트 라인 센스 앰프가 배치된다.
서브 워드 라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)이 교차하는 지점에 컨졍션 블록(CJT)이 배열될 수 있다. 상기 컨정션 블록(CJT)에는 비트 라인 센스앰프를 구동하기 위한 전원 드라이버들 및 접지 드라이버들이 교대로 배치될 수 있다.
도 10은 도 8의 메모리 셀 어레이(110)의 일부 구성의 예시적인 평면 레이아웃이다. 도 10에 예시한 레이아웃은 도 9의 메모리 셀 어레이 블록(MCA)의 구성에 대응할 수 있다.
일부 실시예들에서, 도 10에 예시한 메모리 셀 어레이(110)의 레이아웃은 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 10을 참조하면, 메모리 셀 어레이(110)는 복수의 활성 영역(AC)을 포함한다. 복수의 워드 라인(WL)이 상기 복수의 활성 영역(AC)을 가로질러 제1 방향 (도 10에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 상기 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향 (도 10에서 Y 방향)을 따라 상호 평행하게 연장되어 있다.
상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 상기 복수의 활성 영역(AC)에 연결되어 있다.
일부 실시예들에서, 복수의 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 일부 실시예들에서, 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
복수의 베리드 콘택 (buried contact)(BC)은 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이의 영역으로부터 상기 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장되는 콘택 구조물로 구성될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 상기 제1 방향 및 제2 방향을 따라 일렬로 배열될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 제2 방향을 따라 등간격으로 배치될 수 있다. 상기 복수의 베리드 콘택(BC)은 커패시터의 하부 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키는 역할을 할 수 있다.
도 11a 및 도 11b는 각각 도 8에 예시한 반도체 소자(100)의 메모리 셀 어레이(110) 주위의 코어 영역(CORE)에 배치되는 회로들, 예를 들면, 센스 앰프(130)를 구성하는 배선 구조들을 예시한 레이아웃이다.
도 11a 및 도 11b에 예시한 배선 구조는 도 8에 예시한 로우 디코더(120), 센스 앰프(130), 칼럼 디코더(140), 도 9에 예시한 서브 워드 라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)에도 적용될 수 있다.
도 11a를 참조하면, 반도체 소자(100)의 코어 영역(CORE)에는 서로 이격되고 서로 다른 방향으로 연장되는 제1 배선(M1A) 및 제2 배선(M1B)을 포함하는 배선 구조가 형성될 수 있다.
상기 제1 배선(M1A) 및 제2 배선(M1B)은 제1 레벨에 있는 제1 평면상에 서로 이격되어 연장될 수 있다. 바이패스 배선(BP)이 상기 제1 레벨과 다른 제2 레벨에 있는 제2 평면상에 연장된다. 일부 실시예들에서, 상기 바이패스 배선(BP)은 제1 배선(M1A) 및 제2 배선(M1B)보다 낮은 레벨에 배치될 수 있다. 다른 일부 실시예들에서, 상기 바이패스 배선(BP)은 제1 배선(M1A) 및 제2 배선(M1B)보다 높은 레벨에 배치될 수 있다. 상기 제1 배선(M1A) 및 제2 배선(M1B)은 복수의 콘택 플러그(CNT1, CNT2)을 통해 상기 바이패스 배선(BP)에 연결되어 있다.
도 11b를 참조하면, 반도체 소자(100)의 코어 영역(CORE)에는 서로 이격되고 동일선 상에서 연장되는 제1 배선(M2A) 및 제2 배선(M2B)을 포함하는 배선 구조가 형성될 수 있다.
상기 제1 배선(M2A) 및 제2 배선(M2B)은 제1 레벨에 있는 제1 평면상에 서로 이격되어 연장될 수 있다. 바이패스 배선(BP)이 상기 제1 레벨과 다른 제2 레벨에 있는 제2 평면상에 연장된다. 일부 실시예들에서, 상기 바이패스 배선(BP)은 제1 배선(M2A) 및 제2 배선(M2B)보다 낮은 레벨에 배치될 수 있다. 다른 일부 실시예들에서, 상기 바이패스 배선(BP)은 제1 배선(M2A) 및 제2 배선(M2B)보다 높은 레벨에 배치될 수 있다. 상기 제1 배선(M2A) 및 제2 배선(M2B)은 복수의 콘택 플러그(CNT1, CNT2)을 통해 상기 바이패스 배선(BP)에 연결되어 있다.
도 12a 내지 도 12n은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200) (도 12n 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
본 예에서는, 코어 영역(CORE)에 형성되는 배선 구조를 도 9에 예시한 메모리 셀 어레이 블락(MCA)에 포함되는 메모리 셀의 일부 구성 요소와 동시에 형성하는 공정에 대하여 설명한다. 또한, 본 예에서는 코어 영역(CORE)에 형성되는 배선 구조로서 도 11a에 예시한 배선 구조와 유사한 배선 구조를 가지는 경우를 예로 들어 설명한다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서, 다음에 설명하는 반도체 소자의 제조 방법에 의거하여, 예를 들면 도 11b에 예시한 배선 구조를 포함하는 다양한 배치 구조를 가지는 배선 구조들을 형성할 수 있다.
도 12a 내지 도 12n에서, "CA"로 표시한 부분은 반도체 소자(200)의 셀 어레이 영역의 일부 구성, 예를 들면 도 10의 A - A' 선 단면에 대응하는 부분의 일부 구성의 단면도이고, "CORE"로 표시한 부분은 반도체 소자(200)의 코어 영역의 일부 구성의 단면도이다. 일부 실시예들에서, 도 12a 내지 도 12n의 셀 어레이 영역(CA)은 도 9의 메모리 셀 어레이 블록(MCA)의 일부일 수 있다. 그리고, 도 12a 내지 도 12n의 코어 영역(CORE)은 도 9의 센스앰프 블록(S/A)의 일부, 도 9의 워드 라인 드라이버 블록(SWD)의 일부, 또는 도 8의 로우 디코더(120) 및/또는 칼럼 디코더(140)의 일부일 수 있으나, 이에 한정되는 것은 아니다.
도 12a를 참조하면, 기판(210)에 소자 분리막(212)을 형성하여 셀 어레이 영역(CA) 및 코어 영역(CORE)에 복수의 활성 영역(210A, 210B)을 정의한다.
상기 복수의 활성 영역(210A, 210B)은 도 10에 예시한 활성 영역(AC)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 상기 기판(210)에 대한 보다 상세한 사항은 도 2a 내지 도 2d를 참조하여 기판(12)에 대하여 설명한 바와 같다.
상기 소자분리막(212)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 소자분리막(212)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
셀 어레이 영역(CA)에서 상기 기판(210)에 복수의 워드 라인 트렌치를 형성한다. 상기 복수의 워드 라인 트렌치는 도 10의 X 방향을 따라 상호 평행하게 연장되며, 각각 복수의 활성 영역(210A)을 가로지르는 라인 형상을 가질 수 있다. 상기 복수의 워드 라인 트렌치의 내부에 복수의 게이트 유전막, 복수의 워드 라인(WL)(도 10 참조), 및 복수의 매몰 절연막을 차례로 형성한다. 상기 복수의 매몰 절연막의 상면은 기판(210)의 상면과 대략 동일 레벨에 위치될 수 있다.
일부 실시예들에서, 상기 워드 라인(WL)을 형성한 후, 상기 워드 라인(WL)의 양측에서 상기 기판(210)에 불순물 이온을 주입하여 복수의 활성 영역(210A)의 상면에 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(WL)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
셀 어레이 영역(CA) 및 코어 영역(CORE)에서 기판(210) 상에 제1 절연막(220) 및 제2 절연막(222)을 차례로 형성한 후, 코어 영역(CORE)에서는 상기 제1 절연막(220) 및 제2 절연막(222)을 제거하여 기판(210)의 활성 영역(210B)을 다시 노출시킨다. 그 후, 셀 어레이 영역(CA)을 마스크 패턴(도시 생략)으로 덮은 상태에서 코어 영역(CORE)에서 기판(210) 상에 게이트 유전막(224)을 형성한다.
상기 제1 절연막(220)은 산화막으로 이루어지고 제2 절연막(222)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 유전막(224)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(224)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(224)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 게이트 유전막(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
도 12b를 참조하면, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 기판(210)상에 제1 도전층(226)을 형성한다.
상기 제1 도전층(226)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12c를 참조하면, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 제1 도전층(226) 위에 마스크 패턴(228)을 형성한다. 상기 마스크 패턴(228)은 셀 어레이 영역(CA)에서 상기 제1 도전층(226)을 일부 노출시키는 개구가 형성되어 있다. 코어 영역(CORE)은 상기 마스크 패턴(228)에 의해 덮여 외부로 노출되지 않을 수 있다.
그 후, 상기 마스크 패턴(228)의 개구를 통해 노출되는 제1 도전층(226)을 식각하고 그 결과 노출되는 기판(210)의 일부 및 소자분리막(212)의 일부를 식각하여, 셀 어레이 영역(CA)에서 기판(210)의 활성 영역(210A)을 노출시키는 다이렉트 콘택홀(DCH)을 형성한다.
상기 마스크 패턴(228)은 산화막 또는 질화막으로 이루어지는 하드마스크 패턴으로 이루어질 수 있다. 상기 마스크 패턴(228)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
도 12d를 참조하면, 상기 마스크 패턴(228)을 제거한 후, 상기 다이렉트 콘택홀(DCH)의 내부 및 상기 제1 도전층(226)의 상부에 상기 다이렉트 콘택홀(DCH)을 채우기에 충분한 두께의 제2 도전층을 형성하고, 상기 제2 도전층이 상기 다이렉트 콘택홀(DCH) 내부에만 남도록 상기 제2 도전층을 에치백 하여, 상기 다이렉트 콘택홀(DCH) 내부에 남아 있는 제2 도전층으로 이루어지는 다이렉트 콘택(DC)을 형성한다. 상기 제2 도전층은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12e를 참조하면, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 상기 제1 도전층(226) 및 다이렉트 콘택(DC)의 상부에 제3 도전층(232), 제4 도전층(234) 및 캡핑층(236)을 차례로 형성한다.
상기 제3 도전층(232) 및 제4 도전층(234)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제3 도전층(232)은 TiSiN을 포함하고, 상기 제4 도전층(234)은 W을 포함할 수 있다. 상기 캡핑층(236)은 실리콘 질화막으로 이루어질 수 있다.
도 12f를 참조하면, 셀 어레이 영역(CA)을 마스크 패턴(도시 생략)으로 덮은 상태에서 코어 영역(CORE)에서 상기 게이트 유전막(224), 제1 도전층(226), 제3 도전층(232), 제4 도전층(234) 및 캡핑층(236)을 패터닝한다. 그 결과, 상기 게이트 유전막(224) 위에 제1 도전 패턴(226A), 제3 도전 패턴(232A) 및 제4 도전 패턴(234A)으로 이루어지는 주변회로용 게이트 전극(240)이 형성된다. 상기 게이트 전극(240)은 캡핑 패턴(236A)으로 덮여 있다.
상기 게이트 유전막(224), 게이트 전극(240) 및 캡핑 패턴(236A)의 적층 구조로 이루어지는 게이트 구조의 양 측벽에 절연 스페이서(242)를 형성한 후, 상기 게이트 구조를 덮도록 코어 영역(CORE) 전면에 절연 박막(244)을 형성한다.
상기 절연 스페이서(242)는 산화막, 질화막, 또는 이들의 조합으로 이루어지고, 상기 절연 박막은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
그 후, 상기 게이트 구조 및 절연 박막(244)을 덮는 평탄화된 층간절연막(246)을 형성한다. 상기 층간절연막(246)은 HDP (high density plasma) 또는 FCVD (flowable chemical vapor deposition) 방법으로 형성된 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12g를 참조하면, 코어 영역(CORE) 영역에서 상기 층간절연막(246)을 덮는 바이패스 도전층(250)을 형성한다.
상기 바이패스 도전층(250)을 형성하기 위하여, 셀 어레이 영역(CA) 및 코어 영역(CORE)에 걸쳐 연장되는 바이패스 도전층(250)을 형성한 후, 포토리소그래피 공정을 이용하여 상기 바이패스 도전층(250) 중 일부를 제거하여, 상기 바이패스 도전층(250)이 코어 영역(CORE)에만 남도록 하는 공정을 수행할 수 있다.
상기 바이패스 도전층(250)은 W 또는 Al로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12h를 참조하면, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 상기 캡핑층(236) 및 바이패스 도전층(250) 위에 절연막(252)을 형성한다.
일부 실시예들에서, 상기 절연막(252)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12i를 참조하면, 포토리소그래피 공정을 이용하여 절연막(252) 및 캡핑층(236)을 패터닝한다. 그 결과, 셀 어레이 영역(CA)에서는 복수의 비트 라인을 형성하기 위한 식각 마스크로 사용될 셀 마스크 패턴(252A) 및 캡핑 패턴(236B)이 형성된다. 이와 동시에, 코어 영역(CORE)에서는 상기 절연막(252)을 패터닝한 결과로서 바이패스 배선 형성을 위한 코어 마스크 패턴(252B)이 형성된다.
도 12j를 참조하면, 상기 셀 마스크 패턴(252A), 캡핑 패턴(236B) 및 코어 마스크 패턴(252B)을 식각 마스크로 이용하여 하부 구조물 중 일부를 식각하여, 셀 어레이 영역(CA)에서는 복수의 비트 라인(260)을 형성하고, 코어 영역(CORE)에서는 바이패스 배선(250P)을 형성한다.
일부 실시예들에서, 상기 복수의 비트 라인(260) 및 바이패스 배선(250P)은 동시에 형성된다.
보다 구체적으로 설명하면, 셀 어레이 영역(CA)에서는 상기 셀 마스크 패턴(252A) 및 캡핑 패턴(236B)을 식각 마스크로 이용하여, 제1 도전층(226), 제3 도전층(232) 및 제4 도전층(234)의 노출된 부분을 식각하여, 제1 도전 패턴(226B), 제3 도전 패턴(232B) 및 제4 도전 패턴(234B)으로 이루어지는 복수의 비트 라인(260)을 형성한다. 상기 복수의 비트 라인(260)은 다이렉트 콘택(DC)을 통해 기판(210)의 활성 영역(210A)에 연결된다. 코어 영역(CORE)에서는 코어 마스크 패턴(252B)을 식각 마스크로 이용하여 상기 바이패스 도전층(250)의 노출 부분을 식각하여 바이패스 배선(250P)을 형성한다. 상기 바이패스 배선(250P)은 활성 영역(210B)과 이격되어 있으며, 상기 활성 영역(210B)과 연결되지 않는다. 상기 바이패스 배선(250P) 형성을 위한 식각 중에 과도 식각에 의해 하부의 절연막들이 일부 소모될 수 있다.
도 12k를 참조하면, 상기 비트 라인(260) 및 바이패스 배선(250P)이 형성된 결과물 상면에 절연 라이너(256)를 형성한다.
상기 절연 라이너(256)는 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12l을 참조하면, 코어 영역(CORE)에서 평탄화된 층간절연막(258)을 형성한 후, 도 12k의 결과물 중 셀 어레이 영역(CA)에서 복수의 비트 라인(260) 각각의 사이의 공간에 복수의 베리드 콘택(BC) (도 10 참조)과, 상기 복수의 베리드 콘택(BC)에 연결되는 복수의 도전성 랜딩 패드(LP)를 형성한다.
보다 구체적으로 설명하면, 도 12k의 결과물 중 셀 어레이 영역(CA)에서 복수의 비트 라인(260) 각각의 측벽에서 절연 라이너(256)를 덮는 절연 스페이서(S1, S2)를 형성하고, 상기 복수의 비트 라인(260) 각각의 사이의 공간에 베리드 콘택(BC)(도 10 참조)을 형성하기 위한 복수의 홀을 한정하는 복수의 절연 패턴(도 12l 단면에서는 보이지 않음)을 형성한 후, 상기 복수의 홀을 통해 기판(210)의 활성 영역(210A)을 노출시키고, 상기 노출된 활성 영역(210A)의 표면에 금속 실리사이드막(261)을 형성한다. 그 후, 상기 복수의 홀 각각의 내부 중 하측 일부에 도전층을 채워 상기 활성 영역(210A)에 각각 연결되는 복수의 베리드 콘택(BC)을 형성한다.
일부 실시예들에서, 상기 금속 실리사이드막(261)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(261)은 상기 예시된 물질에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(261)은 생략 가능하다.
일부 실시예들에서, 상기 절연 스페이서(S1, S2)는 실리콘 산화막, 실리콘 질화막, 에어, 또는 이들의 조합으로 이루어질 수 있다. 본 예에서는 상기 절연 스페이서(S1, S2)가 2중 층으로 이루어진 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 단일층 또는 삼중층으로 이루어질 수도 있다. 상기 복수의 절연 패턴은 질화막, 산화막, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 상기 복수의 비트 라인(260) 사이의 복수의 홀 내부에서 상기 복수의 베리드 콘택(BC) 위에 금속 실리사이드막(263)을 형성한다. 일부 실시예들에서, 상기 금속 실리사이드막(263)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(263)은 상기 예시된 물질에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 금속 실리사이드막(263)은 생략 가능하다.
코어 영역(CORE)에서 코어 마스크 패턴(252B)의 일부를 식각하여 상기 바이패스 배선(250P)을 노출시키는 복수의 콘택홀(CH1)을 형성하고, 상기 층간절연막(246, 258) 및 절연 박막(244)의 일부를 식각하여 기판(102)의 활성 영역(210B)을 노출시키는 다이렉트 콘택홀(CH2)을 형성한다. 상기 복수의 콘택홀(CH1) 및 다이렉트 콘택홀(CH2)은 1 회의 식각 공정을 통해 동시에 형성될 수 있다.
상기 다이렉트 콘택홀(CH2)을 통해 노출되는 활성 영역(210B)의 표면에 금속 실리사이드막(262)을 형성한다. 일부 실시예들에서, 상기 금속 실리사이드막(262)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(262)은 상기 예시된 물질에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 금속 실리사이드막(262)은 생략 가능하다.
그 후, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 도전성 배리어막 및 도전층을 형성하고 상기 층간절연막(258)이 노출되도록 상기 도전성 배리어막 및 도전층을 에치백한다.
그 결과, 셀 어레이 영역(CA)에서는 상기 도전성 배리어막의 일부 및 상기 도전층의 일부가 상기 금속 실리사이드막(263) 위에서 상기 복수의 홀 내부를 채우면서 상기 복수의 비트 라인(260)의 일부와 수직으로 오버랩되도록 상기 복수의 비트 라인(260)을 덮는 제1 도전성 배리어막(264A) 및 제1 도전층(266A)의 형태로 남게 된다. 코어 영역(CORE)에서는, 상기 도전성 배리어막의 일부 및 상기 도전층의 일부가 상기 복수의 콘택홀(CH1)의 내부를 채우는 제2 도전성 배리어막(264B) 및 제2 도전층(266B)과, 상기 다이렉트 콘택홀(CH2)을 채우는 제3 도전성 배리어막(264C) 및 제3 도전층(266C)의 형태로 남게 된다.
일부 실시예들에서, 상기 제1 도전성 배리어막(264A), 제2 도전성 배리어막(264B) 및 제3 도전성 배리어막(264C)은 각각 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 도전층(266A), 제2 도전층(266B) 및 제3 도전층(266C)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 셀 어레이 영역(CA)에서, 상기 제1 도전층(266A) 위에 상기 제1 도전층(266A)의 일부를 노출시키는 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 제1 도전성 배리어막(264A), 제1 도전층(266A) 및 그 주위의 절연막들을 식각하여, 상기 제1 도전성 배리어막(264A) 및 제1 도전층(266A) 중 남은 부분들로 이루어지는 복수의 랜딩 패드(LP)를 형성한다.
코어 영역(CORE)에서 상기 복수의 콘택홀(CH1) 내부에 있는 제2 도전성 배리어막(264B) 및 제2 도전층(266B)은 각각 상기 바이패스 배선(250P)에 연결되는 콘택 플러그(CNT)를 구성한다. 그리고, 상기 다이렉트 콘택홀(CH2) 내에 있는 제3 도전성 배리어막(264C) 및 제3 도전층(266C)은 활성 영역(210B)에 연결되는 다이렉트 콘택 플러그(DCCP)를 구성한다.
상기 바이패스 배선(250P)에 연결되는 복수의 콘택 플러그(CNT)는 상기 코아 마스크 패턴(252B)을 관통하여 형성되고, 상기 다이렉트 콘택 플러그(DCCP)는 상기 코아 마스크 패턴(252B)과 이격된 위치에서 상기 층간절연막(246, 258)을 관통하여 형성된다.
상기 복수의 랜딩 패드(LP)는 도 10에 예시한 복수의 베리드 콘택(BC)과 유사하게, 서로 이격되어 있는 복수의 아일랜드형 패턴의 형상을 가진다. 상기 마스크 패턴은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12m을 참조하면, 코어 영역(CORE)에서 상기 코어 마스크 패턴(252B) 및 층간절연막(258) 위에 복수의 배선층(270A, 270B, 270C)을 형성한다.
상기 복수의 배선층(270A, 270B, 270C)은 복수의 콘택 플러그(CNT) 중 어느 하나에 연결되는 제1 배선층(270A)과, 상기 복수의 콘택 플러그(CNT) 중 다른 하나에 연결되는 제2 배선층(270B)과, 상기 다이렉트 콘택 플러그(DCCP)에 연결되는 제3 배선층(270C)을 포함한다.
일부 실시예들에서, 상기 복수의 배선층(270A, 270B, 270C)은 단일 금속층 또는 복수의 금속층을 포함할 수 있다. 다른 일부 실시예들에서, 상기 복수의 배선층(270A, 270B, 270C)은 불순물이 도핑된 반도체, 금속 질화물, 또는 금속 실리사이드를 포함할 수 있다. 예를 들면, 상기 복수의 배선층(270A, 270B, 270C)은 텅스텐으로 이루어질 수 있다.
도 12n을 참조하면, 셀 어레이 영역(CA)에 형성된 복수의 도전성 랜딩 패드(LP)와 코어 영역(CORE)에 형성된 복수의 배선층(270A, 270B, 270C)을 포함하는 결과물의 상부 표면에 절연 박막(280)을 형성한다. 상기 절연 박막(280)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
그 후, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 상기 절연 박막(280) 위에 절연막을 형성하고, 셀 어레이 영역(CA)에서 상기 복수의 도전성 랜딩 패드(LP)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극 (도 10의 하부 전극(ST)에 대응)을 형성하고, 코어 영역(CORE)에 다층 배선 구조를 형성하여, 반도체 소자(200)를 형성할 수 있다.
도 13은 도 12m 및 도 12n에 예시한 복수의 배선층(270A, 270B, 270C) 중 복수의 콘택 플러그(CNT)를 통해 바이패스 배선(250P)에 연결되는 제1 배선층(270A) 및 제2 배선층(270B)과, 바이패스 배선(250P)의 배치를 예시한 평면도이다.
상기 제1 배선층(270A) 및 제2 배선층(270B)은 서로 이격되어 있으며, 이들 각각의 적어도 일부는 서로 다른 방향으로 연장될 수 있다. 도 12n에 예시한 바와 같이, 코어 영역(CORE)에서 상기 제1 배선층(270A) 및 제2 배선층(270B)은 셀 어레이 영역(CA)에 형성된 상기 복수의 도전성 랜딩 패드(LP)의 상면보다 높은 레벨에서 기판(210)의 주면 연장 방향에 평행하게 연장될 수 있다.
상기 바이패스 배선(250P)은 상기 제1 배선층(270A) 및 제2 배선층(270B)이 형성된 레벨보다 더 낮은 레벨에 있는 평면상에서 연장된다. 도 12n에 예시한 바와 같이, 코어 영역(CORE)에서 바이패스 배선(250P)은 셀 어레이 영역(CA)에 형성된 상기 복수의 도전성 랜딩 패드(LP)의 상면보다 낮은 레벨에서 기판(210)의 주면 연장 방향에 평행하게 연장될 수 있다.
도 14a 내지 도 14g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(300) (도 14g 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14g에 있어서, 도 12a 내지 도 12n에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
본 예에서는 도 12n에 예시한 반도체 소자(200)와 유사하게, 서로 이격되어 배치된 제1 배선층(270A) 및 제2 배선층(270B)이 다른 레벨에 형성된 바이패스 배선(350) (도 14g 참조)을 통하여 상호 연결되는 배선 구조를 가지는 반도체 소자(300)의 제조 방법에 대하여 설명한다. 단, 도 12a 내지 도 12n의 공정과는 다른 공정을 이용하여 상기 반도체 소자(300)을 형성하는 방법에 대하여 설명한다.
도 14a를 참조하면, 도 12a 내지 도 12f를 참조하여 설명한 바와 같은 일련의 공정들을 행한 후, 코어 영역(CORE) 영역에서 상기 층간절연막(246)을 덮는 바이패스 배선(350)을 형성한다.
상기 바이패스 배선(350)을 형성하기 위하여, 셀 어레이 영역(CA) 및 코어 영역(CORE)에 걸쳐 연장되는 바이패스 도전층을 형성한 후, 포토리소그래피 공정을 이용하여 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 상기 바이패스 도전층 중 일부를 제거하여, 코어 영역(CORE)에 상기 바이패스 배선(350)이 남도록 할 수 있다.
상기 바이패스 배선(350)은 W 또는 Al로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 14b를 참조하면, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 상기 캡핑층(236) 및 바이패스 배선(350) 위에 절연막(352)을 형성한다.
일부 실시예들에서, 상기 절연막(352)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 14c를 참조하면, 포토리소그래피 공정을 이용하여 절연막(352) 및 캡핑층(236)을 패터닝한다. 그 결과, 셀 어레이 영역(CA)에서는 복수의 비트 라인을 형성하기 위한 식각 마스크로 사용될 셀 마스크 패턴(352A) 및 캡핑 패턴(236B)이 형성된다. 코어 영역(CORE)에서는 절연막(352)이 그대로 유지된다.
도 14d를 참조하면, 셀 어레이 영역(CA)에서 상기 셀 마스크 패턴(352A) 및 캡핑 패턴(236B)을 식각 마스크로 이용하여 하부 구조물 중 일부를 식각하여, 복수의 비트 라인(260)을 형성한다.
도 14e를 참조하면, 셀 어레이 영역(CA)에서 상기 비트 라인(260)이 형성된 결과물과 코어 영역(CORE)에 남아 있는 절연막(352) 위에 절연 라이너(356)를 형성한다.
상기 절연 라이너(356)는 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 14f를 참조하면, 도 12l을 참조하여 설명한 바와 같은 공정들을 수행하여, 셀 어레이 영역(CA)에 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)를 형성하고, 코어 영역(CORE)에서 상기 바이패스 배선(350)에 연결되는 복수의 콘택 플러그(CNT) 및 다이렉트 콘택 플러그(DCCP)를 형성한다.
상기 복수의 콘택 플러그(CNT) 및 다이렉트 콘택 플러그(DCCP)는 셀 어레이 영역(CA)에서의 복수의 랜딩 패드(LP)와 동시에 형성될 수 있다.
도 14g를 참조하면, 코어 영역(CORE)에서 절연막(352) 위에 복수의 배선층(270A, 270B, 270C)을 형성한다.
그 후, 셀 어레이 영역(CA)에 형성된 복수의 도전성 랜딩 패드(LP)와 코어 영역(CORE)에 형성된 복수의 배선층(270A, 270B, 270C)을 포함하는 결과물의 상부 표면에 절연 박막(280)을 형성한다.
그 후, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 상기 절연 박막(280) 위에 절연막을 형성하고, 셀 어레이 영역(CA)에서 상기 복수의 도전성 랜딩 패드(LP)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극 (도 10의 하부 전극(ST)에 대응)을 형성하고, 코어 영역(CORE)에 다층 배선 구조를 형성하여, 반도체 소자(300)를 형성할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(400)의 일부 구성의 예시적인 평면 레이아웃이다. 도 15에 예시한 레이아웃은 도 9의 메모리 셀 어레이 블록(MCA)의 주위에 배치되는 코어 영역에 대응할 수 있다.
도 15를 참조하면, 반도체 소자(400)는 제1 레벨에서 제1 평면상에 서로 이격되어 연장되는 복수의 배선(M1, M2, M3, M4)을 포함한다. 상기 복수의 배선(M1, M2, M3, M4) 중 적어도 일부는 상호 평행하게 연장된다.
상기 복수의 배선(M1, M2, M3, M4)이 형성된 제1 레벨과 다른 제2 레벨에서 제2 평면상에 복수의 바이패스 배선(BP1, BP2, BP3)이 형성되어 있다. 일부 실시예들에서, 상기 제2 레벨은 상기 제1 레벨보다 더 낮을 수 있다. 다른 일부 실시예들에서, 상기 제2 레벨은 상기 제1 레벨보다 더 높을 수 있다.
상기 복수의 배선(M1, M2, M3, M4) 중 일부는 복수의 콘택(CNT1, CNT2) 중 어느 하나의 콘택을 통해 상기 복수의 바이패스 배선(BP1, BP2, BP3) 중 어느 하나와 연결되어 있다.
상기 복수의 배선(M1, M2, M3, M4)은 복수의 다이렉트 콘택(DC1, DC2, DC3, DC4)을 통해 상기 복수의 바이패스 배선(BP1, BP2, BP3)과 이격된 다른 도전 영역에 연결된다.
상기 복수의 바이패스 배선(BP1, BP2, BP3)은 상기 복수의 배선(M1, M2, M3, M4) 중 일부와 오버랩되는 부분을 포함할 수 있다. 상기 복수의 바이패스 배선(BP1, BP2, BP3)은 상기 복수의 다이렉트 콘택(DC1, DC2, DC3, DC4)과는 수직으로 오버랩되지 않는다.
일부 실시예들에서, 상기 복수의 바이패스 배선(BP1, BP2, BP3)은 도 12k를 참조하여 설명한 바이패스 배선(250P) 또는 도 14a를 참조하여 설명한 바이패스 배선(350)의 형성과 동시에 반도체 소자(200 또는 300)의 코어 영역(CORE)에 형성될 수 있다. 상기 복수의 콘택(CNT1, CNT2)은, 도 12l을 참조하여 설명한 복수의 랜딩 패드(LP) 및 복수의 콘택 플러그(CNT)의 형성과 동시에, 반도체 소자(200 또는 300)의 코어 영역(CORE)에 형성될 수 있다. 상기 복수의 배선(M1, M2, M3, M4)은 도 12m 또는 도 14g를 참조하여 설명한 복수의 배선층(270A, 270B, 270C)의 형성과 동시에 반도체 소자(200 또는 300)의 코어 영역(CORE)에 형성될 수 있다.
도 15에 예시한 반도체 소자(400)에서, 상기 복수의 배선(M1, M2, M3, M4)이 형성되는 레벨과 다른 레벨에서 상기 복수의 배선(M1, M2, M3, M4) 중 일부의 경로를 우회하기 위한 복수의 바이패스 배선(BP1, BP2, BP3)을 형성함으로써, 상기 복수의 배선(M1, M2, M3, M4)이 형성되는 레벨에서 배선 형성 밀도를 낮출 수 있으며, 집적도를 증대 또는 극대화할 수 있는 배선 레이아웃을 구현함으로써 칩 사이즈를 감소시킬 수 있다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(500)의 일부 구성의 단면도이다. 도 16에 있어서, 도 12a 내지 도 14g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
반도체 소자(500)의 코어 영역(CORE)에서 기판(210)상에 복수의 주변회로용 게이트 전극(240)이 형성되어 있다. 상기 복수의 주변회로용 게이트 전극(240)의 상부에는 단락 방지용 바이패스 배선(550)이 형성되어 있다.
상기 단락 방지용 바이패스 배선(550)은 기판(210)상에서 도 12n에 예시한 바이패스 배선(250P) 또는 도 14g에 예시한 바이패스 배선(350)이 형성된 레벨과 동일 레벨에서 바이패스 배선(250P) 또는 바이패스 배선(350)과 동일 평면상에 위치될 수 있다.
상기 단락 방지용 바이패스 배선(550)은 상기 복수의 주변회로용 게이트 전극(240) 중 적어도 일부를 덮도록 형성될 수 있다.
상기 단락 방지용 바이패스 배선(550)은 도 12n에 예시한 바이패스 배선(250P) 또는 도 14g에 예시한 바이패스 배선(350)과 동시에 형성될 수 있다. 상기 단락 방지용 바이패스 배선(550)은 도 12n에 예시한 바이패스 배선(250P) 또는 도 14g에 예시한 바이패스 배선(350)과 동일한 구성을 가질 수 있다.
상기 단락 방지용 바이패스 배선(550)을 덮는 절연막(352) 및 절연 라이너(356) 위에는 복수의 하부 배선층(570A, 570B, 570C)이 형성되어 있다. 일부 실시예들에서, 상기 복수의 하부 배선층(570A, 570B, 570C)은 각각 코어 영역(CORE)에 형성되는 비트 라인을 구성할 수 있다.
상기 복수의 하부 배선층(570A, 570B, 570C)을 덮는 절연막(352) 위에는 복수의 상부 배선층(590A, 590B)이 형성되어 있다. 상기 복수의 상부 배선층(590A, 590B)은 각각 제1 콘택(CNT_A) 및 제2 콘택(CNT_B)을 통해 복수의 하부 배선층(570A, 570B, 570C) 중 어느 하나에 연결될 수 있다. 상기 제1 콘택(CNT_A)은 제1 도전성 배리어막(564A) 및 제1 도전층(566A)을 포함한다. 상기 제2 콘택(CNT_B)은 제2 도전성 배리어막(564B) 및 제2 도전층(566B)을 포함한다. 상기 제1 및 제2 도전성 배리어막(564A, 564B)과 상기 제1 및 제2 도전층(566A, 566B)에 대한 보다 상세한 사항은 도 12l을 참조하여, 제1 도전성 배리어막(264A) 및 제1 도전층(266A)에 대하여 설명한 바와 대체로 동일하다.
상기 제1 콘택(CNT_A) 및 제2 콘택(CNT_B) 중 제2 콘택(CNT_A)은 상기 하부 배선층(570C)과 연결되도록 하부 배선층(570C)의 상면에 랜딩(landing) 되어 있다. 일부 예에서, 상기 제1 콘택(CNT_A) 및 제2 콘택(CNT_B) 중 적어도 일부는 원하는 설계와 달리 의도한 위치로부터 벗어난 위치에 미스얼라인(misalign)되어 형성될 수 있다. 예를 들면, 제1 콘택(CNT_A)의 경우는 원하는 위치로부터 벗어난 위치에 미스얼라인되어, 상기 하부 배선층(570B)의 상면 위에 랜딩되지 않고 측면 부근에서 절연막(552, 352)을 관통하여 단락 방지용 바이패스 배선(550)의 상면까지 연장되어 있다.
상기 제1 콘택(CNT_A)이 관통하는 위치에서 주변회로용 게이트 전극(240) 위에 단락 방지용 바이패스 배선(550)이 없는 경우, 상기 제1 콘택(CNT_A)이 주변회로용 게이트 전극(240)까지 연장되어 상기 제1 콘택(CNT_A)과 주변회로용 게이트 전극(240)과의 사이에 원하지 않는 단락이 발생할 수 있다.
도 16에 예시한 반도체 소자(500)는 상기 복수의 주변회로용 게이트 전극(240)의 적어도 일부를 덮는 단락 방지용 바이패스 배선(550)을 포함한다. 따라서, 제1 콘택(CNT_A)의 경우와 같이 미스얼라인의 결과로서 원하지 않는 위치에 랜딩되는 경우에도 제1 콘택(CNT_A)이 단락 방지용 바이패스 배선(550) 위에 랜딩되고 더 이상 하부의 다른 도전층까지 연장되지 않게 되어, 원하지 않는 단락 현상을 방지할 수 있다.
상기 단락 방지용 바이패스 배선(550)은 코어 영역(CORE)의 다른 위치에 형성되는 바이패스 배선, 예들 들면 도 12n에 예시한 바이패스 배선(250P) 또는 도 14g에 예시한 바이패스 배선(350)과 동시에 형성될 수 있다. 따라서, 상기 단락 방지용 바이패스 배선(550)을 형성하기 위하여 별도의 공정을 추가할 필요 없이, 상기 단락 방지용 바이패스 배선(550)을 용이하게 형성할 수 있다.
도 17은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1a 내지 도 15를 참조하여 설명한 반도체 소자(10, 10A, 100, 200, 300, 400, 500) 중 적어도 하나의 반도체 소자를 포함한다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 18은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1110)는 도 1a 내지 도 15를 참조하여 설명한 반도체 소자(10, 10A, 100, 200, 300, 400) 중 적어도 하나의 반도체 소자를 포함한다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 메모리 제어기(1120)는 도 1a 내지 도 15를 참조하여 설명한 반도체 소자(10, 10A, 100, 200, 300, 400, 500) 중 적어도 하나의 반도체 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
22: 제1 배선, 24: 제2 배선, 32: 바이패스 배선, 34A, 34B: 콘택 플러그, 36: 다이렉트 콘택 플러그, 270A, 270B, 270C: 배선층, BC: 베리드 콘택, LP:도전성 랜딩 패드, 250P, 350: 바이패스 배선, CNT: 콘택 플러그, DCCP: 다이렉트 콘택 플러그.

Claims (20)

  1. 기판상의 제1 레벨에서 제1 평면상에 서로 이격되어 연장되는 제1 배선 및 제2 배선과,
    상기 기판상의 상기 제1 레벨과 다른 제2 레벨에서 제2 평면상에 연장되는 바이패스 배선과,
    상기 바이패스 배선을 상기 제1 배선 및 상기 제2 배선에 각각 연결하기 위한 복수의 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 평면 및 상기 제2 평면은 각각 상기 기판과 평행한 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 복수의 콘택 플러그는
    상기 제1 배선과 상기 바이패스 배선과의 사이에 연결된 제1 콘택 플러그와,
    상기 제2 배선과 상기 바이패스 배선과의 사이에 연결된 제2 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 콘택 플러그 및 상기 제2 콘택 플러그는 각각 상기 기판에 수직으로 연장되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 기판의 활성 영역에 접하는 다이렉트 콘택 플러그를 더 포함하고,
    상기 바이패스 배선은 상기 다이렉트 콘택 플러그와 이격되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 기판으로부터 상기 제1 레벨까지의 수직 거리보다 상기 기판으로부터 상기 제2 레벨까지의 수직 거리가 더 작은 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판으로부터 상기 제1 레벨까지의 수직 거리보다 상기 기판으로부터 상기 제2 레벨까지의 수직 거리가 더 큰 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 평면 상에서 상기 제1 배선 및 상기 제2 배선과 이격되어 연장되고, 상기 제1 배선 및 상기 제2 배선 중 적어도 하나와 평행하게 연장되며, 상기 바이패스 배선과 수직으로 오버랩되는 부분을 포함하는 제3 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 배선 및 상기 제2 배선은 각각 상기 바이패스 배선과 수직으로 오버랩되는 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 기판상의 상기 제2 레벨에서 상기 바이패스 배선과 동일 평면상에 위치하는 단락 방지용 바이패스 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    상기 기판의 활성 영역에 접하는 다이렉트 콘택 플러그와,
    상기 제1 배선 및 상기 제2 배선에 이웃하여 상기 제1 평면 상에 배치되고 상기 다이렉트 콘택 플러그에 연결되어 있는 제4 배선을 더 포함하고,
    상기 바이패스 배선은 상기 다이렉트 콘택 플러그 및 상기 제4 배선으로부터 이격되어 있는 것을 특징으로 하는 반도체 소자.
  12. 복수의 메모리 셀을 포함하는 셀 어레이 영역과 상기 메모리 셀 어레이 영역의 주위에 배치된 코어 영역을 포함하는 기판과,
    상기 셀 어레이 영역에 형성된 한 쌍의 도전 라인과,
    상기 한 쌍의 도전 라인 사이에 형성되고, 상기 기판의 활성 영역에 연결된 복수의 베리드 콘택과,
    상기 셀 어레이 영역에서 상기 복수의 베리드 콘택의 상면으로부터 상기 한 쌍의 도전 라인 중 하나의 도전 라인 상부까지 연장되어 있는 복수의 도전성 랜딩 패드와,
    상기 코어 영역에서 상기 복수의 도전성 랜딩 패드의 상면보다 높은 제1 레벨에 있는 제1 평면상에 서로 이격되어 연장되는 제1 배선 및 제2 배선과,
    상기 코어 영역에서 상기 복수의 도전성 랜딩 패드의 상면의 레벨보다 낮은 제2 레벨에 있는 제2 평면상에 연장되는 바이패스 배선과,
    상기 바이패스 배선과 상기 제1 배선 및 상기 제2 배선과의 사이에 각각 연결되어 있는 복수의 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 복수의 콘택 플러그는 상기 복수의 랜딩 패드의 구성 물질과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 활성 영역을 가지는 기판상에 상기 기판과 이격된 바이패스 배선을 형성하는 단계와,
    상기 기판과 이격된 위치에서 상기 바이패스 배선에 연결되는 복수의 콘택 플러그를 형성하는 단계와,
    상기 복수의 콘택 플러그 중 어느 하나의 콘택 플러그를 통해 상기 바이패스 배선에 연결되는 제1 배선과, 상기 복수의 콘택 플러그 중 다른 하나의 콘택 플러그를 통해 상기 바이패스 배선에 연결되는 제2 배선을 포함하는 복수의 배선을 동일 평면상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 복수의 콘택 플러그의 형성과 동시에 상기 기판의 활성 영역에 연결되는 다이렉트 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 복수의 배선을 형성하는 단계는 상기 제1 배선 및 상기 제2 배선에 이웃하면서 상기 제1 배선 및 상기 제2 배선과 이격되어 있고 상기 다이렉트 콘택 플러그에 연결되는 제3 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 셀 어레이 영역과 코어 영역을 포함하는 기판을 준비하는 단계와,
    상기 코어 영역에서 상기 기판 상에 상기 기판과 이격된 바이패스 배선을 형성하는 단계와,
    상기 셀 어레이 영역에서 상기 기판 상에 복수의 도전 라인을 형성하는 단계와,
    상기 셀 어레이 영역에서 복수의 도전 라인 사이에 형성되고, 상기 기판의 활성 영역에 연결되는 복수의 베리드 콘택을 형성하는 단계와,
    상기 셀 어레이 영역에서 상기 복수의 베리드 콘택 중 어느 하나의 베리드 콘택의 상면으로부터 상기 복수의 도전 라인 중 어느 하나의 도전 라인의 상부까지 연장되는 도전성 랜딩 패드와, 상기 코어 영역에서 상기 바이패스 배선에 연결되는 복수의 콘택 플러그를 동시에 형성하는 단계와,
    상기 코어 영역에서 상기 도전성 랜딩 패드의 상면보다 높은 레벨에서 서로 이격되어 연장되고 상기 복수의 콘택 플러그에 연결되는 제1 배선 및 제2 배선을 포함하는 복수의 배선을 동일 평면상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 바이패스 배선은 상기 복수의 도전 라인과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 복수의 도전 라인은 상기 바이패스 배선이 형성된 후에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 바이패스 배선을 형성하는 단계는
    상기 코어 영역에 바이패스 배선 형성용 도전층을 형성하는 단계와,
    상기 도전층 위에 코어 마스크 패턴을 형성하는 단계와,
    상기 코어 마스크 패턴을 식각 마스크로 이용하여 상기 도전층을 식각하는 단계를 포함하고,
    상기 복수의 콘택 플러그는 상기 코어 마스크 패턴을 관통하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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