KR20220014587A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20220014587A
KR20220014587A KR1020200094363A KR20200094363A KR20220014587A KR 20220014587 A KR20220014587 A KR 20220014587A KR 1020200094363 A KR1020200094363 A KR 1020200094363A KR 20200094363 A KR20200094363 A KR 20200094363A KR 20220014587 A KR20220014587 A KR 20220014587A
Authority
KR
South Korea
Prior art keywords
pattern
contact plug
bit line
landing pad
core
Prior art date
Application number
KR1020200094363A
Other languages
English (en)
Inventor
박상오
이동준
김근남
양승훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200094363A priority Critical patent/KR20220014587A/ko
Priority to US17/198,591 priority patent/US11688687B2/en
Priority to TW110111139A priority patent/TWI781559B/zh
Priority to CN202110749363.5A priority patent/CN114068552A/zh
Publication of KR20220014587A publication Critical patent/KR20220014587A/ko
Priority to US18/321,917 priority patent/US20230290727A1/en

Links

Images

Classifications

    • H01L27/1085—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H01L27/1082—
    • H01L27/10882—
    • H01L27/10897—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

반도체 소자는, 셀 영역 및 코아/페리 영역이 구분되는 기판이 구비된다. 상기 기판의 셀 영역 상에 비트 라인 구조물들이 구비된다. 상기 기판의 코아/페리 영역 상에 게이트 구조물이 구비된다. 상기 비트 라인 구조물들 사이에, 수직 방향으로 적층되는 하부 콘택 플러그 및 상부 콘택 플러그가 구비된다. 상기 상부 콘택 플러그의 상부의 일 측벽과 접하고, 상기 상부 콘택 플러그의 상부와 상기 비트 라인 구조물 상부 사이에, 상부면이 상기 비트 라인 구조물의 상부면보다 높게 배치되는 랜딩 패드 패턴이 구비된다. 상기 기판의 코아/페리 영역 상에 페리 콘택 플러그가 구비된다. 상기 페리 콘택 플러그의 상부면과 전기적으로 연결되는 배선이 구비된다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 디램 소자 및 이의 제조 방법에 관한 것이다.
디램(Dynamic random access memory: DRAM) 소자가 고도로 직접화됨에 따라, 패턴들의 임계 치수가 감소되고 패턴들의 배치 밀도가 높아질 수 있다. 이에 따라, 상기 디램을 구성하는 패턴들을 형성하기 위한 포토, 식각 공정의 횟수가 증가되어 공정이 복잡해질 수 있다. 또한, 상기 패턴들을 형성할 때 불량이 발생될 수 있다.
본 발명의 과제는 반도체 소자를 제공하는데 있다.
본 발명의 과제는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 셀 영역 및 코아/페리 영역이 구분되는 기판이 구비된다. 상기 기판의 셀 영역 상에 비트 라인 구조물들이 구비된다. 상기 기판의 코아/페리 영역 상에 게이트 구조물이 구비된다. 상기 비트 라인 구조물들 사이에, 수직 방향으로 적층되는 하부 콘택 플러그 및 상부 콘택 플러그가 구비된다. 상기 상부 콘택 플러그의 상부의 일 측벽과 접하고, 상기 상부 콘택 플러그의 상부와 상기 비트 라인 구조물 상부 사이에, 상부면이 상기 비트 라인 구조물의 상부면보다 높게 배치되는 랜딩 패드 패턴이 구비된다. 상기 기판의 코아/페리 영역 상에 페리 콘택 플러그가 구비된다. 상기 페리 콘택 플러그의 상부면과 전기적으로 연결되는 배선이 구비된다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 셀 영역 및 코아/페리 영역이 구분되는 기판이 구비된다. 상기 기판 상부면 아래에 제1 게이트 구조물이 구비된다. 상기 기판의 셀 영역 상에 비트 라인 구조물들이 구비된다. 상기 기판의 코아/페리 영역 상에 제2 게이트 구조물이 구비된다. 상기 비트 라인 구조물들 사이에, 수직 방향으로 적층되는 하부 콘택 플러그 및 상부 콘택 플러그가 구비된다. 상기 비트 라인 구조물 및 상부 콘택 플러그와 상기 제2 게이트 구조물 상에 캡핑 절연 패턴이 구비된다. 상기 상부 콘택 플러그의 상부의 일 측벽과 접하고, 상기 캡핑 절연 패턴을 통해 상부 콘택 플러그의 상부와 상기 비트 라인 구조물 상부에 형성된 리세스 내에, 상부면이 상기 비트 라인 구조물의 상부면보다 높게 배치되는 랜딩 패드 패턴이 구비된다. 상기 코아/페리 영역 상의 상기 캡핑 절연 패턴에 포함된 제1 개구부 내에 배선이 구비된다. 상기 제1 개구부의 하부와 연통하는 제2 개구부 내에서 콘택 플러그가 구비된다. 상기 콘택 플러그는 상기 배선의 아래에 배치되고 상기 배선과 전기적으로 연결된다. 상기 랜딩 패드 패턴에 전기적으로 연결된 커패시터가 구비된다. 상기 랜딩 패드 패턴, 콘택 플러그 및 배선은 동일한 금속 물질을 포함한다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 셀 영역 및 코아/페리 영역이 구분되는 기판이 구비된다. 상기 기판의 셀 영역 상에 도전 구조물들이 구비된다. 상기 기판의 코아/페리 영역 상에 게이트 구조물이 구비된다. 상기 도전 구조물들 사이에 셀 콘택 플러그가 구비된다. 상기 셀 콘택 플러그와 전기적으로 연결되고, 그 상부면이 인접하는 하나의 도전 구조물의 상부면보다 높게 배치되는 랜딩 패드 패턴이 구비된다. 상기 기판의 코아/페리 영역을 덮는 절연막이 구비된다. 상기 절연막에 포함되는 개구부 내에 구비되는 콘택 플러그 및 배선을 포함한다. 상기 배선의 상부면은 상기 절연막의 상부면과 동일한 평면에 위치한다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법으로, 기판의 셀 영역 상에 형성된 비트 라인 구조물들을 형성한다. 상기 기판의 코아/페리 영역 상에 게이트 구조물을 형성한다. 상기 비트 라인 구조물들 사이에, 수직 방향으로 적층되는 하부 콘택 플러그 및 상부 콘택 플러그를 형성한다. 상기 셀 영역의 비트 라인 구조물 및 상부 콘택 플러그와, 상기 코아/페리 영역의 상기 게이트 구조물 상에 캡핑 절연막을 형성한다. 제1 노광 공정을 통해, 상기 캡핑 절연막 상에 상기 셀 영역의 랜딩 패드 패턴 및 상기 코아/페리 영역의 콘택 플러그를 형성하기 위한 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 막들을 식각하여, 상기 셀 영역에 제1 개구부들과 상기 코아/페리 영역의 제2 개구부들을 각각 형성한다. 제2 노광 공정을 통해, 상기 캡핑 절연막 상에 상기 코아/페리 영역의 배선을 형성하기 위한 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 막들을 식각함으로써, 상기 코아/페리 영역에 상기 제2 개구부들과 연통하는 제3 개구부들을 형성한다. 상기 제1 개구부들, 제2 개구부들 및 제3 개구부들 내부에 금속 물질을 형성하여, 상기 제1 개구부들 내에 랜딩 패드 패턴, 상기 제2 개구부들 내에 콘택 플러그 및 상기 제3 개구부들 내부에 배선을 형성한다.
예시적인 실시예들에 따른 반도체 소자는 간단한 공정을 통해 제조될 수 있다. 상기 반도체 소자의 제조에서, 상기 기판으로부터 수직 방향으로 서로 다른 레벨의 저면을 갖는 패턴 및/또는 콘택 플러그를 1회의 포토 공정을 통해 형성할 수 있다. 상기 디램 소자의 경우, 셀 영역의 커패시터와 전기적으로 연결되는 패드 패턴과 코아/페리 영역의 기판 또는 배선과 접촉하는 페리 콘택 플러그를 EUV광을 사용하는 1회의 포토 공정을 통해 형성할 수 있다. 상기 페리 콘택 플러그 상에는 페리 도전 라인을 형성할 수 있다.
도 1 내지 5는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들 및 평면도이다.
도 6 내지 도 31은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다
도 32는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 33은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 34는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 35 내지 도 41은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 42 및 도 43은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 44 내지 도 47은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세하게 설명한다.
도 1 내지 5는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들 및 평면도이다.
도 1,2,4 및 5는 단면도이고, 도 3은 평면도이다.
이때, 도 1은 도 3의 A-A'선 및 B-B'선을 절단한 단면도를 포함하고, 도 2는 도 3의 C-C'선 및 D-D'선을 절단한 단면도를 포함한다. 도 1은 셀 영역의 구조를 나타낸다. 도 2에서, 도 3의 C-C'선을 절단한 단면도는 셀 및 코아/페리 영역의 구조를 나타내고, 도 3의 D-D'선을 절단한 단면도는 코아/페리 영역의 구조를 나타낸다. 도 4는 랜딩 패드 패턴 부위를 확대한 단면도이고, 도 5는 코아/페리 영역의 트랜지스터 부위를 확대한 단면도이다.
도 1 내지 5를 참조하면, 상기 반도체 소자는 셀 영역(I) 및 코아/페리 영역(II)을 포함하는 기판(100)이 구비된다. 상기 셀 영역(I)의 기판(100)에는, 제1 게이트 구조물(116), 비트 라인 구조물(140), 스페이서 구조물(152), 절연 패턴(154), 하부 콘택 구조물(158), 상부 콘택 구조물(162), 랜딩 패드 패턴(198a) 및 커패시터(200)가 형성될 수 있다. 상기 코아/페리 영역(II)의 기판(100) 상에는, 제2 게이트 구조물(142), 하부 층간 절연막(132), 콘택 플러그(198b) 및 배선(198c)이 형성될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 기판(100)에는 소자 분리용 트렌치가 포함되고, 상기 소자 분리용 트렌치 내에 소자 분리 패턴(106)이 구비될 수 있다. 상기 소자 분리용 트렌치들 사이의 기판(100)은 액티브 패턴(104)으로 제공될 수 있다. 상기 소자 분리 패턴(106)은 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상기 제1 게이트 구조물(116)은 상기 셀 영역의 기판(100) 내부에 배치될 수 있다. 즉, 상기 제1 게이트 구조물(116)은 상기 액티브 패턴(104) 및 소자 분리 패턴(106)의 상부를 관통하여 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 상기 제1 게이트 구조물(116)은 제1 게이트 절연막(110), 게이트 전극(112) 및 캡핑 마스크 패턴(114)를 포함할 수 있다.
상기 제1 게이트 절연막(110)은 액티브 패턴(104)의 표면 상에 형성될 수 있고, 상기 게이트 전극(112)은 제1 게이트 절연막(110) 및 소자 분리 패턴(106) 상에 상기 제1 방향으로 연장될 수 있으며, 상기 캡핑 마스크 패턴(114)는 상기 게이트 전극(112)의 상면을 커버할 수 있다.
상기 제1 게이트 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 게이트 전극(112)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 캡핑 마스크 패턴(114)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 셀 영역의 액티브 패턴(104), 소자 분리 패턴(106) 및 캡핑 마스크 패턴(114) 상에는 순차적으로 적층된 제1 절연막(120) 및 제2 절연막(122)이 구비될 수 있다. 상기 코아/페리 영역(II)의 액티브 패턴(104) 상에는 제2 게이트 절연막(121)이 구비될 수 있다.
상기 셀 영역 상의 비트 라인 구조물(140)은 순차적으로 적층된 제1 도전 패턴(124a), 제1 베리어 패턴(도시안됨), 제1 금속 패턴(128a), 제1 캡핑막 패턴(130a) 및 제2 캡핑막 패턴(134a)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 비트 라인 구조물(140)은 상기 액티브 패턴(104) 및 제2 절연막(122) 상에서 상기 제2 방향으로 연장될 수 있다.
상기 비트 라인 구조물(140)에 포함되는 상기 제1 도전 패턴(124a)의 일부분은 상기 액티브 패턴(104)의 상면, 이에 인접하는 소자 분리 패턴(106) 및 캡핑 마스크 패턴(114)의 상면에 형성된 제1 개구부(150) 내에 형성될 수 있다. 따라서, 상기 제1 도전 패턴(124a)의 일부분은 상기 제1 개구부(150)에 의해 노출되는 상기 액티브 패턴(104)의 상면과 접할 수 있다. 상기 제1 도전 패턴(124a)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 제1 베리어 패턴은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있고, 제1 금속 패턴(128a)은 예를 들어, 텅스텐(W)과 같은 금속을 포함할 수 있으며, 제1 및 제2 캡핑막 패턴(130a, 134a)은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 코아/페리 영역(II) 상의 제2 게이트 구조물(142)은 순차적으로 적층된 게이트 절연막(121), 제1 도전 패턴(124a), 제1 금속 패턴(128a) 및 제1 캡핑막 패턴(130a)을 포함할 수 있다.
이와 같이, 상기 코아/페리 영역(II) 상의 상기 제2 게이트 구조물(142)과 상기 셀 영역(I) 상의 상기 비트 라인 구조물(140)은 상기 제1 도전 패턴(124a), 제1 금속 패턴(128a) 및 제1 캡핑막 패턴(130a)이 적층된 구조를 가질 수 있다. 즉, 상기 제2 게이트 구조물(142) 및 비트 라인 구조물(140)은 동일한 적층 구조를 가질 수 있다.
상기 제2 게이트 구조물(142)의 측벽 상에는 스페이서(136)가 구비될 수 있다. 또한, 상기 비트 라인 구조물(140)은 상기 셀 영역(I)으로부터 상기 코아/페리 영역(II)의 일부분까지 연장될 수 있으며, 상기 비트 라인 구조물(140)의 제2 방향의 단부에는 상기 스페이서(136)가 구비될 수 있다.
상기 제2 게이트 구조물(142) 사이의 기판 상에는 하부 층간 절연막(132)이 구비될 수 있다. 상기 코아/페리 영역(II) 상의 상기 제2 게이트 구조물(142) 및 상기 하부 층간 절연막(132) 상에는 상기 제2 캡핑막 패턴(134a)이 구비될 수 있다.
상기 스페이서 구조물(152)은 상기 비트 라인 구조물(140)의 각 양 측벽들에 형성될 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 스페이서 구조물(152)은 비트 라인 구조물(140)의 각 양 측벽들로부터 적층되는 복수의 스페이서들을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 스페이서 구조물(152)에는 빈 공간으로 제공되는 에어 스페이서가 포함될 수도 있다.
상기 절연 패턴(154)은 상기 제2 절연막(122) 상에 형성될 수 있다. 상기 절연 패턴(154)은 상기 비트 라인 구조물(140)들 사이의 부위 내에서 상기 제1 게이트 구조물(116) 상에 위치할 수 있다.
예시적인 실시예에서, 상기 절연 패턴(154)의 상부면은 상기 비트 라인 구조물(140)의 상부면과 동일한 평면에 위치할 수 있다. 상기 절연 패턴(154)은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 비트 라인 구조물(140) 사이와 상기 절연 패턴(154)들 사이에는 상기 액티브 패턴(104)이 노출되는 제3 개구부가 형성될 수 있다. 상기 제3 개구부 내부에는 상기 하부 콘택 구조물(158) 및 상부 콘택 구조물(162)이 구비될 수 있다.
상기 하부 콘택 구조물(158)은 상기 제3 개구부의 하부를 채울 수 있다. 상기 하부 콘택 구조물(158)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 하부 콘택 플러그(158)의 상부면은 상기 비트 라인 구조물(140)에 포함되는 제1 도전 패턴(124a)의 상부면보다는 높고 상기 제1 캡핑막 패턴(130a)의 상부면보다는 낮게 배치될 수 있다. 일 예로, 상기 하부 콘택 플러그(158)의 상부면은 상기 제1 금속 패턴(128a)의 측벽 부위에 위치할 수 있다. 그러나, 상기 하부 콘택 플러그(158)의 상부면 위치는 이에 한정되지는 않을 수 있다. 상기 하부 콘택 플러그(158)가 구비됨으로써, 상기 하부 콘택 플러그(158)와 상기 비트 라인 구조물(140) 간의 기생 커패시턴스가 감소될 수 있다.
상기 절연 패턴(154)의 상부 측벽 상에는 상부 스페이서(160)가 구비될 수 있다. 상기 상부 스페이서(160)는 상기 하부 콘택 플러그(158)의 상부면보다 높게 위치하는 상기 절연 패턴(154)의 상부 측벽 상에 형성될 수 있다. 도시하지는 않았지만, 상기 스페이서 구조물(152) 상에도 상부 스페이서가 구비될 수 있다.
상기 상부 콘택 플러그(162)는 상기 하부 콘택 플러그(158)의 상부면과 접하고, 상기 제3 개구부의 상부 내에 형성될 수 있다.
상기 상부 콘택 플러그(162)는 제2 베리어 패턴(161a) 및 제2 금속 패턴(161b)을 포함할 수 있다. 상기 제2 베리어 패턴(161a)은 상기 스페이서 구조물(152), 상부 스페이서(160) 및 상기 하부 콘택 플러그(158) 상부면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 제2 베리어 패턴(161a)은 상기 제2 금속 패턴(161b)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 상기 제2 베리어 패턴(161a)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있고, 제2 금속 패턴(161b)은 예를 들어, 텅스텐(W)과 같은 금속을 포함할 수 있다.
예시적인 실시예에서, 상기 상부 콘택 플러그(162)의 최상부면은 상기 비트 라인 구조물(140)의 상부면과 동일한 평면에 위치할 수 있다.
상기 셀 영역의 상부 콘택 플러그(162) 및 비트 라인 구조물(140)과, 상기 코아/페리 영역 상의 제2 캡핑막 패턴(134a) 상에 제3 캡핑 절연 패턴(170a)이 구비될 수 있다. 상기 제3 캡핑 절연 패턴(170a)은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 셀 영역 상의 상기 제3 캡핑 절연 패턴(170a)에는 제6 개구부들이 포함될 수 있다. 상기 제6 개구부의 하부에는 상부 콘택 플러그(162), 스페이서 구조물(152) 및 비트 라인 구조물(140)의 상부의 일부가 노출될 수 있다. 상기 제6 개구부의 하부에 해당하는 상부 콘택 플러그(162), 스페이서 구조물(152) 및 비트 라인 구조물(140) 부위는 식각된 형상, 즉 리세스부를 포함하는 형상을 가질 수 있다. 한편, 상기 상부 콘택 플러그(162), 스페이서 구조물(152) 및 비트 라인 구조물(140)에서, 상기 리세스부와 마주하는 부위는 식각된 형상을 갖지 않을 수 있다.
상기 제6 개구부 내부에, 상기 상부 콘택 플러그(162)와 전기적으로 연결되는 랜딩 패드 패턴(198a)이 구비될 수 있다. 상기 랜딩 패드 패턴(198a)의 하부는 상기 상부 콘택 플러그(162)의 상부의 일 측벽과 상기 비트 라인 구조물(140)의 제1 및 제2 캡핑막 패턴(130a, 134a)의 일 측벽과 접촉할 수 있다. 상기 랜딩 패드 패턴(198a)의 저면은 상기 비트 라인 구조물(140)의 최상부면 및 상기 상부 콘택 플러그(162)의 최상부면보다 낮을 수 있다.
상기 랜딩 패드 패턴(198a)의 상부 측벽에는 상기 제3 캡핑 절연 패턴(170a)이 배치될 수 있다. 상기 제3 캡핑 절연 패턴(170a)은 상기 랜딩 패드 패턴들(162) 사이의 공간을 채울 수 있다.
상기 랜딩 패드 패턴(198a)은 상기 제6 개구부(180)의 측벽 및 저면을 따라 형성되는 제3 베리어 패턴(196a) 및 상기 제3 베리어 패턴(196a) 상에 상기 제6 개구부(180)를 채우는 제3 금속 패턴(196b)을 포함할 수 있다.
상기 제3 베리어 패턴(196a)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있고, 제3 금속 패턴(196b)은 예를 들어, 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 랜딩 패드 패턴(198a)의 상부면은 상기 제3 캡핑 절연 패턴(170a)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
상기 랜딩 패드 패턴(198a)은 20nm 이하의 임계치수(critical dimension) 및 40nm이하의 피치(즉, 패턴 폭 및 패턴 간격의 합)를 가질 수 있다. 상기 랜딩 패드 패턴들(198a)은 조밀하게 배치될 수 있고, 제1 배치 밀도를 가질 수 있다. 예시적인 실시예에서, 상기 랜딩 패드 패턴들(198a)은 평면에서 볼 때 벌집 모양으로 배치될 수 있다.
이와 같이, 상기 상부 콘택 플러그(162) 상에 랜딩 패드 패턴(198a)이 별도로 구비되며, 상기 상부 콘택 플러그(162)와 랜딩 패드 패턴(198a)의 접촉 부위에는 제3 베리어 패턴(196a)이 배치될 수 있다.
상기 코아/페리 영역(II) 상의 상기 제3 캡핑 절연 패턴(170a)에는 제9 개구부가 포함될 수 있다. 상기 제9 개구부는 일 방향으로 연장되는 트렌치 형상을 가질 수 있다. 또한, 상기 제9 개구부 아래에는 상기 제9 개구부와 연통하는 제7 개구부가 형성될 수 있다.
상기 제7 개구부 내부에는 콘택 플러그(198b)가 구비될 수 있다. 상기 제9 개구부 내부에는 배선(198c)이 구비될 수 있다. 상기 콘택 플러그들(198b)은 상기 랜딩 패드 패턴(198a)보다 조밀하게 배치되지 않고 상기 랜딩 패드 패턴(198a)보다 낮은 배치 밀도를 가질 수 있다. 상기 콘택 플러그들(198b)은 상기 제1 배치 밀도보다 낮은 제2 배치 밀도를 가질 수 있다. 즉, 상기 콘택 플러그들(198b)은 상기 랜딩 패드 패턴(198a)의 피치 및 배선들(198c)의 피치보다 넓은 피치를 가질 수 있다.
상기 콘택 플러그(198b)는 제1 콘택 플러그 및 제2 콘택 플러그를 포함할 수 있다. 상기 제1 콘택 플러그는 상기 코아/페리 영역으로 연장되는 상기 비트 라인 구조물(140)의 상기 제2 방향의 단부에 위치할 수 있다. 상기 제1 콘택 플러그는 상기 비트 라인 구조물(140)의 상부를 통과하여 상기 비트 라인 구조물(140) 내의 제1 도전 패턴과 접할 수 있다. 또한, 상기 제2 콘택 플러그는 상기 하부 층간 절연막(132)을 관통하여 상기 제2 게이트 구조물(142)의 양 측의 기판과 접할 수 있다.
상기 배선(198c)은 상기 콘택 플러그(198b)의 상부와 접하면서 연장될 수 있다.
상기 배선(198a)은 20nm 이하의 임계치수(예를들어, 선폭) 및 40nm이하의 피치를 가질 수 있다. 상기 배선은 상기 콘택 플러그보다 더 조밀하게 배치될 수 있다. 상기 배선은 상기 제2 배치 밀도보다 높은 제3 배치 밀도를 가질 수 있다.
상기 콘택 플러그(198b) 및 배선(198c)은 상기 제3 베리어 패턴(196a) 및 제3 금속 패턴(196b)을 포함할 수 있다. 상기 콘택 플러그(198b) 및 배선(198c)이 서로 접하는 부위는 상기 제7 개구부(182a) 및 제9 개구부(194)의 표면을 따라 형성되는 상기 제3 베리어 패턴(196a) 및 상기 제3 베리어 패턴(196a) 상에 상기 제7 및 제9 개구부(182a, 194)를 채우는 상기 제3 금속 패턴(196b)이 포함될 수 있다.
상기 랜딩 패드 패턴(198a), 콘택 플러그(198b) 및 배선(198c)은 동일한 공정을 통해 형성되는 동일한 도전 물질을 포함할 수 있다. 즉, 상기 랜딩 패드 패턴(198a), 콘택 플러그(198b) 및 배선(198c)에 포함된 상기 제3 베리어 패턴(196a)과 상기 제3 금속 패턴(196b)은 서로 동일할 수 있다.
상기 랜딩 패드 패턴(198a)의 상면과 접촉하는 커패시터(200)가 구비될 수 있다.
설명한 것과 같이, 상기 반도체 소자는 상기 비트 라인 구조물(140) 사이에 하부 콘택 플러그(158) 및 상부 콘택 플러그(162)가 포함될 수 있다. 상기 랜딩 패드 패턴(198a)의 하부는 상기 상부 콘택 플러그(162)의 상부 및 비트 라인 구조물(140)의 상부 사이에 위치할 수 있다. 상기 랜딩 패드 패턴(198a)의 하부는 상기 상부 콘택 플러그(162)의 상부 측벽 및 상기 비트 라인 구조물(140)의 상부 측벽과 각각 접할 수 있다.
상기 랜딩 패드 패턴(198a)은 상기 제3 금속 패턴(196b) 및 상기 제3 금속 패턴(196b)의 측벽 및 저면을 따라 형성되는 상기 제3 베리어 패턴(196a)을 포함할 수 있다.
상기 코아/페리 영역의 상기 콘택 플러그(198b) 및 배선(198c)은 상기 랜딩 패드 패턴과 동일한 도전 물질을 포함할 수 있다.
상기 반도체 소자에서, 상기 랜딩 패드 패턴(198a), 콘택 플러그(198b) 및 배선(198c)은 간단한 공정을 통해 제조될 수 있다.
도 6 내지 도 31은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
구체적으로, 도 6, 8, 10, 12, 14, 15, 16, 18, 20, 22, 24, 26, 28 및 30은 도 3의 A-A'선, B-B'선을 절단한 단면을 포함한다. 도 7, 9, 11, 13, 17, 19, 21, 23, 25, 27, 29 및 31은 도 3의 C-C'선, D-D'선을 절단한 단면을 포함한다. 도 6 내지 도 31에서, 도 3의 A-A'선, B-B'선을 절단한 단면은 셀 영역의 단면이다. 도 3의 C-C'선을 절단한 단면은 셀 영역 및 코아/페리 영역의 단면이고, D-D'선을 절단한 단면은 코아/페리 영역의 단면이다.
도 6 및 도 7을 참조하면, 셀 영역 및 코아/페리 영역을 포함하는 기판(100)이 구비된다. 상기 셀 영역은 메모리 셀들이 형성되기 위한 영역이고, 상기 코아/페리 영역은 주변 회로들 또는 코아 회로들이 형성되기 위한 영역일 수 있다.
상기 기판(100)의 상부를 식각하여 트렌치(102)를 형성하고, 상기 트렌치(102) 내부를 채우는 소자 분리 패턴(106)을 형성한다. 또한, 상기 소자 분리 패턴(106) 사이의 기판 부위는 액티브 패턴(104)이 될 수 있다. 상기 소자 분리 패턴(106) 부위는 필드 영역으로 제공되고, 상기 액티브 패턴(104) 부위는 액티브 영역으로 제공될 수 있다.
도 8 및 9를 참조하면, 셀 영역의 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 셀 영역의 액티브 패턴(104) 및 소자 분리 패턴(106)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제1 리세스(108)를 형성할 수 있다.
이후, 상기 제1 리세스(108) 내부에 제1 게이트 구조물(116)을 형성할 수 있다. 상기 제1 게이트 구조물(116)은 제1 게이트 절연막(110), 게이트 전극(112) 및 캡핑 마스크 패턴(114)을 포함할 수 있다.
도 10 및 도 11을 참조하면, 상기 셀 영역의 액티브 패턴(104), 소자 분리 패턴(106) 및 캡핑 마스크 패턴(114) 상에 제1 절연막(120) 및 제2 절연막(122)을 순차적으로 형성한다. 상기 코아/페리 영역의 액티브 패턴(104) 상에는 제2 게이트 절연막(121)을 형성한다.
상기 제2 절연막(122) 및 제2 게이트 절연막(121) 상에 제1 도전막(124)을 형성한다.
상기 셀 영역의 제1 도전막(124)과 그 하부의 제2 절연막(122) 및 제1 절연막(120)의 일부분을 식각함으로써, 상기 셀 영역의 액티브 패턴(104)을 노출시키는 제1 개구부(150)를 형성한다. 예시적인 실시예들에 있어서, 제1 개구부(150)는 상기 셀 영역의 각 액티브 패턴(104)의 중간 부위의 상면을 노출시킬 수 있다.
상기 제1 개구부(150) 내부를 채우도록 제2 도전막(126)을 형성한다. 상기 제1 및 제2 도전막(124, 126)의 상면은 실질적으로 동일한 평면에 위치할 수 있다. 상기 제1 및 제2 도전막(124, 126)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제1 및 제2 도전막(124, 126)은 동일한 물질로 형성되므로, 하나의 막으로 병합될 수 있다.
상기 제1 및 제2 도전막(124, 126)의 상부면 상에 제1 베리어막(도시안됨), 제1 금속막(128) 및 제1 캡핑막(130)을 순차적으로 형성한다.
상기 제1 캡핑막(130) 상에, 상기 셀 영역을 덮고, 상기 코아/페리 영역의 일부분을 노출하는 제1 식각 마스크 패턴(도시안됨)을 형성한다. 상기 제1 식각 마스크 패턴을 이용하여, 상기 코아/페리 영역에 형성된 상기 제1 캡핑막(130) 제1 금속막(128), 제1 베리어막 및 제1 도전막(124)을 순차적으로 식각한다. 따라서, 상기 셀 영역 상에는 예비 비트 라인 구조물이 형성될 수 있다. 또한, 코아/페리 영역 상에는 제2 게이트 구조물(142)이 형성될 수 있다. 상기 제2 게이트 구조물(142)은 제2 게이트 절연막(121), 제1 도전 패턴(124a), 제1 금속 패턴(128a) 및 제1 캡핑막 패턴(130a)이 적층될 수 있다.
상기 예비 비트 라인 구조물의 측벽 및 상기 제2 게이트 구조물(142)의 측벽 상에 스페이서(136)를 형성한다. 상기 스페이서(136)를 형성하기 위한 식각 공정에서, 상기 스페이서(136) 사이에 형성된 상기 제1 절연막(120), 제2 절연막(122) 및 제2 게이트 절연막(121)이 제거될 수 있다. 예시적인 실시예에서, 상기 예비 비트 라인 구조물의 상부면, 제2 게이트 구조물(142) 상부면, 스페이서(136) 및 그 사이의 기판(100) 표면 상에는 질화물 라이너(도시안됨)를 더 형성할 수 있다. 상기 질화물 라이너는 실리콘 질화물을 포함할 수 있다.
도 12 및 도 13을 참조하면, 상기 코아/페리 영역의 기판(100) 상에 상기 제2 게이트 구조물들(142) 사이를 매립하는 하부 층간 절연막(132)을 형성한다.
상기 예비 비트 라인 구조물, 제2 게이트 구조물(142) 및 하부 층간 절연막(132) 상에 제2 캡핑막을 형성한다. 상기 제2 캡핑막은 실리콘 질화물을 포함할 수 있다. 상기 제1 캡핑막(130), 질화물 라이너 및 제2 캡핑막은 실리콘 질화물을 포함하며, 이에 따라 하나의 질화물로 병합될 수 있다.
상기 셀 영역의 제2 캡핑막 및 제1 캡핑막(132)을 패터닝한다. 따라서, 상기 셀 영역 및 코아/페리 영역 상에, 제2 캡핑막 패턴(134a) 및 제1 캡핑막 패턴(130a)을 형성한다. 상기 셀 영역 상의 상기 제1 및 제2 캡핑막 패턴(130a, 134a)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 캡핑막 패턴(134a)은 상기 코아/페리 영역의 상부를 모두 덮을 수 있다.
상기 제1 및 제2 캡핑막 패턴(130a, 134a)을 식각 마스크로 사용하여, 상기 셀 영역의 제1 금속막(128), 제1 베리어막, 제2 도전막(126) 및 제1 도전막(124)을 식각할 수 있다. 이에 따라, 상기 제1 개구부(150) 내의 액티브 패턴(104) 상에는 순차적으로 적층된 제1 도전 패턴(124a), 제1 베리어 패턴(도시안됨), 제1 금속 패턴(128a), 제1 및 제2 캡핑막 패턴(130a, 134a)이 형성될 수 있다. 또한, 상기 제1 개구부(150) 외측의 제2 절연막(122) 상에는 순차적으로 적층된 제1 도전 패턴(124a), 제1 베리어 패턴, 제1 금속 패턴(128a), 제1 및 제2 캡핑막 패턴(130a, 134a)이 형성될 수 있다. 상기 제1 및 제2 도전막은 동일한 물질로 형성되므로, 이들을 패터닝하여 형성된 도전 패턴을 상기 제1 도전 패턴(124a)으로 칭할 수 있다.
상기 순차적으로 적층된 제1 도전 패턴(124a), 제1 베리어 패턴, 제1 금속 패턴(128a), 제1 캡핑막 패턴(130a) 및 제2 캡핑막 패턴(134a)은 비트 라인 구조물(140)로 제공될 수 있다.
상기 비트 라인 구조물(140)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 비트 라인 구조물(140)은 상기 제1 개구부들에 의해 노출되는 상기 액티브 패턴(104) 의 표면과 접촉하면서 상기 제2 방향으로 연장될 수 있다.
도 14를 참조하면, 상기 비트 라인 구조물(140)의 측벽을 덮는 스페이서 구조물(152)을 형성한다. 도 14에서, 상기 스페이서 구조물(152)은 간단히 1개로 도시되지만, 측방으로 적층되는 복수의 스페이서들이 포함될 수 있다.
예시적인 실시예에서, 상기 스페이서 구조물(152)은 상기 제1 개구부 내에 위치하는 비트 라인 구조물(140)의 하부 측벽을 덮는 제1 스페이서와, 상기 제1 스페이서 최상부면 상에서 상기 비트 라인 구조물(140)의 상부 측벽을 덮는 제2 스페이서를 포함할 수 있다. 또한, 상기 제2 스페이서의 표면 상에 순차적으로 적층되는 제3 및 제4 스페이서를 더 포함할 수 있다.
상기 스페이서 구조물(152) 사이의 갭을 매립하는 제1 층간 절연막(도시안됨)을 형성한다. 상기 제1 층간 절연막 및 스페이서 구조물(152) 상에 제2 식각 마스크 패턴(도시안됨)을 형성한 후, 이를 사용하는 식각 공정을 수행하여 제1 층간 절연막을 식각함으로써, 제2 개구부(도시안됨)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 마스크 패턴은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 이 때, 상기 제2 개구부는 하부의 상기 제1 게이트 구조물(116)과 오버랩되도록 형성될 수 있다. 이 후, 상기 제2 개구부를 채우는 절연 패턴(154)을 형성한다. 상기 절연 패턴(154)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
다음에, 상기 제1 층간 절연막을 식각하고, 그 하부의 제2 절연막(122), 제1 절연막(120) 및 기판(100) 표면 부위를 식각함으로써, 상기 기판(100) 표면을 노출하는 제3 개구부(156)를 형성할 수 있다.
도 15를 참조하면, 상기 제3 개구부(156)의 하부를 채우는 하부 콘택 플러그(158)를 형성한다.
상기 하부 콘택 플러그(158)는 상기 제3 개구부(156)를 채우도록 도전막을 형성한 후 상기 도전막의 상부를 제거함으로써 형성할 수 있다. 상기 도전막은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 도전막을 폴리실리콘막으로 형성하는 경우, 상기 제3 개구부(156)가 높은 종횡비를 갖더라도 상기 제3 개구부(156) 내부를 용이하게 채울 수 있다.
도 14 및 도 15의 공정을 수행할 때, 상기 코아/페리 영역에 형성되는 구조물은 그대로 유지될 수 있다.
도 16 및 도 17을 참조하면, 상기 절연 패턴(154)의 상부 측벽 상에 상부 스페이서(160)를 형성한다. 상기 상부 스페이서(160)를 형성하는 공정에서, 상기 스페이서 구조물(152) 상에도 상부 스페이서(도시안됨)가 형성될 수 있다.
상기 셀 영역의 상기 하부 콘택 플러그(158), 비트 라인 구조물(140) 및 상부 스페이서와, 상기 코아/페리 영역의 제2 캡핑막 패턴(134a)의 표면을 따라 컨포멀하게 제2 베리어막을 형성한다. 상기 제2 베리어막 상에 상기 비트 라인 구조물(140) 사이 및 절연 패턴(154) 사이를 채우는 제2 금속막을 형성한다.
상기 제2 베리어막은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다. 상기 제2 금속막은 예를 들어, 텅스텐(W)과 같은 금속을 포함할 수 있다.
이 후, 상기 비트 라인 구조물(140)의 상부면 및 상기 절연 패턴(154)의 상부면이 노출되도록 상기 제2 금속막 및 제2 베리어막을 평탄화한다. 상기 평탄화 공정에서 상기 코아/페리 영역에 형성된 제2 금속막 및 제2 베리어막은 모두 제거되고, 상기 제2 캡핑막 패턴(134a)의 상부도 일부 제거될 수 있다. 상기 셀 영역에는, 상기 하부 콘택 플러그(158)의 상부면 상에 상기 제3 개구부를 채우는 상부 콘택 플러그(162)가 형성될 수 있다.
상기 상부 콘택 플러그(162)는 제2 베리어 패턴(161a) 및 제2 금속 패턴(161b)을 포함할 수 있다. 상기 제2 베리어 패턴(161a)은 상기 스페이서 구조물(152), 상부 스페이서(160) 및 상기 하부 콘택 플러그(158) 상부면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 제2 베리어 패턴(161a)은 상기 제2 금속 패턴(161b)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 상부 콘택 플러그(162)의 최상부면은 상기 비트 라인 구조물(140)의 상부면과 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 상부 콘택 플러그(162)를 형성한 이 후에, 상기 스페이서 구조물(152)에 포함된 스페이서 중 일부를 제거함으로써, 에어 스페이서를 형성하는 공정을 더 수행할 수도 있다.
도 18 및 도 19를 참조하면, 상기 상부 콘택 플러그(162), 비트 라인 구조물(140) 및 제2 캡핑막 패턴(134a) 상에 제3 캡핑 절연막(170)을 형성한다. 상기 제3 캡핑 절연막(170) 상에 제1 막(172) 및 제2 막(174)을 순차적으로 형성한다.
상기 제3 캡핑 절연막(170)은 실리콘 질화물을 포함할 수 있다. 상기 제1 막(172)은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask: SOH)를 포함할 수 있다. 상기 제2 막(174)은 실리콘 산 질화물을 포함할 수 있다.
상기 제2 막(174) 상에 제1 포토레지스트막을 코팅한다. 상기 제1 포토레지스트막에 포토 공정을 수행하여 제1 포토레지스트 패턴(176)을 형성한다. 상기 제1 포토레지스트 패턴(176)은 상기 셀 영역 상에 랜딩 패드 패턴과 상기 코아/페리 영역 상에 콘택 플러그들을 형성하기 위한 식각 마스크로 제공될 수 있다.
상기 랜딩 패드 패턴은 상부 콘택 플러그(162)와 커패시터의 사이에 구비되어, 상기 상부 콘택 플러그(162)와 커패시터를 전기적으로 연결하는 패턴일 수 있다. 상기 코아/ 페리 영역(2) 상의 콘택 플러그들은 기판(100) 표면과 연결되는 콘택 또는 비트 라인 구조물(140)과 전기적으로 연결되는 콘택일 수 있다.
디램 소자에서, 상기 랜딩 패드 패턴은 20nm 이하의 임계치수 및 40nm 이하의 피치를 가질 수 있으므로, 상기 랜딩 패드 패턴을 형성하기 위한 포토 공정은 13.5nm의 단파장의 광을 사용하는 EUV 노광 공정으로 수행될 수 있다. 반면에, 상기 콘택 플러그들은 상기 랜딩 패드 패턴에 비해 패턴의 배치 밀도가 낮을 수 있다. 따라서, 상기 콘택 플러그들은 상기 EUV 노광 공정보다 낮은 해상도를 갖는 노광 공정을 통해서도 패터닝될 수 있다. 예를들어, 상기 콘택 플러그들은 193nm 의 파장의 광을 사용하는 ArF Immersion 노광 공정을 통해서도 패터닝될 수 있다.
상기 제1 포토레지스트 패턴(176)을 형성하기 위한 포토 공정은 EUV 노광 공정을 포함할 수 있다. 상기 EUV 노광 공정에서 사용되는 제1 노광 마스크(즉, 레티클)에는 상기 셀 영역의 랜딩 패드 패턴을 형성하기 위한 패턴 부위 및 상기 코아/페리 영역의 콘택 플러그들을 형성하기 위한 패턴 부위가 각각 포함될 수 있다. 따라서, 1장의 노광 마스크를 이용한 1회의 EUV 노광 공정을 통해 상기 셀 영역의 랜딩 패드 패턴 부위 및 코아/페리 영역의 콘택 플러그들 부위를 동시에 노광할 수 있다.
한편, 셀 영역 및 코아/페리 영역에서 각각 20nm 이하의 임계치수 및 40nm이하의 피치를 가지는 패턴이 형성되는 경우에는, 1회의 EUV 공정을 통해 상기 셀 영역 및 코아/페리 영역 상에 포토레지스트 패턴을 형성하기가 어려울 수 있다. 때문에, 셀 영역에 대해 1회의 EUV 포토 공정을 수행하여 포토레지스트 패턴을 형성하고, 코아/페리 영역에 대해서도 별도로 1회의 EUV 공정을 수행하여 포토레지스트 패턴을 형성하여야 한다.
그러나, 상기 코아/페리 영역의 콘택 플러그들은 패턴 배치 밀도가 낮아서 40nm이상의 피치를 가지므로, 설명한 것과 같이, 1회의 EUV 노광 공정을 통해 셀 영역의 랜딩 패드 패턴과 상기 코아/페리 영역에 콘택 플러그들을 형성하기 위한 상기 제1 포토레지스트 패턴(176)을 형성할 수 있다. 즉, 상기 콘택 플러그들을 형성하기 위하여 별도의 ArF Immersion 노광 공정이 수행되지 않을 수 있다. 따라서, 상기 셀 영역의 랜딩 패드 패턴과 상기 코아/페리 영역에 콘택 플러그들을 형성하기 위한 노광 공정 횟수가 감소됨으로써 공정이 매우 단순해 질 수 있다.
상기 셀 영역의 랜딩 패드 패턴의 저면 및 상기 코아/페리 영역의 콘택 플러그들의 저면의 수직 방향의 레벨이 서로 다를 수 있다. 이와 같이, 서로 다른 영역에 배치되고, 서로 다른 형상 및 배치 밀도를 갖는 패턴 및 콘택 플러그를 형성하기 위한 포토레지스트 패턴을 1회의 EUV 공정을 통해 형성할 수 있다.
상기 제1 포토레지스트 패턴(176)은 상기 셀 영역의 랜딩 패드 패턴 부위를 노출하는 제4 개구부(178a)를 포함할 수 있다. 또한, 상기 제1 포토레지스트 패턴(176)은 상기 코아/페리 영역의 콘택 플러그 부위를 노출하는 제5 개구부(178b)를 포함할 수 있다.
도 20 및 도 21을 참조하면, 상기 제1 포토레지스트 패턴(176)을 식각 마스크로 사용하는 식각 공정을 수행하여 제2 막(174) 및 제1 막(172)을 순차적으로 식각함으로써, 제2 패턴 및 제1 패턴을 형성한다.
이 후, 상기 제1 및 제2 패턴을 식각 마스크로 사용하여 상기 제3 캡핑 절연막(170)을 식각함으로써 제3 캡핑 절연 패턴(170a)을 형성한다. 상기 식각 공정에서 상기 제2 패턴은 제거될 수 있다.
상기 셀 영역 및 코아/페리 영역에서, 상기 제3 캡핑 절연 패턴(170a) 사이에 노출되는 막들을 식각한다.
즉, 상기 셀 영역에서는 상기 제3 캡핑 절연 패턴(170a) 사이의 상부 콘택 플러그(162), 스페이서 구조물(152) 및 비트 라인 구조물(140)의 상부를 일부 식각하여 제6 개구부(180)를 형성할 수 있다. 상기 제6 개구부(180)는 상기 상부 콘택 플러그(162)의 상부의 일 측벽을 노출할 수 있다. 상기 제6 개구부(180)는 상기 랜딩 패드 패턴을 형성하기 위한 부위로 제공될 수 있다.
상기 코아/페리 영역에서는 상기 제3 캡핑 절연 패턴(170a) 사이의 제2 캡핑막 패턴(134a) 및 비트 라인 구조물(140)의 상부가 식각되어 예비 제7 개구부(182)가 형성될 수 있다. 또한, 상기 코아/페리 영역에서는 상기 제3 캡핑 절연 패턴(170a) 사이의 하부 층간 절연막(132)의 상부가 식각되어 예비 제7 개구부(182)가 형성될 수 있다.
상기 제1 패턴은 예를 들어, 애싱(ashing) 및/또는 스트립 공정을 통해 제거할 수 있다.
도 22 및 도 23을 참조하면, 상기 제3 캡핑 절연 패턴(170a)과 상기 제6 개구부(180) 및 예비 제7 개구부(182)를 덮는 포토레지스트막을 코팅한다. 이 후, 상기 포토레지스트막에 포토 공정을 수행하여 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토 공정은 저해상도를 갖고, 장파장을 사용하는 노광 공정으로 수행될 수 있다. 예를들어, 상기 포토 공정은 248nm 장파장을 사용하는 KrF 포토 공정으로 수행될 수 있다.
상기 포토레지스트 패턴은 상기 셀 영역의 제3 캡핑 절연 패턴(170a) 및 제6 개구부(180) 전체를 덮을 수 있다. 또한, 상기 포토레지스트 패턴은 상기 코아/페리 영역의 예비 제7 개구부(182)가 형성된 부위만을 노출하고 나머지 부위는 모두 덮을 수 있다.
이 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 예비 제7 개구부(182)의 아래에 위치한 막들을 추가적으로 더 식각한다. 따라서, 상기 코아/페리 영역에서는 상기 비트 라인 구조물(140)의 제1 도전 패턴(124a)을 노출하는 제7 개구부(182a)가 형성될 수 있다. 또한, 상기 코아/페리 영역에서는 상기 제2 게이트 구조물(142) 양 측의 기판(100)을 노출하는 제7 개구부(182a)가 형성될 수 있다.
상기 포토레지스트 패턴은 예를 들어, 애싱(ashing) 및/또는 스트립 공정을 통해 제거할 수 있다.
도 24 및 도 25를 참조하면, 상기 제6 개구부(180) 및 제7 개구부(182a)를 채우면서 상기 제3 캡핑 절연 패턴(170a) 상에 제3 막(186)을 형성한다. 상기 제 3막(186) 상에 제4 막(188)을 순차적으로 형성한다. 상기 제3 막(186)은 예를 들어, 스핀-온-하드마스크를 포함할 수 있다. 상기 제4 막(188)은 실리콘 산 질화물을 포함할 수 있다.
상기 제4 막(188) 상에 제2 포토레지스트막을 코팅한다. 상기 제2 포토레지스트막에 포토 공정을 수행하여 제2 포토레지스트 패턴(190)을 형성한다. 상기 제2 포토레지스트 패턴(190)은 상기 코아/페리 영역의 배선들을 형성하기 위한 식각 마스크로 제공될 수 있다.
코아/페리 영역의 배선들은 20nm 이하의 임계치수(예를들어, 선폭) 및 40nm이하의 피치를 가질 수 있으므로, 상기 배선들을 형성하기 위한 포토 공정은 13.5nm의 단파장의 광을 사용하는 EUV 노광 공정으로 수행될 수 있다.
상기 제2 포토레지스트 패턴(190)을 형성하기 위한 포토 공정은 EUV 노광 공정을 포함할 수 있다. 상기 EUV 노광 공정에서 사용되는 제2 노광 마스크에는 상기 코아/페리 영역의 배선을 형성하기 위한 패턴 부위가 포함될 수 있다.
상기 제2 포토레지스트 패턴(190)은 상기 코아/페리 영역의 배선 부위를 노출하는 제8 개구부(192)를 포함할 수 있다. 상기 제8 개구부(192)는 상기 제7 개구부(182a) 부위와 서로 오버랩되면서 연장되는 트렌치 형상을 가질 수 있다. 상기 제2 포토레지스트 패턴(190)은 상기 셀 영역의 상기 제4 막(188)을 모두 덮을 수 있다.
도 26 및 도 27을 참조하면, 상기 제2 포토레지스트 패턴(190)을 식각 마스크로 사용하는 식각 공정을 수행하여 제4 막(188) 및 제3 막(186)을 순차적으로 식각함으로써, 제4 패턴 및 제3 패턴을 형성한다.
이 후, 상기 제3 및 제4 패턴을 식각 마스크로 사용하여 상기 코아/페리 영역의 제3 캡핑 절연 패턴(170a)을 식각하여 제9 개구부(194)를 형성한다. 따라서, 상기 제9 개구부(194)는 상기 제7 개구부(182a)와 연통하면서 연장되는 트렌치 형상을 가질 수 있다.
상기 제3 패턴은 예를 들어, 애싱 및/또는 스트립 공정을 통해 제거할 수 있다.
따라서, 상기 코아/페리 영역에서는 콘택 플러그들 및 배선을 형성하기 위한 제7 및 제9 개구부(182a, 194)가 형성될 수 있다. 또한, 상기 셀 영역에서는 랜딩 패드 패턴을 형성하기 위한 제6 개구부(180)가 형성될 수 있다.
설명한 것과 같이, 상기 제6 및 제7 개구부(180, 182a)는 EUV 노광 공정을 통해 형성된 제1 포토레지스트 패턴(176)을 이용하여 형성될 수 있다. 또한, 상기 제9 개구부(194)는 EUV 노광 공정을 통해 형성된 제2 포토레지스트 패턴(190)을 이용하여 형성될 수 있다. 즉, 상기 제6, 제7 및 제9 개구부들(180, 182a, 194)은 2개의 EUV 마스크를 이용하여 형성될 수 있다.
도 28 및 도 29를 참조하면, 상기 제3 캡핑 절연 패턴(170a), 제6 개구부(180), 제7 개구부(182a) 및 제9 개구부(194)의 표면을 따라 제3 베리어막(195a)을 형성한다. 상기 제3 베리어막(195a) 상에 상기 제6 개구부(180), 제7 개구부(182a) 및 제9 개구부(194)를 완전히 채우는 제3 금속막(195b)을 형성한다.
상기 제3 베리어 막(195a)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다. 상기 제3 금속막(195b)은 예를 들어, 텅스텐(W)과 같은 금속을 포함하도록 형성될 수 있다.
도 30 및 도 31을 참조하면, 상기 제3 캡핑 절연 패턴(170a)의 상부면이 노출되도록 상기 제3 금속막(195b) 및 제3 베리어막(195a)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
따라서, 상기 셀 영역에는 상기 제6 개구부(180) 내부에 랜딩 패드 패턴(198a)이 형성될 수 있다. 상기 코아/페리 영역에는 상기 제7 개구부(182a) 내부에 콘택 플러그(198b)가 형성되고, 상기 제9 개구부(194) 내부에 배선(198c)이 형성될 수 있다.
상기 랜딩 패드 패턴(198a)은 상기 제6 개구부(180)의 측벽 및 저면을 따라 형성되는 제3 베리어 패턴(196a) 및 상기 제3 베리어 패턴(196a) 상에 상기 제6 개구부(180)를 채우는 제3 금속 패턴(196b)을 포함할 수 있다. 상기 랜딩 패드 패턴(198a)의 하부는 상기 상부 콘택 플러그(162)의 상부의 일 측벽 및 상기 비트 라인 구조물(140)의 제1 및 제2 캡핑막 패턴(130a, 134a)의 일 측벽과 접촉할 수 있다. 또한, 상기 랜딩 패드 패턴(198a)의 하부와 접촉하는 상기 상부 콘택 플러그(162)의 상부 일 측벽 및 상기 비트 라인 구조물(140)의 제1 및 제2 캡핑막 패턴(130a, 134a)의 일측벽은 일부분이 식각된 형상을 가질 수 있다. 상기 랜딩 패드 패턴(198a)의 상부 측벽에는 상기 제3 캡핑 절연 패턴(170a)이 배치될 수 있다.
상기에서 설명한 것과 같이, 상기 코아/페리 영역의 콘택 플러그(198b) 및 배선(198c)은 듀얼 다마신 공정을 통해 형성될 수 있다.
상기 콘택 플러그(198b) 및 배선(198c)이 서로 접하는 부위는 상기 제7 개구부(182a) 및 제9 개구부(194)의 표면을 따라 형성되는 제3 베리어 패턴(196a) 및 상기 제3 베리어 패턴(196a) 상에 상기 제7 및 제9 개구부(182a, 194)를 채우는 제3 금속 패턴(196b)을 포함할 수 있다.
상기 콘택 플러그(198b)에서, 제1 콘택 플러그는 상기 비트 라인 구조물(140)의 제1 도전 패턴(124a)과 접하고, 제2 콘택 플러그는 상기 제2 게이트 구조물(142)의 양 측의 기판(100) 부위와 접촉할 수 있다.
다시, 도 1 및 도 2를 참조하면, 상기 랜딩 패드 패턴(198a)의 상면과 접촉하는 커패시터(200)를 형성한다.
상기 공정을 수행하면, 디램 소자가 완성될 수 있다.
도 32는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 32는 랜딩 패드 패턴 부위를 확대한 단면도이다.
상기 반도체 소자 상부 콘택 플러그의 형상을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 즉, 코아/페리 영역의 구조물들은 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 32를 참조하면, 상기 상부 콘택 플러그(162a)의 최상부면은 상기 비트 라인 구조물(140)의 상부면보다 낮게 위치할 수 있다. 따라서, 상기 비트 라인 구조물들(140) 사이의 상기 제3 개구부 상부 부위는 상기 제3 캡핑 절연 패턴(170a)이 구비될 수 있다.
이와 같이, 상기 상부 콘택 플러그(162a)의 최상부면이 상기 비트 라인 구조물(140)의 상부면보다 낮게 배치됨으로서, 상기 상부 콘택 플러그(162a)와 다른 도전 패턴들(예를들어, 이웃하는 랜딩 패드 패턴)간의 쇼트 불량이 감소될 수 있다.
도 33은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 33은 도 3의 A-A'선 및 B-B'선을 절단한 단면도를 포함한다.
도 33을 참조하면, 먼저 도 6 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이 후, 상기 절연 패턴(154)의 측벽 상에 상부 스페이서(160)를 형성한다. 상기 상부 스페이서를 형성하는 공정에서 상기 스페이서 구조물(152) 상에도 상부 스페이서가 더 형성될 수 있다.
상기 셀 영역의 상기 하부 콘택 플러그(158), 비트 라인 구조물(140) 및 상부 스페이서(160)와, 상기 코아/페리 영역의 제2 캡핑막 패턴(134a)의 표면을 따라 컨포멀하게 제2 베리어막을 형성한다. 상기 제2 베리어막 상에 상기 비트 라인 구조물(140) 사이 및 절연 패턴(154) 사이를 채우는 제2 금속막을 형성한다.
상기 비트 라인 구조물(140)의 상부면 및 상기 절연 패턴(154)의 상부면이 노출되도록 상기 제2 금속막 및 제2 베리어막을 평탄화한다. 상기 평탄화 공정에서 상기 코아/페리 영역에 형성된 상기 제2 캡핑막 패턴(134a)의 상부도 일부 제거될 수 있다.
이 후, 상기 제3 개구부 내에 위치하는 상기 제2 베리어막 및 제2 금속막을 추가적으로 더 식각한다. 따라서, 상기 하부 콘택 플러그(158)의 상부면 상에 제3 개구부 내부에 배치되는 상부 콘택 플러그(162a)가 형성될 수 있다.
상기 상부 콘택 플러그(162a)의 상부면은 상기 제3 개구부의 상부 입구 부위보다 낮을 수 있다. 상기 상부 콘택 플러그(162a)의 상부면은 상기 비트 라인 구조물(140)의 상부면보다 낮을 수 있다. 또한, 상기 상부 콘택 플러그(162a) 위로 상기 제3 개구부의 상부 공간이 남아있을 수 있다.
계속하여, 도 18 내지 도 31과 도 1 내지 도 4를 참조로 설명한 것과 동일한 공정을 수행함으로써 반도체 소자를 형성할 수 있다.
다만, 도 18 및 도 19를 참조로 설명한 공정을 수행할 때, 상기 제3 캡핑 절연막은 제3 개구부의 상부 공간을 채우면서, 상기 상부 콘택 플러그(162a), 비트 라인 구조물(140) 및 제2 캡핑막 패턴 상에 형성될 수 있다. 따라서, 상기 반도체 소자에 포함되는 제3 캡핑 절연 패턴(도 32, 170a)은 상기 상부 콘택 플러그(162a) 상의 제3 개구부 부위를 채울 수 있다.
도 34는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 34는 랜딩 패드 패턴 부위를 확대한 단면도이다.
상기 반도체 소자는 상부 콘택 플러그가 구비되지 않는 것과, 랜딩 패드 패턴의 형상을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 즉, 코아/페리 영역의 구조물들은 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 34를 참조하면, 상기 하부 콘택 플러그(158) 상에 랜딩 패드 패턴(214)이 구비될 수 있다. 상기 비트 라인 구조물(140)은 상부의 일부가 식각된 형상을 가질 수 있다.
예시적인 실시예에서, 상기 하부 콘택 플러그(158) 및 랜딩 패드 패턴(214) 사이에 금속 실리사이드 패턴(도시안됨)이 더 구비될 수도 있다.
상기 랜딩 패드 패턴(214)은 상기 하부 콘택 플러그(158) 위로 적층되면서 상기 비트 라인 구조물(140)의 상에 구비될 수 있다. 상기 랜딩 패드 패턴(214)은 상기 비트 라인 구조물(140)의 식각되지 않은 부위의 최상부면 상에 구비될 수 있다.
상기 랜딩 패드 패턴(214)의 측벽은 식각된 형상을 가질 수 있다. 상기 랜딩 패드 패턴(214)의 식각된 부위 및 비트 라인 구조물(140) 상부의 식각된 부위는 하나의 리세스부(216)를 형성할 수 있다.
상기 랜딩 패드 패턴(214)은 제2 베리어 패턴(210a) 및 제2 금속 패턴(212a)을 포함할 수 있다. 상기 제2 베리어 패턴(210a)은 상기 스페이서 구조물(152) 및 하부 콘택 플러그(158)의 표면과 상기 비트 라인 구조물(140)의 상부면을 따라 구비될 수 있다. 상기 제2 금속 패턴(212a)은 상기 제2 베리어 패턴(210a) 상부면 상에 구비될 수 있다. 즉, 상기 제2 베리어 패턴(210a)은 상기 리세스부(216) 사이에 위치하는 상기 제2 금속 패턴(212a)의 하부면에 형성될 수 있다.
상기 리세스(216) 내부에는 상부 절연 패턴(218)이 구비될 수 있다.
이와 같이, 상기 랜딩 패드 패턴(214)은 상기 하부 콘택 플러그(158)의 상부면과 직접 접할 수 있다.
도 35 내지 도 41은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 35, 37, 39, 41은 도 3의 A-A'선 및 B-B'선을 절단한 단면도를 포함하고, 도 36, 38, 40은 도 3의 C-C'선 및 D-D'선을 절단한 단면도를 포함한다.
도 35 및 도 36을 참조하면, 먼저 도 6 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이 후, 상기 절연 패턴(154)의 측벽 상에 상부 스페이서(160)를 형성한다. 상기 상부 스페이서를 형성하는 공정에서 상기 스페이서 구조물(152) 상에도 상부 스페이서가 더 형성될 수 있다.
상기 셀 영역의 상기 하부 콘택 플러그(158), 비트 라인 구조물(140) 및 상부 스페이서와, 상기 코아/페리 영역의 제2 캡핑막 패턴(134a)의 표면을 따라 컨포멀하게 제2 베리어막(210)을 형성한다. 상기 제2 베리어막(210) 상에 상기 비트 라인 구조물(140) 사이 및 절연 패턴(154) 사이를 채우는 제2 금속막(212)을 형성한다. 이 때, 상기 제2 금속막(212)의 상부면은 상기 비트 라인 구조물(140) 상부면보다 높게 되도록 형성할 수 있다.
이 후, 상기 코아/페리 영역 상에 형성되는 제2 베리어막(210) 및 제2 금속막(212)을 제거할 수 있다. 따라서, 상기 코아/페리 영역 상에는 상기 제2 갭핑막 패턴(134a)이 노출될 수 있다.
도 37 및 도 38을 참조하면, 상기 셀 영역의 제2 금속막 및 상기 코아/페리 영역의 제2 캡핑막 패턴 상에 제3 캡핑 절연막(170)을 형성한다. 상기 제3 캡핑 절연막(170) 상에 제1 막(172) 및 제2 막(174)을 순차적으로 형성한다.
상기 제3 캡핑 절연막(170)은 실리콘 질화물을 포함할 수 있다. 상기 제1 막(172)은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask: SOH)를 포함할 수 있다. 상기 제2 막(174)은 실리콘 산 질화물을 포함할 수 있다.
상기 제2 막(174) 상에 제1 포토레지스트막을 코팅한다. 상기 제1 포토레지스트막에 포토 공정을 수행하여 제1 포토레지스트 패턴(176a)을 형성한다.
상기 제1 포토레지스트 패턴(176a)은 상기 셀 영역 상에 랜딩 패드 패턴과 상기 코아/페리 영역 상에 콘택 플러그들을 형성하기 위한 식각 마스크로 제공될 수 있다.
상기 제1 포토레지스트 패턴(176a)을 형성하는 공정은 도 18 및 도 19를 참조로 설명한 것과 동일할 수 있다. 즉, 상기 제1 포토레지스트 패턴(176a)을 형성하는 공정은 EUV 포토 공정을 포함할 수 있다.
다만, 본 실시예의 경우, 상기 랜딩 패드 패턴을 양각 방식으로 형성하므로, 상기 셀 영역 상의 제1 포토레지스트 패턴(176a)의 제4 개구부(179a)의 위치가 도 18 및 도 19와 다를 수 있다. 상기 제1 포토레지스트 패턴(176a)은 상기 셀 영역의 랜딩 패드 패턴 부위를 덮을 수 있다. 따라서, 상기 제1 포토레지스트 패턴(176a)의 제4 개구부(179a)는 상기 랜딩 패드 패턴이 형성되지 않는 부위를 노출할 수 있다. 상기 제1 포토레지스트 패턴(176a)은 상기 코아/페리 영역의 콘택 플러그 부위를 노출하는 제5 개구부(178b)를 포함할 수 있다.
도 39 및 도 40을 참조하면, 상기 제1 포토레지스트 패턴(176a)을 식각 마스크로 사용하는 식각 공정을 수행하여 제2 막(174) 및 제1 막(172)을 순차적으로 식각함으로써, 제2 패턴 및 제1 패턴을 형성한다.
이 후, 상기 제1 및 제2 패턴을 식각 마스크로 사용하여, 상기 셀 영역의 제2 금속막, 비트 라인 구조물의 상부 및 절연 패턴의 상부를 식각한다. 따라서, 상기 하부 콘택 플러그 상에 랜딩 패드 패턴(214)이 형성될 수 있다. 상기 랜딩 패드 패턴들(214) 사이에는 리세스부(216)가 형성될 수 있다. 상기 랜딩 패드 패턴(214)은 상기 제2 베리어 패턴(210a) 및 제2 금속 패턴(212a)이 적층된 구조를 가질 수 있다. 상기 제2 베리어 패턴(210a)은 리세스부 사이에 배치되는 상기 제2 금속 패턴(212a)의 하부 표면에 형성될 수 있다.
또한, 상기 제1 및 제2 패턴을 식각 마스크로 사용하여, 상기 코아/페리 영역의 제2 캡핑막 패턴 및 비트 라인 구조물의 상부가 식각되어 예비 제7 개구부가 형성될 수 있다. 상기 코아/페리 영역에서는 상기 제2 캡핑막 패턴 및 그 하부의 하부 층간 절연막(132)의 상부가 식각되어 예비 제7 개구부가 형성될 수 있다.
이 후, 도 22 및 도 23을 참조로 설명한 것과 동일한 공정을 수행하여, 상기 예비 제7 개구부 아래에 위치한 막들을 추가적으로 더 식각한다. 따라서, 상기 코아/페리 영역에서는 상기 비트 라인 구조물(140)의 제1 도전 패턴(124a)을 노출하는 제7 개구부(182a)가 형성될 수 있다. 또한, 상기 코아/페리 영역에서는 상기 제2 게이트 구조물(142) 양 측의 기판(100)을 노출하는 제7 개구부(182a)가 형성될 수 있다.
도 41을 참조하면, 상기 셀 영역의 리세스부(216)를 채우는 상부 절연 패턴(218)을 형성한다.
이 후에, 도 24 내지 31과 도 1 및 도 2를 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다.
다만, 본 실시예의 경우, 상기 셀 영역의 랜딩 패드 패턴(214)을 양각으로 형성한 다음, 코아/페리 영역에 듀얼 다마신 공정으로 콘택 플러그 및 배선이 형성될 수 있다.
그러므로, 도 28 및 도 29를 참조로 설명한 공정을 수행하고 나면, 상기 셀 영역에는 상기 랜딩 패드 패턴(214) 및 상부 절연 패턴(218) 상에 제3 베리어막 및 제3 금속막이 형성될 수 있다. 또한, 도 30 및 도 31을 참조로 설명하는 평탄화 공정에서, 상기 셀 영역에 형성된 제3 베리어막 및 제3 금속막은 모두 제거될 수 있다. 일부 예시적인 실시예에서, 상기 셀 영역에 형성된 제3 베리어막 및 제3 금속막을 제거하는 공정이 더 추가될 수도 있다.
상기 공정을 수행함으로써, 도 34에 도시된 것과 같은 랜딩 패드 패턴(216)을 포함하는 반도체 소자를 제조할 수 있다.
도 42 및 도 43은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 42는 코아/페리 영역의 트랜지스터 부위를 확대한 단면도이다. 도 43은 셀 및 코아/페리 영역의 비트 라인 구조물 부위를 확대한 단면도이다.
상기 반도체 소자는 코아/페리 영역의 콘택 플러그 및 배선을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 즉, 셀 영역의 구조물들은 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 42 및 도 43을 참조하면, 상기 코아/페리 영역의 콘택 플러그(198b)는 제1 콘택 플러그(도 42참조) 및 제2 콘택 플러그(도 43 참조)를 포함할 수 있다.
상기 제1 콘택 플러그는 상기 제3 캡핑 절연 패턴(170a), 제2 캡핑 패턴(134a) 및 하부 층간 절연막을 관통하여 기판(100) 표면과 접촉할 수 있다. 상기 제2 콘택 플러그는 상기 제3 캡핑 절연 패턴(170a) 및 비트 라인 구조물(140)의 상부를 통해 상기 비트 라인 구조물(140)의 제1 도전 패턴(124a)과 접촉할 수 있다.
상기 콘택 플러그(198b)의 상부면은 상기 제3 캡핑 절연 패턴(170a)의 상부면과 동일한 평면에 위치할 수 있다.
상기 콘택 플러그(198b) 상에 배선(234)이 구비될 수 있다. 상기 배선(234)의 상부면은 상기 제3 캡핑 절연 패턴(170a)의 상부면보다 높게 배치될 수 있다. 상기 배선(234)은 제4 베리어 패턴(230a) 및 제4 금속 패턴(232a)이 수직 방향으로 적층된 구조를 가질 수 있다.
도 44 내지 도 47은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 44 및 46은 도 3의 A-A'선 및 B-B'선을 절단한 단면도를 포함하고, 도 45 및 47는 도 3의 C-C'선 및 D-D'선을 절단한 단면도를 포함한다.
도 44 및 도 45를 참조하면, 먼저 도 6 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이 후, 상기 제3 캡핑 절연 패턴(170a), 제6 개구부(180) 및 제7 개구부(182a)의 표면을 따라 제3 베리어막을 형성한다. 상기 제3 베리어막 상에 상기 제6 개구부(180) 및 제7 개구부(182a)를 완전히 채우는 제3 금속막을 형성한다.
상기 제3 캡핑 절연 패턴(170a)의 상부면이 노출되도록 상기 제3 금속막 및 제3 베리어막을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
따라서, 상기 셀 영역에는 상기 제6 개구부(180) 내부에 랜딩 패드 패턴(198a)이 형성될 수 있다. 상기 코아/페리 영역에는 상기 제7 개구부(182a) 내부에 콘택 플러그(198b)가 형성될 수 있다. 상기 랜딩 패드 패턴(198a) 및 상기 콘택 플러그(198b)는 각각 제3 베리어 패턴(196a) 및 제3 금속 패턴(196b)을 포함할 수 있다.
도 46 및 도 47을 참조하면, 상기 제3 캡핑 절연 패턴(170a), 랜딩 패드 패턴 및 콘택 플러그 상에 제4 베리어막 및 제4 금속막을 순차적으로 형성한다.
상기 제4 금속막 상에 제3 막 및 제4막을 순차적으로 형성한다. 상기 제3 막은 예를 들어, 스핀-온-하드마스크를 포함할 수 있다. 상기 제4 막은 실리콘 산 질화물을 포함할 수 있다.
상기 제4 막 상에 제2 포토레지스트막을 코팅한다. 상기 제2 포토레지스트막에 포토 공정을 수행하여 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴은 상기 코아/페리 영역의 배선들을 양각으로 형성하기 위한 식각 마스크로 제공될 수 있다. 따라서, 상기 제2 포토레지스트 패턴은 상기 배선 부위를 선택적으로 덮는 형상을 가질 수 있다. 상기 제2 포토레지스트 패턴을 형성하기 위한 포토 공정은 EUV 노광 공정을 포함할 수 있다.
이 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제4 금속막 및 제4 베리어막을 식각한다. 따라서, 상기 코아/페리 영역의 제3 캡핑 절연 패턴(1870a) 및 콘택 플러그(198b) 상에 배선(234)을 형성할 수 있다. 상기 배선(234)은 제4 베리어 패턴(230a) 및 제4 금속 패턴(232a)을 포함할 수 있다. 상기 제4 베리어 패턴(230a)은 상기 제4 금속 패턴(232a) 저면에 형성될 수 있다.
설명한 것과 같이, 상기 반도체 소자의 제조에서, 셀 영역의 랜딩 패드 패턴 및 코아/페리 영역의 콘택 플러그를 1회의 EUV 노광 공정에 의해 형성될 수 있다. 따라서, 상기 반도체 소자는 간단한 공정을 통해 제조될 수 있다.
100 : 기판 116 : 제1 게이트 구조물
120 : 제1 절연막 122 : 제2 절연막
114 : 캡핑 마스크 패턴 128a : 제1 금속 패턴
130a : 제1 캡핑막 패턴 134a : 제2 캡핑막 패턴
140 : 비트 라인 구조물 142 : 제2 게이트 구조물
152 : 스페이서 구조물 154 : 절연 패턴
158 : 하부 콘택 구조물 162 : 상부 콘택 구조물
198a : 랜딩 패드 패턴 200 : 커패시터
176 : 제1 포토레지스트 패턴 190 : 제2 포토레지스트 패턴
170a : 제3 캡핑 절연 패턴

Claims (20)

  1. 셀 영역 및 코아/페리 영역이 구분되는 기판;
    상기 기판의 셀 영역 상에 형성된 비트 라인 구조물들;
    상기 기판의 코아/페리 영역 상에 형성된 게이트 구조물;
    상기 비트 라인 구조물들 사이에 구비되고, 수직 방향으로 적층되는 하부 콘택 플러그 및 상부 콘택 플러그;
    상기 상부 콘택 플러그의 상부의 일 측벽과 접하고, 상기 상부 콘택 플러그의 상부와 상기 비트 라인 구조물 상부 사이에 구비되고, 상부면이 상기 비트 라인 구조물의 상부면보다 높게 배치되는 랜딩 패드 패턴; 및
    상기 기판의 코아/페리 영역 상에 페리 콘택 플러그; 및
    상기 페리 콘택 플러그의 상부면과 전기적으로 연결되는 배선을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 비트 라인 구조물 및 상부 콘택 플러그 상에는 복수의 랜딩 패드 패턴들 사이를 채우는 캡핑 절연 패턴이 구비되는 반도체 소자.
  3. 제2항에 있어서, 상기 캡핑 절연 패턴은 상기 코아/페리 영역의 게이트 구조물 상에도 배치되고, 상기 배선은 상기 캡핑 절연 패턴에 포함된 개구부 내에 각각 형성되는 반도체 소자.
  4. 제1항에 있어서, 상기 랜딩 패드 패턴의 상부면 및 상기 배선의 상부면은 동일한 평면에 위치하는 반도체 소자.
  5. 제1항에 있어서, 상기 랜딩 패드 패턴, 페리 콘택 플러그 및 배선의 각각의 저면은 서로 다른 레벨에 위치하는 반도체 소자.
  6. 제1항에 있어서, 상기 랜딩 패드 패턴, 페리 콘택 플러그 및 배선은 동일한 베리어 패턴 및 동일한 금속 패턴을 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 하부 콘택 플러그 및 상부 콘택 플러그는 서로 다른 도전 물질을 포함하는 반도체 소자.
  8. 제7항에 있어서, 상기 하부 콘택 플러그는 불순물이 도핑된 폴리실리콘을 포함하고, 상기 상부 콘택 플러그는 금속 물질을 포함하는 반도체 소자.
  9. 제1항에 있어서, 상기 상부 콘택 플러그의 최상부면은 상기 비트 라인 구조물의 최상부면과 동일한 평면에 위치하는 반도체 소자.
  10. 제1항에 있어서, 상기 상부 콘택 플러그의 최상부면은 상기 비트 라인 구조물의 최상부면보다 낮게 위치하는 반도체 소자.
  11. 제1항에 있어서, 상기 비트 라인 구조물은 순차적으로 적층된 도전 패턴, 금속 패턴, 및 캡핑 패턴을 포함하고,
    상기 랜딩 패드 패턴은 상기 캡핑 패턴과 접하는 반도체 소자.
  12. 제1항에 있어서, 상기 페리 콘택 플러그는,
    상기 게이트 구조물과 인접하여 상기 기판과 접하는 제1 콘택 플러그; 및
    상기 비트 라인 구조물의 도전 패턴과 전기적으로 연결되는 제2 콘택 플러그를 포함하는 반도체 소자.
  13. 제1항에 있어서,
    상기 기판 상부면 아래에 구비되는 셀 게이트 구조물; 및
    상기 랜딩 패드 패턴에 전기적으로 연결된 커패시터를 더 포함하는 반도체 소자.
  14. 제1항에 있어서, 상기 랜딩 패드 패턴 및 상기 배선은 각각 20nm보다 작은 임계치수 및 40nm보다 피치를 갖는 반도체 소자.
  15. 제1항에 있어서, 상기 페리 콘택 플러그의 배치 밀도는 상기 랜딩 패드 패턴 및 상기 배선 각각의 배치 밀도보다 낮은 반도체 소자.
  16. 셀 영역 및 코아/페리 영역이 구분되는 기판;
    상기 기판 상부면 아래에 구비되는 제1 게이트 구조물;
    상기 기판의 셀 영역 상에 형성된 비트 라인 구조물들;
    상기 기판의 코아/페리 영역 상에 형성된 제2 게이트 구조물;
    상기 비트 라인 구조물들 사이에 구비되고, 수직 방향으로 적층되는 하부 콘택 플러그 및 상부 콘택 플러그;
    상기 비트 라인 구조물 및 상부 콘택 플러그와 상기 제2 게이트 구조물 상에 구비되는 캡핑 절연 패턴;
    상기 상부 콘택 플러그의 상부의 일 측벽과 접하고, 상기 캡핑 절연 패턴을 통해 상부 콘택 플러그의 상부와 상기 비트 라인 구조물 상부에 형성된 리세스 내에 구비되고, 상부면이 상기 비트 라인 구조물의 상부면보다 높게 배치되는 랜딩 패드 패턴;
    상기 코아/페리 영역 상의 상기 캡핑 절연 패턴에 포함된 제1 개구부 내에 구비되는 배선; 및
    상기 제1 개구부의 하부와 연통하는 제2 개구부 내에 구비되고, 상기 배선의 아래에 배치되고 상기 배선과 전기적으로 연결되는 콘택 플러그; 및
    상기 랜딩 패드 패턴에 전기적으로 연결된 커패시터를 포함하고,
    상기 랜딩 패드 패턴, 콘택 플러그 및 배선은 동일한 금속 물질을 포함하는 반도체 소자.
  17. 제16항에 있어서, 상기 랜딩 패드 패턴의 상부면 및 상기 배선의 상부면은 동일한 평면에 위치하는 반도체 소자.
  18. 제16항에 있어서, 상기 랜딩 패드 패턴, 콘택 플러그 및 배선의 각각의 저면은 서로 다른 레벨에 위치하는 반도체 소자.
  19. 셀 영역 및 코아/페리 영역이 구분되는 기판;
    상기 기판의 셀 영역 상에 형성된 도전 구조물들;
    상기 기판의 코아/페리 영역 상에 형성된 게이트 구조물;
    상기 도전 구조물들 사이에 구비되는 셀 콘택 플러그;
    상기 셀 콘택 플러그와 전기적으로 연결되고, 그 상부면이 인접하는 하나의 도전 구조물의 상부면보다 높게 배치되는 랜딩 패드 패턴;
    상기 기판의 코아/페리 영역을 덮는 절연막;
    상기 절연막에 포함되는 개구부 내에 구비되는 콘택 플러그 및 배선을 포함하고,
    상기 배선의 상부면은 상기 절연막의 상부면과 동일한 평면에 위치하는 반도체 소자.
  20. 제19항에 있어서, 복수의 랜딩 패드 패턴들 사이에는 상기 절연막이 구비되고, 각각의 랜딩 패드 패턴들은 상기 절연막을 통해 상기 셀 콘택 구조물의 측벽을 노출하는 리세스부 내에 구비되는 반도체 소자.

KR1020200094363A 2020-07-29 2020-07-29 반도체 소자 및 이의 제조 방법 KR20220014587A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200094363A KR20220014587A (ko) 2020-07-29 2020-07-29 반도체 소자 및 이의 제조 방법
US17/198,591 US11688687B2 (en) 2020-07-29 2021-03-11 Semiconductor devices having landing pad patterns and methods of manufacturing the same
TW110111139A TWI781559B (zh) 2020-07-29 2021-03-26 半導體裝置
CN202110749363.5A CN114068552A (zh) 2020-07-29 2021-07-02 半导体器件以及制造该半导体器件的方法
US18/321,917 US20230290727A1 (en) 2020-07-29 2023-05-23 Semiconductor devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200094363A KR20220014587A (ko) 2020-07-29 2020-07-29 반도체 소자 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220014587A true KR20220014587A (ko) 2022-02-07

Family

ID=80004631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200094363A KR20220014587A (ko) 2020-07-29 2020-07-29 반도체 소자 및 이의 제조 방법

Country Status (4)

Country Link
US (2) US11688687B2 (ko)
KR (1) KR20220014587A (ko)
CN (1) CN114068552A (ko)
TW (1) TWI781559B (ko)

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
KR100964271B1 (ko) 2003-06-25 2010-06-16 주식회사 하이닉스반도체 반도체소자 제조 방법
KR100955263B1 (ko) 2003-07-24 2010-05-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100991379B1 (ko) 2003-11-29 2010-11-02 주식회사 하이닉스반도체 반도체소자 제조 방법
KR101031459B1 (ko) 2003-12-24 2011-04-26 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR101019698B1 (ko) 2004-07-16 2011-03-07 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR100753047B1 (ko) 2004-07-29 2007-08-30 주식회사 하이닉스반도체 비트라인 콘택 마스크가 머지된 반도체 소자 및 그 제조방법
KR100714899B1 (ko) * 2005-07-14 2007-05-04 삼성전자주식회사 스토리지 노드들을 갖는 반도체 소자 및 그 제조방법
KR100714893B1 (ko) * 2005-12-29 2007-05-04 삼성전자주식회사 식각저지막을 갖는 반도체소자의 제조방법 및 관련된 소자
KR20080001409A (ko) 2006-06-29 2008-01-03 주식회사 하이닉스반도체 반도체소자의 비트라인콘택홀 형성 방법
KR20080002549A (ko) 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체소자의 비트라인콘택홀 형성 방법
KR101173478B1 (ko) 2006-09-29 2012-08-14 에스케이하이닉스 주식회사 반도체 소자 제조방법
KR20080088922A (ko) 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20090074332A (ko) 2008-01-02 2009-07-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100977716B1 (ko) * 2008-05-21 2010-08-24 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
KR20120129084A (ko) 2011-05-19 2012-11-28 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR102094477B1 (ko) 2013-10-11 2020-04-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102171267B1 (ko) * 2014-01-28 2020-10-28 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102245135B1 (ko) 2014-05-20 2021-04-28 삼성전자 주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR102235120B1 (ko) * 2015-06-30 2021-04-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102531609B1 (ko) * 2016-05-27 2023-05-12 삼성전자주식회사 반도체 장치의 제조 방법
KR102489949B1 (ko) 2016-12-13 2023-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10937887B2 (en) 2018-07-06 2021-03-02 Samsung Electronics Co., Ltd. Semiconductor device
KR102486469B1 (ko) 2018-07-06 2023-01-09 삼성전자주식회사 반도체 장치
KR20200025728A (ko) 2018-08-31 2020-03-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11121135B1 (en) * 2020-05-15 2021-09-14 Winbond Electronics Corp. Structure of memory device

Also Published As

Publication number Publication date
TW202220171A (zh) 2022-05-16
US11688687B2 (en) 2023-06-27
US20230290727A1 (en) 2023-09-14
US20220037251A1 (en) 2022-02-03
TWI781559B (zh) 2022-10-21
CN114068552A (zh) 2022-02-18

Similar Documents

Publication Publication Date Title
KR100843715B1 (ko) 반도체소자의 콘택 구조체 및 그 형성방법
KR101609252B1 (ko) 매몰 워드 라인을 구비한 반도체 소자
CN111799261B (zh) 具有电容连接垫的半导体结构与电容连接垫的制作方法
TWI455188B (zh) 包括其間具有步進差異之閘極圖案之半導體積體電路裝置，配置在閘極圖案之間之連接線，以及製造其之方法
US9209192B2 (en) Semiconductor device and method of fabricating the same
US7927945B2 (en) Method for manufacturing semiconductor device having 4F2 transistor
US7476584B2 (en) Method of fabricating a semiconductor device with a bit line contact plug
US10439048B2 (en) Photomask layout, methods of forming fine patterns and method of manufacturing semiconductor devices
CN110707085B (zh) 半导体装置及其形成方法
US8164119B2 (en) Semiconductor device including conductive lines with fine line width and method of fabricating the same
JP2005079576A (ja) 半導体装置及びこれの製造方法
US20150371895A1 (en) Method for manufacturing smeiconductor device
US20210125998A1 (en) Semiconductor memory device and a method of fabricating the same
KR20020062590A (ko) 반도체메모리장치 및 그 제조방법
JP2013168570A (ja) 半導体装置及びその製造方法
JP2003023108A (ja) 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法
KR20220032271A (ko) 반도체 장치
KR20140028906A (ko) 반도체 소자 및 그 제조방법
JP2006032574A (ja) 半導体装置及びその製造方法
TWI781559B (zh) 半導體裝置
CN110246841B (zh) 半导体元件及其制作方法
KR20060108432A (ko) 디램 장치 및 그 형성방법
KR100328599B1 (ko) 반도체 메모리소자의 커패시터 및 그 제조방법
WO2023092827A1 (zh) 半导体结构及其制作方法
KR100334963B1 (ko) 콘택 플러그를 갖는 반도체소자의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal