KR20080001409A - 반도체소자의 비트라인콘택홀 형성 방법 - Google Patents

반도체소자의 비트라인콘택홀 형성 방법 Download PDF

Info

Publication number
KR20080001409A
KR20080001409A KR1020060059851A KR20060059851A KR20080001409A KR 20080001409 A KR20080001409 A KR 20080001409A KR 1020060059851 A KR1020060059851 A KR 1020060059851A KR 20060059851 A KR20060059851 A KR 20060059851A KR 20080001409 A KR20080001409 A KR 20080001409A
Authority
KR
South Korea
Prior art keywords
etching
forming
bit line
contact hole
line contact
Prior art date
Application number
KR1020060059851A
Other languages
English (en)
Inventor
이홍구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059851A priority Critical patent/KR20080001409A/ko
Publication of KR20080001409A publication Critical patent/KR20080001409A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Abstract

본 발명은 BLC2 식각시 셀영역의 하부패턴들이 어택받는 것을 방지하면서도 식각타겟이 서로 다른 BLC1와 BLC2를 동시에 형성할 수 있는 반도체소자의 비트라인콘택홀 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 비트라인콘택홀 형성 방법은 셀영역과 주변영역이 정의된 반도체기판 상부에 층간절연을 위한 제1산화막을 형성하는 단계; 상기 제1산화막 상에 상기 주변영역은 오픈시키면서 상기 셀영역 상부를 덮는 질화막패턴을 형성하는 단계; 상기 질화막패턴을 포함한 전면에 층간절연을 위한 제2산화막을 형성하는 단계; 상기 제2산화막 상에 상기 셀영역에 형성될 비트라이콘택홀과 상기 주변영역에 형성될 비트라인콘택홀이 동시에 정의된 마스크를 형성하는 단계; 및 상기 마스크를 식각배리어로 하여 제2산화막, 제1산화막 및 상기 질화막패턴을 순차적으로 식각하여 상기 셀영역과 주변영역에 동시에 비트라인콘택홀을 형성하는 단계를 포함하고, 상술한 본 발명은 셀영역의 하부층 어택없이 셀영역에 형성되는 BLC1과 주변영역에 형성되는 BLC2를 동시에 형성하므로써 공정을 단순화시킬 수 있고, 임계치(CD)를 갖는 마스크 스텝을 두 스텝에서 한 스텝으로 감소시킬 수 있는 효과가 있다.
비트라인콘택홀, BLC1, BLC2, 어택, 멀티스텝, 마스크

Description

반도체소자의 비트라인콘택홀 형성 방법{METHOD OF FORMING BITLINE CONTACT HOLE IN SEMICONDCUTOR DEVICE}
도 1은 종래기술에 따른 비트라인콘택홀 형성 방법을 개략적으로 도시한 도면.
도 2는 종래기술에 따른 게이트하드마스크의 어택을 나타낸 도면.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 비트라인콘택홀의 형성 방법을 도시한 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 폴리실리콘
33 : 텅스텐실리사이드 34 : 게이트하드마스크질화막
35 : 게이트스페이서 36 : 제1층간절연막
37 : 랜딩플러그콘택 38A : 실리콘질화막패턴
40 : 제2층간절연막 41 : BLC1,2 마스크
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 비트라인콘택홀(Bitline contact hole)의 형성 방법에 관한 것이다.
DRAM 제조 공정에서 'BLC1'은 셀영역에서 상부의 비트라인과 하부의 랜딩플러그를 연결하기 위해 형성하고, 'BLC2'는 주변영역에서 상부의 비트라인과 하부의 게이트전극 및 활성영역과 연결하기 위해 형성한다.
도 1은 종래기술에 따른 비트라인콘택홀 형성 방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 셀영역(CELL)과 주변영역(PERI)이 정의된 반도체기판(21) 상부에 복수의 게이트패턴을 형성한다. 이때, 게이트패턴은 폴리실리콘(22), 텅스텐실리사이드(23) 및 게이트하드마스크질화막(24)의 순서로 적층된 것이며, 도시하지 않았지만, 폴리실리콘(22) 아래에는 게이트산화막이 위치할 것이다.
이어서, 게이트패턴을 포함한 전면에 게이트스페이서(25)를 증착한 후, 전면에 제1층간절연막(26)을 형성한다. 이어서, 셀영역에만 랜딩플러그콘택(27)을 형성한다.
이후, 전면에 제2층간절연막(28)을 형성한 후, 셀영역과 주변영역에 각각 BLC1과 BLC2를 형성한다.
도 1에서, 셀영역에 형성되는 BLC1은 식각타겟이 약 1000Å 정도이고 식각대상물질은 산화막인데 반해, BLC2는 식각타겟이 제2산화막 1000Å 및 제1산화막 2000Å(활성영역 위) 및 게이트하드마스크질화막 1000Å 정도로 BLC1에 비해 식각 타겟이 크고 식각대상물질도 산화막과 질화막이다.
이처럼, 식각대상물질 및 두께로 서로 다르기 때문에 BLC1과 BLC2는 동시에 형성하기가 매우 어렵다.
BLC1, BLC2를 동시에 형성하고자 식각케미스트리를 조절하는 방법이 제안되었다.
즉, BLC1 지역을 식각할 때 탑뷰(Top view) 상에서 게이트하드마스크질화막이 일부 드러나기 때문에 게이트하드마스크 어택을 방지하기 위해서 질화막을 잘 식각하지 않으면서 산화막을 식각하는 케미스트리(Chemistry)를 사용한다. 반면에, BLC2를 형성하기 위해서는 산화막과 질화막을 동시에 식각해야 하기 때문에, 질화막을 잘 식각하는 케미스트리를 사용한다.
그러나, BLC1, BLC2를 동시에 형성하기 위해 BLC2 타겟으로 식각을 하게 되면 BLC1 아래의 하부 패턴(셀영역의 게이트하드마스크)이 어택(도 2의 'X' 참조)을 받게 되어 SAC 페일(fail)을 유발한다.
도 2는 종래기술에 따른 게이트하드마스크의 어택을 나타낸 도면이다.
최근에는 BLC1 식각할 때, 게이트하드마스크가 드러나지 않도록 BLC1의 CD를 줄이는 방법도 있으나, 콘택저항을 상승시키는 문제때문에 이 방법도 한계가 존재한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, BLC2 식각시 셀영역의 하부패턴들이 어택받는 것을 방지하면서도 식각타겟이 서로 다른 BLC1와 BLC2를 동시에 형성할 수 있는 반도체소자의 비트라인콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 비트라인콘택홀 형성 방법은 셀영역과 주변영역이 정의된 반도체기판 상부에 층간절연을 위한 제1산화막을 형성하는 단계; 상기 제1산화막 상에 상기 주변영역은 오픈시키면서 상기 셀영역 상부를 덮는 질화막패턴을 형성하는 단계; 상기 질화막패턴을 포함한 전면에 층간절연을 위한 제2산화막을 형성하는 단계; 상기 제2산화막 상에 상기 셀영역에 형성될 비트라이콘택홀과 상기 주변영역에 형성될 비트라인콘택홀이 동시에 정의된 마스크를 형성하는 단계; 및 상기 마스크를 식각배리어로 하여 제2산화막, 제1산화막 및 상기 질화막패턴을 순차적으로 식각하여 상기 셀영역과 주변영역에 동시에 비트라인콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 셀영역과 주변영역에 동시에 비트라인콘택홀을 형성하는 단계는 상기 제2산화막을 식각하는 제1식각스텝, 상기 제1산화막을 식각하는 제2식각스텝, 상기 질화막패턴을 식각하는 제3식각스텝 및 상기 제3식각스텝의 식각데미지층을 제거하기 위한 제4식각스텝의 순서로 진행하는 것을 특징으로 하며, 상기 제2식각스텝은 상기 질화막패턴과 식각선택비를 갖는 산화막식각가스를 사용한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 비트라인콘택홀의 형성 방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 셀영역(CELL)과 주변영역(PERI)이 정의된 반도체기판(31) 상부에 복수의 게이트패턴을 형성한다. 이때, 게이트패턴은 셀영역에서는 조밀한 간격을 두고 작은 선폭으로 형성되며, 주변영역에서는 더 큰 선폭으로 형성된다. 바람직하게, 게이트패턴은 폴리실리콘(32), 텅스텐실리사이드(33) 및 게이트하드마스크질화막(34)의 순서로 적층된 것이며, 도시하지 않았지만, 폴리실리콘(32) 아래에는 게이트산화막이 위치할 것이다.
이어서, 게이트패턴을 포함한 전면에 게이트스페이서(35)를 증착한 후, 전면에 제1층간절연막(36)을 형성한다. 이때, 제1층간절연막(36)은 실리콘산화막 계열인 BPSG로 형성한다.
이어서, 셀영역에만 랜딩플러그콘택(37)을 형성한다. 이때, 랜딩플러그콘택(37)은 셀영역에 자기정렬콘택식각을 통해 랜딩플러그콘택(37)이 형성될 콘택홀을 형성한 후, 이후 폴리실리콘막 증착 및 CMP(게이트패턴의 상부가 드러남)를 통해 형성한다.
따라서, 랜딩플러그콘택(37) 형성후에 게이트패턴의 최상부층인 게이트하드마스크질화막(34)이 노출된다. 그리고, 주변영역에서는 게이트스페이서(35)가 게이트패턴의 양측벽 및 반도체기판(31)의 표면 상부를 덮는 형태로 잔류한다.
다음으로, 전면에 실리콘질화막(Silicon nitride, 38)을 형성한다.
여기서, 실리콘질화막(38)은 후속 공정에서 식각타겟이 많은 BLC2 지역의 절연막들(예, 실리콘산화막)을 식각하는 동안 BLC1 하부의 패턴들이 어택받지 않도록 하는 스톱퍼(Stopper) 역할을 한다.
도 3b에 도시된 바와 같이, 주변영역의 실리콘질화막(38)을 제거하기 위해 주변영역만 오픈시키는 마스크(39)를 패터닝하고, 건식식각(DRY ETCH)으로 실리콘질화막(38)을 식각해서 제거한다. 이때, 건식식각 타겟은 주변영역의 실리콘질화막(38) 뿐만 아니라 주변영역의 게이트하드마스크질화막(34)도 일정량 리세스(Recess)시킬 정도로 과도하게 진행한다.(주변영역 게이트하드마스크질화막이 약 500Å 정도만 남도록 식각타겟을 설정한다)
결국, 주변영역의 실리콘질화막(38)을 식각하므로써, 셀영역 상부에만 실리콘질화막패턴(38A)이 잔류한다.
도 3c에 도시된 바와 같이, 마스크(39)를 제거한 후, 전면에 제2층간절연막(40)을 증착한다. 이후, CMP(Chemical Mechanical Polishing)를 통해 제2층간절연막(40)의 표면을 평탄화시킨다. 여기서, 제2층간절연막(40)은 실리콘산화막(SiO2)이다.
도 3d에 도시된 바와 같이, 평탄화된 제2층간절연막(40)의 표면 상에 감광막을 도포한 후, 노광 및 현상으로 패터닝하는 작업, 즉 BLC1,2 마스크(41)를 패터닝한다.
종래에는 셀영역에 형성되는 BLC1과 주변영역에 형성되는 BLC2를 동시에 식각하기 어려웠기 때문에 BLC1과 BLC2를 각각 분리하여 두번의 마스크 공정으로 나누어 진행하였다.
이에 반해, 본 발명은 BLC1,2 식각을 동시에 진행할 수 있기 때문에 BLC1,2를 동시에 마스크 패터닝하므로서 임계치(Ciritical Dimension)를 가진 마스크를 하나의 스텝으로 감소시킬 수 있다.
따라서, BLC1,2마스크(41)는 BLC1과 BLC2가 동시에 정의된 콘택마스크이며, BLC2는 통상적으로 주변영역에서 게이트 상부(On Gate)에서 형성됨과 동시에 활성영역 상부(On active)에 형성된다.
위와 같은 BLC1,2 마스크(41)를 이용한 식각공정은 4스텝으로 이루어진다. 여기서, 4스텝이라 함은, 도 3e의 제2층간절연막 식각 스텝, 도 3f의 제1층간절연막 식각 스텝, 도 3g의 질화막 물질 식각 스텝 및 PET 공정을 의미한다.
먼저, 도 3e에 도시된 바와 같이, BLC1과 BLC2가 동시에 정의된 BLC1,2 마스크(41)를 식각배리어로 하여 제2층간절연막(40)을 식각한다.
여기서, 제2층간절연막(40)이 실리콘산화막이므로, 식각가스는 산화막을 잘 식각하는 CF4/Ar/O2의 혼합가스를 사용한다.
이어서, 도 3f에 도시된 바와 같이, 제1층간절연막(36)을 식각한다. 이때, 제1층간절연막(36)이 실리콘산화막 계열인 BPSG막이므로, 산화막은 잘 식각하면서 질화막을 잘 식각하지 않는 폴리머리치(Polymer rich) 가스를 사용한다.
위와 같이 폴리머치리 가스를 사용하면, 활성영역 위의 제1층간절연막(36)을 식각하는 동안 주변영역의 게이트하드마스크질화막(34)과 셀영역 실리콘질화막패턴(38A)은 식각되지 않는다. 이때, 질화막과 식각선택비를 갖는 산화막 식각 가스로는 C4F8, C5F8, C4F6 등의 카본플루오르 가스를 사용하고, 이러한 카본플루오르 가스는 SAC(Self Aligned Contact) 가스라고 일컫는다.
따라서, 주변영역의 활성영역 위, 게이트하드마스크질화막 위 및 셀영역의 랜딩플러그콘택 상부의 실리콘질화막 패턴 위에서 BLC2와 BLC1이 형성된다. 아직까지는 질화막 물질은 식각되지 않은 상태이며, 이러한 질화막 물질들이 BLC2와 BLC1 동시 형성시 하부 패턴이 어택받는 것을 방지해준다.
도 3g에 도시된 바와 같이, 질화막 식각을 진행한다. 이때, 질화막 식각이라 함은, 셀영역의 실리콘질화막패턴(38A), 주변영역의 게이트하드마스크질화막(34) 및 게이트스페이서질화막(활성영역 위, 35)를 동시에 식각하는 것을 의미한다. 게이트하드마스크질화막(34)은 앞선 주변영역 오픈을 위한 건식식각 공정에서 이미 리세스되어 약 500Å 정도의 두께를 가지고 있으므로 오픈하는데 어렴움이 없다. 바람직하게, 질화막 식각은 CF4/CHF3의 혼합가스를 사용한다.
마지막으로, PET(Post Etch Treatment) 공정을 진행하는데, PET 공정은 식각데미지층(Etch damage layer)을 제거하기 위한 것으로, Ar/O2의 혼합 가스로 진행한다.
상술한 실시예에 따르면, 식각대상물질과 두께가 상이한 BLC1와BLC2를 동시 에 형성하기 위해서 BLC2 식각타겟으로 식각하는 동안 상대적으로 타겟이 적은 BLC1 지역에서 어택받는 층이 없어야 한다.
이를 위해 본 발명은 상대적으로 식각량이 많은 BLC2(활성영역 위)를 식각하는 동안 셀영역의 BLC1 영역에서 하부층이 어택을 받지 않도록 하기 위해 실리콘질화막패턴 적용 및 적절한 식각케미스트리를 적용하므로써 상이한 식각타겟을 극복하였다. 즉, 식각타겟이 서로 다른 BLC1과 BLC2의 식각타겟 차이를 극복하기 위해 산화막과 질화막의 식각선택비 조절할 수 있도록 BLC 식각을 멀티 스텝(Multi-step)으로 진행하였다. 여기서, 멀티스텝이라 함은 전술한 바와 같이, 도 3e의 제2층간절연막 식각 스텝, 도 3f의 제1층간절연막 식각 스텝, 도 3g의 질화막 물질 식각 스텝 및 PET 공정을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀영역의 하부층 어택없이 셀영역에 형성되는 BLC1과 주변영역에 형성되는 BLC2를 동시에 형성하므로써 공정을 단순화시킬 수 있고, 임계치(CD)를 갖는 마스크 스텝을 두 스텝에서 한 스텝으로 감소시킬 수 있는 효과가 있다.

Claims (13)

  1. 셀영역과 주변영역이 정의된 반도체기판 상부에 층간절연을 위한 제1산화막을 형성하는 단계;
    상기 제1산화막 상에 상기 주변영역은 오픈시키면서 상기 셀영역 상부를 덮는 질화막패턴을 형성하는 단계;
    상기 질화막패턴을 포함한 전면에 층간절연을 위한 제2산화막을 형성하는 단계;
    상기 제2산화막 상에 상기 셀영역에 형성될 비트라이콘택홀과 상기 주변영역에 형성될 비트라인콘택홀이 동시에 정의된 마스크를 형성하는 단계; 및
    상기 마스크를 식각배리어로 하여 제2산화막, 제1산화막 및 상기 질화막패턴을 순차적으로 식각하여 상기 셀영역과 주변영역에 동시에 비트라인콘택홀을 형성하는 단계
    를 포함하는 반도체소자의 비트라인콘택홀 형성 방법.
  2. 제1항에 있어서,
    상기 주변영역은 오픈시키면서 상기 셀영역 상부를 덮는 질화막패턴을 형성하는 단계는,
    상기 제1산화막 상에 질화막을 형성하는 단계;
    상기 질화막 상에 상기 주변영역은 오픈시키면서 상기 셀영역 상부를 덮는 감광막마스크를 형성하는 단계; 및
    상기 감광막마스크를 식각배리어로 상기 질화막을 식각하여 상기 질화막패턴을 형성하는 단계
    를 포함하는 반도체소자의 비트라인콘택홀 형성 방법.
  3. 제2항에 있어서,
    상기 질화막을 식각하는 단계는, 건식식각으로 진행하는 반도체소자의 비트라인콘택홀 형성 방법.
  4. 제1항에 있어서,
    상기 제2산화막을 형성하는 단계는,
    상기 질화막패턴을 포함한 전면에 제2산화막을 증착하는 단계;
    상기 제2산화막의 평탄화를 위한 CMP를 진행하는 단계
    를 포함하는 반도체소자의 비트라인콘택홀 형성 방법.
  5. 제1항에 있어서,
    상기 셀영역과 주변영역에 동시에 비트라인콘택홀을 형성하는 단계는,
    상기 제2산화막을 식각하는 제1식각스텝, 상기 제1산화막을 식각하는 제2식각스텝, 상기 질화막패턴을 식각하는 제3식각스텝 및 상기 제3식각스텝의 식각데미지층을 제거하기 위한 제4식각스텝의 순서로 진행하는 반도체소자의 비트라인콘택홀 형성 방법.
  6. 제5항에 있어서,
    상기 제2식각스텝은 상기 질화막패턴과 식각선택비를 갖는 산화막 식각가스를 사용하는 반도체소자의 비트라인콘택홀 형성 방법.
  7. 제6항에 있어서,
    상기 제2식각스텝에서, 상기 산화막 식각가스는 폴리머리치 가스를 사용하는 반도체소자의 비트라인콘택홀 형성 방법.
  8. 제7항에 있어서,
    상기 폴리머리치 가스는, 카본플루오르 가스를 사용하는 반도체소자의 비트라인콘택홀 형성 방법.
  9. 제8항에 있어서,
    상기 카본플루오르 가스는, C4F6, C5F8 및 C4F8로 이루어진 그룹 중에 선택된 어느 하나를 사용하는 반도체소자의 비트라인콘택홀 형성 방법.
  10. 제5항에 있어서,
    상기 제1식각스텝은, CF4/Ar/O2의 혼합가스를 사용하는 반도체소자의 비트라인콘택홀 형성 방법.
  11. 제5항에 있어서,
    상기 제3식각스텝은, CF4/CHF3의 혼합가스를 사용하는 반도체소자의 비트라인콘택홀 형성 방법.
  12. 제5항에 있어서,
    상기 제4식각스텝은, Ar/O2의 혼합가스를 사용하는 반도체소자의 비트라인콘택홀 형성 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1산화막을 형성하기 전에 상기 셀영역과 상기 주변영역이 정의된 반도체기판 상에 최상부층에 질화막이 구비된 복수의 게이트패턴을 형성하는 단계를 더 포함하고, 상기 질화막패턴 형성시에 상기 주변영역의 게이트패턴의 질화막을 일부 리세스시키는 반도체소자의 비트라인콘택홀 형성 방법.
KR1020060059851A 2006-06-29 2006-06-29 반도체소자의 비트라인콘택홀 형성 방법 KR20080001409A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059851A KR20080001409A (ko) 2006-06-29 2006-06-29 반도체소자의 비트라인콘택홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059851A KR20080001409A (ko) 2006-06-29 2006-06-29 반도체소자의 비트라인콘택홀 형성 방법

Publications (1)

Publication Number Publication Date
KR20080001409A true KR20080001409A (ko) 2008-01-03

Family

ID=39213431

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059851A KR20080001409A (ko) 2006-06-29 2006-06-29 반도체소자의 비트라인콘택홀 형성 방법

Country Status (1)

Country Link
KR (1) KR20080001409A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688687B2 (en) 2020-07-29 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor devices having landing pad patterns and methods of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688687B2 (en) 2020-07-29 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor devices having landing pad patterns and methods of manufacturing the same

Similar Documents

Publication Publication Date Title
US7419896B2 (en) Method for forming landing plug contact in semiconductor device
US20040053490A1 (en) Semiconductor device manufacturing method
KR100611776B1 (ko) 반도체 소자 제조 방법
US20080150014A1 (en) Semiconductor Device and Method for Fabricating the Same
KR100831975B1 (ko) 반도체 소자의 패턴 형성방법
US7582560B2 (en) Method for fabricating semiconductor device
KR100924006B1 (ko) 반도체소자의 콘택홀 형성 방법
KR20080001409A (ko) 반도체소자의 비트라인콘택홀 형성 방법
JPH11204636A (ja) 半導体装置の製造方法
KR100838392B1 (ko) 반도체소자의 자기정렬콘택 식각 방법
KR20080100548A (ko) 반도체 소자의 콘택 형성 방법
KR100906641B1 (ko) 랜딩플러그를 구비하는 반도체 소자의 제조 방법
KR20070040596A (ko) 반도체 소자의 콘택홀 형성 방법
KR100772532B1 (ko) 반도체 소자 제조 방법
KR100487644B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR20050067485A (ko) 삼중 게이트스페이서를 구비한 반도체소자의 제조 방법
KR20080002549A (ko) 반도체소자의 비트라인콘택홀 형성 방법
KR100670681B1 (ko) 반도체 소자 제조 방법
KR100844935B1 (ko) 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법
KR100761362B1 (ko) 반도체 소자의 패턴 형성방법
KR20080001157A (ko) 비정질카본층을 이용한 비트라인콘택홀 형성 방법
KR100517912B1 (ko) 반도체소자 제조 방법
KR100942981B1 (ko) 반도체소자 제조 방법
KR20070098341A (ko) 반도체 소자의 고종횡비 콘택홀 제조방법
KR20010005229A (ko) 반도체소자의 콘택 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid