JPH11204636A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11204636A JPH11204636A JP10020464A JP2046498A JPH11204636A JP H11204636 A JPH11204636 A JP H11204636A JP 10020464 A JP10020464 A JP 10020464A JP 2046498 A JP2046498 A JP 2046498A JP H11204636 A JPH11204636 A JP H11204636A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】
【課題】 接続孔及び配線の信頼性を向上させる。
【解決手段】 ２ステップエッチングの第１のエッチン
グ（Ｃ4Ｆ8：１８ｓｃｃｍ）でのベース膜４８のエッチ
レートはフローフィル膜５０のエッチレートの１／５以
下なので、ＴｉＮ膜４４ａ，４４ｂを露出させることな
くキャップ膜５２及びフローフィル膜５０を除去するこ
とができる。第２のエッチング（Ｃ4Ｆ8：９ｓｃｃｍ）
ではベース膜４８は場所によらずほぼ同時に除去される
ので、Ｔｉ膜４２ａ，４２ｂやＡｌＣｕ膜４０ａ，４０
ｂを露出させることなくベース膜４８を底部まで除去
し、第１の配線層４６ａ，４６ｂ上に接続孔５８ａ，５
８ｂを形成することができる。
グ（Ｃ4Ｆ8：１８ｓｃｃｍ）でのベース膜４８のエッチ
レートはフローフィル膜５０のエッチレートの１／５以
下なので、ＴｉＮ膜４４ａ，４４ｂを露出させることな
くキャップ膜５２及びフローフィル膜５０を除去するこ
とができる。第２のエッチング（Ｃ4Ｆ8：９ｓｃｃｍ）
ではベース膜４８は場所によらずほぼ同時に除去される
ので、Ｔｉ膜４２ａ，４２ｂやＡｌＣｕ膜４０ａ，４０
ｂを露出させることなくベース膜４８を底部まで除去
し、第１の配線層４６ａ，４６ｂ上に接続孔５８ａ，５
８ｂを形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置の製造工程に関し、特に、酸化膜などの
絶縁膜を被エッチング膜として深さが異なる接続孔を形
成する工程を含む半導体装置の製造方法に関するもので
ある。
する半導体装置の製造工程に関し、特に、酸化膜などの
絶縁膜を被エッチング膜として深さが異なる接続孔を形
成する工程を含む半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】図１は、接続孔形成後の半導体装置の従
来例を表す断面図である。素子分離領域４やゲート電極
６を含む半導体基板２上に層間絶縁膜８が形成されてい
る。層間絶縁膜８上には、ＡｌＣｕ膜１０（１０ａ，１
０ｂ）、Ｔｉ膜１２（１２ａ，１２ｂ）及びＴｉＮ膜１
４（１４ａ，１４ｂ）が積層された配線層１６（１６
ａ，１６ｂ）が所定の位置に形成されている。配線層１
６ａ，１６ｂを含む層間絶縁膜８上には、既存の平坦化
技術を用いて平坦化された層間絶縁膜１８が形成されて
おり、配線層１６ａ，１６ｂ上には深さが浅い接続孔２
０ａ、深さが深い接続孔２０ｂがそれぞれ形成されてい
る。
来例を表す断面図である。素子分離領域４やゲート電極
６を含む半導体基板２上に層間絶縁膜８が形成されてい
る。層間絶縁膜８上には、ＡｌＣｕ膜１０（１０ａ，１
０ｂ）、Ｔｉ膜１２（１２ａ，１２ｂ）及びＴｉＮ膜１
４（１４ａ，１４ｂ）が積層された配線層１６（１６
ａ，１６ｂ）が所定の位置に形成されている。配線層１
６ａ，１６ｂを含む層間絶縁膜８上には、既存の平坦化
技術を用いて平坦化された層間絶縁膜１８が形成されて
おり、配線層１６ａ，１６ｂ上には深さが浅い接続孔２
０ａ、深さが深い接続孔２０ｂがそれぞれ形成されてい
る。
【０００３】このように深さの異なる接続孔を従来のド
ライエッチングで形成しようとすると、深さが浅い接続
孔下に位置する下地パターンへのダメージが、深い接続
孔に位置する下地パターンのダメージに比べて大きくな
る。その結果、接続抵抗値が大きくなったり、接続抵抗
値のバラツキが大きくなり、半導体装置の信頼性に問題
が生じる。
ライエッチングで形成しようとすると、深さが浅い接続
孔下に位置する下地パターンへのダメージが、深い接続
孔に位置する下地パターンのダメージに比べて大きくな
る。その結果、接続抵抗値が大きくなったり、接続抵抗
値のバラツキが大きくなり、半導体装置の信頼性に問題
が生じる。
【０００４】例えば配線間接続孔を形成する場合、従来
のドライエッチングによる接続孔形成方法では、接続孔
の下地パターン配線層１６の構造がＡｌＣｕ膜１０／Ｔ
ｉ膜１２／ＴｉＮ膜１４から形成されているとき、平坦
化された層間絶縁膜１８は接続孔の深さによって、下地
パターン配線層１６のＴｉＮ膜１４ａが底部まで除去さ
れた接続孔２０ａとＴｉＮ膜１４ｂが残存する接続孔２
０ｂが共存する。特に、ＴｉＮ膜１４ａが除去された接
続孔２０ａでは、下地パターン配線層１６のＡｌＣｕ膜
１０ａのＡｌとエッチング種であるＣＦ系のガスとが反
応し、揮発性の低い弗化物２２が形成され、これが接続
孔２０ａ内壁に堆積する。この弗化物２２は、接続孔の
接触抵抗を増加させ、低抗値のバラツキを増大させる。
また、上層配線を形成する前に行なう５００℃程度の脱
ガス処理でＴｉＮ膜１４ａがエッチングされた接続孔２
０ａ底部で露出したＡｌＣｕ膜１０ａのＡｌが吹き出
し、配線間の短絡を招くことがある。
のドライエッチングによる接続孔形成方法では、接続孔
の下地パターン配線層１６の構造がＡｌＣｕ膜１０／Ｔ
ｉ膜１２／ＴｉＮ膜１４から形成されているとき、平坦
化された層間絶縁膜１８は接続孔の深さによって、下地
パターン配線層１６のＴｉＮ膜１４ａが底部まで除去さ
れた接続孔２０ａとＴｉＮ膜１４ｂが残存する接続孔２
０ｂが共存する。特に、ＴｉＮ膜１４ａが除去された接
続孔２０ａでは、下地パターン配線層１６のＡｌＣｕ膜
１０ａのＡｌとエッチング種であるＣＦ系のガスとが反
応し、揮発性の低い弗化物２２が形成され、これが接続
孔２０ａ内壁に堆積する。この弗化物２２は、接続孔の
接触抵抗を増加させ、低抗値のバラツキを増大させる。
また、上層配線を形成する前に行なう５００℃程度の脱
ガス処理でＴｉＮ膜１４ａがエッチングされた接続孔２
０ａ底部で露出したＡｌＣｕ膜１０ａのＡｌが吹き出
し、配線間の短絡を招くことがある。
【０００５】このように、接続孔形成時に、深さの異な
る接続孔を従来のエッチング方法で形成した場合、接続
孔が位置する下地パターンへのダメージが接続孔の深さ
により異なり、特に浅い接続孔の信頼性を著しく低下さ
せるという問題があった。そこで、このような不具合を
解決するために、例えば以下のような方法が提案されて
いる。
る接続孔を従来のエッチング方法で形成した場合、接続
孔が位置する下地パターンへのダメージが接続孔の深さ
により異なり、特に浅い接続孔の信頼性を著しく低下さ
せるという問題があった。そこで、このような不具合を
解決するために、例えば以下のような方法が提案されて
いる。
【０００６】フィールド酸化膜などによって生じる各メ
タル配線間の断差に起因する各接続孔のエッチング時間
の差異を解消するために、所定のエッチングガスに対し
てエッチレートが、小さい膜／大きい膜／小さい膜から
なる層間絶縁膜を、小さい膜は均一の厚みに、大きい膜
はその表面が平坦になるように形成する方法が提案され
ている（特開平７−１２２６３４号（従来例１）、公報
参照）。この方法では、エッチレートが大きい膜として
ＣＦ基を含有する有機シリコン化合物を用いている。各
メタル配線上に形成された層間絶縁膜では、エッチレー
トが小さい膜の膜厚は同じであるが、エッチレートが大
きい膜の膜厚は異なっているものがある。しかし、エッ
チレートが大きい膜のエッチング時間は、その膜厚にか
かわらずほぼ同じであるので、各接続孔のエッチング時
間をほぼ均一にすることができる。
タル配線間の断差に起因する各接続孔のエッチング時間
の差異を解消するために、所定のエッチングガスに対し
てエッチレートが、小さい膜／大きい膜／小さい膜から
なる層間絶縁膜を、小さい膜は均一の厚みに、大きい膜
はその表面が平坦になるように形成する方法が提案され
ている（特開平７−１２２６３４号（従来例１）、公報
参照）。この方法では、エッチレートが大きい膜として
ＣＦ基を含有する有機シリコン化合物を用いている。各
メタル配線上に形成された層間絶縁膜では、エッチレー
トが小さい膜の膜厚は同じであるが、エッチレートが大
きい膜の膜厚は異なっているものがある。しかし、エッ
チレートが大きい膜のエッチング時間は、その膜厚にか
かわらずほぼ同じであるので、各接続孔のエッチング時
間をほぼ均一にすることができる。
【０００７】別の方法として、断差などの下地パターン
構造に起因する酸化膜などの被エッチング膜の膜厚の違
いに対して、膜厚が薄い領域に形成する開孔と膜厚が厚
い領域に形成する開孔のエッチング後のアスペクト比
（開孔の深さ／開孔の直径）が近似するように、エッチ
ングマスクを形成する方法が提案されている（特開平９
−１４８２７０号（従来例２）、公報参照）。各開孔の
アスペクト比を近似させることにより、エッチング終了
時間をほぼ等しくして下地パターンへの悪影響を抑制し
ている。
構造に起因する酸化膜などの被エッチング膜の膜厚の違
いに対して、膜厚が薄い領域に形成する開孔と膜厚が厚
い領域に形成する開孔のエッチング後のアスペクト比
（開孔の深さ／開孔の直径）が近似するように、エッチ
ングマスクを形成する方法が提案されている（特開平９
−１４８２７０号（従来例２）、公報参照）。各開孔の
アスペクト比を近似させることにより、エッチング終了
時間をほぼ等しくして下地パターンへの悪影響を抑制し
ている。
【０００８】さらに別の方法として、層間絶縁膜を多層
膜にし、基板側から順にエッチレートが順に大きくなる
ように、すなわち、エッチレートが他の絶縁膜に比べて
極めて小さい絶縁膜を最も基板側に形成する方法が提案
されている（特開平８−２３６６１９号（従来例３）、
公報参照）。このような層間絶縁膜を用いることによ
り、層間絶縁膜が薄くなる箇所のエッチングマージンを
確保し、そのオーバーエッチングを防止している。
膜にし、基板側から順にエッチレートが順に大きくなる
ように、すなわち、エッチレートが他の絶縁膜に比べて
極めて小さい絶縁膜を最も基板側に形成する方法が提案
されている（特開平８−２３６６１９号（従来例３）、
公報参照）。このような層間絶縁膜を用いることによ
り、層間絶縁膜が薄くなる箇所のエッチングマージンを
確保し、そのオーバーエッチングを防止している。
【０００９】さらに別の方法として、接続孔が形成され
る配線上の領域で、平坦化された層間絶縁膜の薄い領域
の配線上に、エッチレートの小さい材料層を予め形成し
ておく方法が提案されている（特開平９−１７８６２号
（従来例４）、公報参照）。エッチレートが小さい材料
層を特定の位置に形成することにより、層間絶縁膜が薄
くなる箇所のエッチングマージンを確保し、そのオーバ
ーエッチングを防止している。
る配線上の領域で、平坦化された層間絶縁膜の薄い領域
の配線上に、エッチレートの小さい材料層を予め形成し
ておく方法が提案されている（特開平９−１７８６２号
（従来例４）、公報参照）。エッチレートが小さい材料
層を特定の位置に形成することにより、層間絶縁膜が薄
くなる箇所のエッチングマージンを確保し、そのオーバ
ーエッチングを防止している。
【００１０】
【発明が解決しようとする課題】しかし、上記の従来例
では、以下のような問題点がある。従来例１では、エッ
チレートが大きい膜としてＣＦ基を含有する有機シリコ
ン化合物を用いており、エッチング後に行なうＯ2によ
るフォトレジスト除去時にこの膜が接続孔側壁で露出し
ていると化学反応を起こしてダメージを受けるので、接
続孔内でこの膜が露出しないようにエッチバック工程を
加える必要があり、その結果、工程数が多くなる。ま
た、層間絶縁膜の膜厚のバラツキも大きくなる。従来例
２は、深さが異なる開孔のエッチング時間を揃えるため
に、開孔の径をその深さによって変化させる必要があ
り、実用的でない。従来例３は、エッチレートが異なる
複数の膜を同時にエッチングするため、接続孔の形状の
制御が難しい。従来例４は、層間絶縁膜の最下層に予め
エッチレートが小さい材料膜を形成する工程が増える。
また、層間絶縁膜をエッチング後に、上記材料膜を除去
する工程も必要であり、工程数が増え、工程が複雑にな
る。
では、以下のような問題点がある。従来例１では、エッ
チレートが大きい膜としてＣＦ基を含有する有機シリコ
ン化合物を用いており、エッチング後に行なうＯ2によ
るフォトレジスト除去時にこの膜が接続孔側壁で露出し
ていると化学反応を起こしてダメージを受けるので、接
続孔内でこの膜が露出しないようにエッチバック工程を
加える必要があり、その結果、工程数が多くなる。ま
た、層間絶縁膜の膜厚のバラツキも大きくなる。従来例
２は、深さが異なる開孔のエッチング時間を揃えるため
に、開孔の径をその深さによって変化させる必要があ
り、実用的でない。従来例３は、エッチレートが異なる
複数の膜を同時にエッチングするため、接続孔の形状の
制御が難しい。従来例４は、層間絶縁膜の最下層に予め
エッチレートが小さい材料膜を形成する工程が増える。
また、層間絶縁膜をエッチング後に、上記材料膜を除去
する工程も必要であり、工程数が増え、工程が複雑にな
る。
【００１１】そこで、本発明は、深さが異なる接続孔を
ドライエッチングで形成する場合において、接続孔の深
さの差による接続孔底部の下地パターンへのダメージを
抑制し、かつ均一化し、接続孔及び配線の信頼性を向上
させることを目的とするものである。
ドライエッチングで形成する場合において、接続孔の深
さの差による接続孔底部の下地パターンへのダメージを
抑制し、かつ均一化し、接続孔及び配線の信頼性を向上
させることを目的とするものである。
【００１２】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、断差を有する下地上に表面が平坦化され
た層間絶縁膜が形成され、その層間絶縁膜に設けられた
接続孔を介して下層の配線と上層の配線とが電気的に接
続された多層配線を有する半導体装置の製造方法におい
て、以下の工程を含んで多層配線を形成するものであ
る。 （Ａ）所定のエッチング反応ガスの流量変化に対してエ
ッチレートが変化する最下層絶縁膜を下地上に形成する
工程、（Ｂ）エッチング反応ガスの流量変化に対するエ
ッチレートの変化のしかたが最下層絶縁膜とは異なる１
層又は複数層の上層絶縁膜を最下層絶縁膜上に形成し、
その表面を平坦化する工程、（Ｃ）接続孔領域に開口を
もつフォトレジストを上層絶縁膜上に形成する工程、
（Ｄ）エッチング反応ガスの流量を最下層絶縁膜のエッ
チレートが小さくなる条件にして接続孔領域の上層絶縁
膜を除去する第１のエッチング工程、（Ｅ）エッチング
反応ガスの流量を最下層絶縁膜のエッチレートが大きく
なる条件にして接続孔領域の最下層絶縁膜を除去し、接
続孔を形成する第２のエッチング工程、（Ｆ）フォトレ
ジストを除去し、接続孔上及び上層絶縁膜上に配線を形
成する工程。
の製造方法は、断差を有する下地上に表面が平坦化され
た層間絶縁膜が形成され、その層間絶縁膜に設けられた
接続孔を介して下層の配線と上層の配線とが電気的に接
続された多層配線を有する半導体装置の製造方法におい
て、以下の工程を含んで多層配線を形成するものであ
る。 （Ａ）所定のエッチング反応ガスの流量変化に対してエ
ッチレートが変化する最下層絶縁膜を下地上に形成する
工程、（Ｂ）エッチング反応ガスの流量変化に対するエ
ッチレートの変化のしかたが最下層絶縁膜とは異なる１
層又は複数層の上層絶縁膜を最下層絶縁膜上に形成し、
その表面を平坦化する工程、（Ｃ）接続孔領域に開口を
もつフォトレジストを上層絶縁膜上に形成する工程、
（Ｄ）エッチング反応ガスの流量を最下層絶縁膜のエッ
チレートが小さくなる条件にして接続孔領域の上層絶縁
膜を除去する第１のエッチング工程、（Ｅ）エッチング
反応ガスの流量を最下層絶縁膜のエッチレートが大きく
なる条件にして接続孔領域の最下層絶縁膜を除去し、接
続孔を形成する第２のエッチング工程、（Ｆ）フォトレ
ジストを除去し、接続孔上及び上層絶縁膜上に配線を形
成する工程。
【００１３】第１のエッチングにより、接続孔領域の厚
さが異なる上層絶縁膜を除去するとき、上層絶縁膜の厚
さが薄い接続孔領域の最下層絶縁膜は、上層絶縁膜の厚
さが厚い接続孔領域の上層絶縁膜が底部まで除去される
までの間に除去されるが、最下層絶縁膜のエッチレート
は小さいので除去される厚みはわずかである。上層絶縁
膜の厚さが厚い接続孔領域の最下層絶縁膜が露出するま
でエッチングした後、第２のエッチングにより、各接続
孔領域の最下層絶縁膜を除去する。その結果、各接続孔
領域の下地パターンのエッチング量をオーバーエッチン
グ率に対して十分小さく抑えることができる。
さが異なる上層絶縁膜を除去するとき、上層絶縁膜の厚
さが薄い接続孔領域の最下層絶縁膜は、上層絶縁膜の厚
さが厚い接続孔領域の上層絶縁膜が底部まで除去される
までの間に除去されるが、最下層絶縁膜のエッチレート
は小さいので除去される厚みはわずかである。上層絶縁
膜の厚さが厚い接続孔領域の最下層絶縁膜が露出するま
でエッチングした後、第２のエッチングにより、各接続
孔領域の最下層絶縁膜を除去する。その結果、各接続孔
領域の下地パターンのエッチング量をオーバーエッチン
グ率に対して十分小さく抑えることができる。
【００１４】
【発明の実施の形態】第１のエッチングで、最下層絶縁
膜のエッチレートが上層絶縁膜のエッチレートの１／５
以下であることが好ましい。その場合には、第１のエッ
チングで除去される最下層絶縁膜の量を十分に抑えるこ
とができ、第２のエッチングによる下地パターンのエッ
チング量をより効果的に軽減することができる。最下層
絶縁膜としてシリコン酸化膜を用い、エッチング反応ガ
スにＣ4Ｆ8を含むガスを用いることが好ましい。その場
合には、Ｃ4Ｆ8を含むガスの流量のみを調節することに
より、最下層絶縁膜のエッチングレートを十分に変化さ
せることができる。
膜のエッチレートが上層絶縁膜のエッチレートの１／５
以下であることが好ましい。その場合には、第１のエッ
チングで除去される最下層絶縁膜の量を十分に抑えるこ
とができ、第２のエッチングによる下地パターンのエッ
チング量をより効果的に軽減することができる。最下層
絶縁膜としてシリコン酸化膜を用い、エッチング反応ガ
スにＣ4Ｆ8を含むガスを用いることが好ましい。その場
合には、Ｃ4Ｆ8を含むガスの流量のみを調節することに
より、最下層絶縁膜のエッチングレートを十分に変化さ
せることができる。
【００１５】
【実施例】以下、本発明を具体化した一実施例の製造工
程を図２及び図３を用いて説明する。 （Ａ）単結晶シリコン基板２６上で素子分離領域２８で
分離された活性領域に、ゲート酸化膜を介してゲート電
極３２を形成し、イオン注入工程などによりソース・ド
レイン拡散層３０を形成後、シリコン基板２６上に層間
絶縁膜３４を形成する。次に、ゲート電極３２上及びソ
ース・ドレイン拡散層上にそれぞれ接続孔３６ａ，３６
ｂを形成する。シリコン基板２６全面にバリア層を堆積
後、下から順に例えばＡｌＣｕ膜を５００ｎｍ、Ｔｉ膜
を２０ｎｍ、ＴｉＮ膜を５０ｎｍ堆積させ、パターニン
グする。その結果、接続孔３６ａ，３６ｂ上には、それ
ぞれバリア層３８ａ，３８ｂを介して、ＡｌＣｕ膜４０
ａ，４０ｂ、Ｔｉ膜４２ａ，４２ｂ、ＴｉＮ膜４４ａ，
４４ｂからなる下層配線層４６ａ，４６ｂが形成され
る。
程を図２及び図３を用いて説明する。 （Ａ）単結晶シリコン基板２６上で素子分離領域２８で
分離された活性領域に、ゲート酸化膜を介してゲート電
極３２を形成し、イオン注入工程などによりソース・ド
レイン拡散層３０を形成後、シリコン基板２６上に層間
絶縁膜３４を形成する。次に、ゲート電極３２上及びソ
ース・ドレイン拡散層上にそれぞれ接続孔３６ａ，３６
ｂを形成する。シリコン基板２６全面にバリア層を堆積
後、下から順に例えばＡｌＣｕ膜を５００ｎｍ、Ｔｉ膜
を２０ｎｍ、ＴｉＮ膜を５０ｎｍ堆積させ、パターニン
グする。その結果、接続孔３６ａ，３６ｂ上には、それ
ぞれバリア層３８ａ，３８ｂを介して、ＡｌＣｕ膜４０
ａ，４０ｂ、Ｔｉ膜４２ａ，４２ｂ、ＴｉＮ膜４４ａ，
４４ｂからなる下層配線層４６ａ，４６ｂが形成され
る。
【００１６】（Ｂ）次に、シリコン基板２６上に、例え
ばガス流量をＳｉＨ4：１５０ｓｃｃｍ，Ｎ2：１５００
ｓｃｃｍ，Ｎ2Ｏ：３５００ｓｃｃｍ、圧力を１．４Ｔ
ｏｒｒ、ＲＦ パワーを１００Ｗの条件でＣＶＤによ
り、屈折率が約１．５７のベース膜（シリコン酸化膜）
４８を１００ｎｍ堆積する。次に、素子分離領域２８や
第１の配線層４６ａ，４６ｂからなる下地パターンの断
差を埋めてシリコン基板２６上を平坦化するために、例
えばガス流量をＳｉＨ4：１２０ｓｃｃｍ，Ｎ2：３００
ｓｃｃｍ，Ｈ2Ｏ2：０．６５ｇ／分の条件で常圧ＣＶＤ
によりフローフィル膜（シリコン酸化膜）５０を５５０
ｎｍ堆積する。フローフィル膜５０の吸湿を防ぐため
に、例えばガス流量をＳｉＨ4：１００ｓｃｃｍ，Ｎ2：
１０００ｓｃｃｍ，Ｎ2Ｏ：２０００ｓｃｃｍ、圧力を
０．７５Ｔｏｒｒ、ＲＦ パワーを５００Ｗの条件でキ
ャップ膜（シリコン酸化膜）５２を２５０ｎｍ堆積した
後、例えば４５０℃，３０分，Ｎ2ガス雰囲気の条件で
アニール処理を行なってフローフィル膜５０及びキャッ
プ膜５２の水分を除去する。
ばガス流量をＳｉＨ4：１５０ｓｃｃｍ，Ｎ2：１５００
ｓｃｃｍ，Ｎ2Ｏ：３５００ｓｃｃｍ、圧力を１．４Ｔ
ｏｒｒ、ＲＦ パワーを１００Ｗの条件でＣＶＤによ
り、屈折率が約１．５７のベース膜（シリコン酸化膜）
４８を１００ｎｍ堆積する。次に、素子分離領域２８や
第１の配線層４６ａ，４６ｂからなる下地パターンの断
差を埋めてシリコン基板２６上を平坦化するために、例
えばガス流量をＳｉＨ4：１２０ｓｃｃｍ，Ｎ2：３００
ｓｃｃｍ，Ｈ2Ｏ2：０．６５ｇ／分の条件で常圧ＣＶＤ
によりフローフィル膜（シリコン酸化膜）５０を５５０
ｎｍ堆積する。フローフィル膜５０の吸湿を防ぐため
に、例えばガス流量をＳｉＨ4：１００ｓｃｃｍ，Ｎ2：
１０００ｓｃｃｍ，Ｎ2Ｏ：２０００ｓｃｃｍ、圧力を
０．７５Ｔｏｒｒ、ＲＦ パワーを５００Ｗの条件でキ
ャップ膜（シリコン酸化膜）５２を２５０ｎｍ堆積した
後、例えば４５０℃，３０分，Ｎ2ガス雰囲気の条件で
アニール処理を行なってフローフィル膜５０及びキャッ
プ膜５２の水分を除去する。
【００１７】このように、層間絶縁膜はベース膜４８、
フローフィル膜５０及びキャップ膜５２の３層から形成
されており、フローフィル膜５０は断差を平坦化してい
るので領域によっては最大５５０ｎｍの膜厚差をもって
いる。次に、第１の配線層４６ａ，４６ｂと第２の配線
層を接続するための接続孔を形成するために、キャップ
膜５２上にフォトレジスト５４によりパターン５６ａ，
５６ｂを形成する。パターン５６ａと５６ｂの下の層間
絶縁膜には、最大で５５０ｎｍ、最小で５０ｎｍ程度の
膜厚差が生じている。
フローフィル膜５０及びキャップ膜５２の３層から形成
されており、フローフィル膜５０は断差を平坦化してい
るので領域によっては最大５５０ｎｍの膜厚差をもって
いる。次に、第１の配線層４６ａ，４６ｂと第２の配線
層を接続するための接続孔を形成するために、キャップ
膜５２上にフォトレジスト５４によりパターン５６ａ，
５６ｂを形成する。パターン５６ａと５６ｂの下の層間
絶縁膜には、最大で５５０ｎｍ、最小で５０ｎｍ程度の
膜厚差が生じている。
【００１８】ここで、接続孔を形成するために、エッチ
ングガスに例えばＣ4Ｆ8ガスを使用しマグネトロンＲＩ
Ｅを用いて２ステップエッチングを行なう。第１のエッ
チングでは各パターン下の少なくともフローフィル膜５
０を除去し、第２のエッチングではその下のベース膜４
８を除去する。層間絶縁膜を構成するベース膜４８、フ
ローフィル膜５０及びキャップ膜５２のＣ4Ｆ8ガス流量
（ｓｃｃｍ）に対するエッチレート（ｎｍ／分）を図４
に示す。図４から、Ｃ4Ｆ8ガスの流量を変化させること
により、層間絶縁膜の最下層を構成するベース膜４８の
エッチレートを大きく変化させることができることがわ
かる。この実施例ではこれを利用し、深さが浅い接続孔
底部の下地パターンへのダメージを最小限に抑える。
ングガスに例えばＣ4Ｆ8ガスを使用しマグネトロンＲＩ
Ｅを用いて２ステップエッチングを行なう。第１のエッ
チングでは各パターン下の少なくともフローフィル膜５
０を除去し、第２のエッチングではその下のベース膜４
８を除去する。層間絶縁膜を構成するベース膜４８、フ
ローフィル膜５０及びキャップ膜５２のＣ4Ｆ8ガス流量
（ｓｃｃｍ）に対するエッチレート（ｎｍ／分）を図４
に示す。図４から、Ｃ4Ｆ8ガスの流量を変化させること
により、層間絶縁膜の最下層を構成するベース膜４８の
エッチレートを大きく変化させることができることがわ
かる。この実施例ではこれを利用し、深さが浅い接続孔
底部の下地パターンへのダメージを最小限に抑える。
【００１９】（Ｃ）２ステップエッチングの第１のエッ
チング条件は、ガス流量をＣ4Ｆ8：１８ｓｃｃｍ，ＣＨ
Ｆ3：１０ｓｃｃｍ，ＣＯ：３００ｓｃｃｍ，Ａｒ：４
００ｓｃｃｍ，Ｏ2：２ｓｃｃｍ、圧力を４０ｍＴｏｒ
ｒ、ＲＦ パワーを１７００Ｗ（電極の直径が８イン
チ）、温度を下部電極：２０℃，上部電極：６０℃，側
壁６０℃とした。この条件におけるベース膜４８、フロ
ーフィル膜５０、キャップ膜５２のエッチレートは、そ
れぞれ８０ｎｍ／分、５００ｎｍ／分、５００ｎｍ／分
である（図４の領域４６）。
チング条件は、ガス流量をＣ4Ｆ8：１８ｓｃｃｍ，ＣＨ
Ｆ3：１０ｓｃｃｍ，ＣＯ：３００ｓｃｃｍ，Ａｒ：４
００ｓｃｃｍ，Ｏ2：２ｓｃｃｍ、圧力を４０ｍＴｏｒ
ｒ、ＲＦ パワーを１７００Ｗ（電極の直径が８イン
チ）、温度を下部電極：２０℃，上部電極：６０℃，側
壁６０℃とした。この条件におけるベース膜４８、フロ
ーフィル膜５０、キャップ膜５２のエッチレートは、そ
れぞれ８０ｎｍ／分、５００ｎｍ／分、５００ｎｍ／分
である（図４の領域４６）。
【００２０】第１のエッチングを開始すると、まず、パ
ターン５６ａ，５６ｂ下のキャップ膜５２がほぼ同時に
除去される。さらに、その下のフローフィル膜５０が除
去される。パターン５６ａ下のフローフィル膜５０が底
部まで除去され、その下のベース膜４８の除去が開始さ
れるとき、パターン５６ｂ下のフローフィル膜５０はま
だ残っている。しかし、第１のエッチング条件では、ベ
ース膜４８のエッチレートはフローフィル膜５０のエッ
チレートの１／５以下なので、パターン５６ｂ下のフロ
ーフィル膜５０が底部まで除去されるまでの間に除去さ
れるパターン５６ａ下のベース膜４８の膜厚はわずかで
ある。その結果、パターン５６ａ，５６ｂ下のＴｉＮ膜
４４ａ，４４ｂを露出させることなくキャップ膜５２及
びフローフィル膜５０を除去することができる。
ターン５６ａ，５６ｂ下のキャップ膜５２がほぼ同時に
除去される。さらに、その下のフローフィル膜５０が除
去される。パターン５６ａ下のフローフィル膜５０が底
部まで除去され、その下のベース膜４８の除去が開始さ
れるとき、パターン５６ｂ下のフローフィル膜５０はま
だ残っている。しかし、第１のエッチング条件では、ベ
ース膜４８のエッチレートはフローフィル膜５０のエッ
チレートの１／５以下なので、パターン５６ｂ下のフロ
ーフィル膜５０が底部まで除去されるまでの間に除去さ
れるパターン５６ａ下のベース膜４８の膜厚はわずかで
ある。その結果、パターン５６ａ，５６ｂ下のＴｉＮ膜
４４ａ，４４ｂを露出させることなくキャップ膜５２及
びフローフィル膜５０を除去することができる。
【００２１】（Ｄ）第２のエッチング条件は、ガス流量
をＣ4Ｆ8：９ｓｃｃｍとした以外は第１のエッチング条
件と同じにした。この条件におけるベース膜４８、フロ
ーフィル膜５０、キャップ膜５２のエッチレートは、そ
れぞれ３６０ｎｍ／分、４２０ｎｍ／分、４２０ｎｍ／
分である（図４の領域４８）。また、この条件でのＴｉ
Ｎ膜４４ａ，４４ｂのエッチレートは３０ｎｍ／分であ
る。
をＣ4Ｆ8：９ｓｃｃｍとした以外は第１のエッチング条
件と同じにした。この条件におけるベース膜４８、フロ
ーフィル膜５０、キャップ膜５２のエッチレートは、そ
れぞれ３６０ｎｍ／分、４２０ｎｍ／分、４２０ｎｍ／
分である（図４の領域４８）。また、この条件でのＴｉ
Ｎ膜４４ａ，４４ｂのエッチレートは３０ｎｍ／分であ
る。
【００２２】第２のエッチング開始時には、ベース膜４
８はパターン５６ａ下でも５６ｂ下でも同じ程度の膜厚
が残っているので、パターン５６ａ下とパターン５６ｂ
下のベース膜４８は大きな時間差なしに除去される。厳
密には、パターン５６ａ下のベース膜４８の方がパター
ン５６ｂ下のベース膜４８よりも先に底部まで除去さ
れ、パターン５６ａ下のＴｉＮ膜４４ａが除去され始め
る。しかし、第２のエッチング条件では、ＴｉＮ膜４４
ａのエッチレートはベース膜４８のエッチレートの約１
／１２なので、パターン５６ｂ下のベース膜４８が底部
まで除去されるまでの間に除去されるＴｉＮ膜４４ａの
膜厚はわずかである。その結果、パターン５６ａ，５６
ｂ下のＴｉＮ膜４４ａ，４４ｂを貫通してその下のＴｉ
膜４２ａ，４２ｂやＡｌＣｕ膜４０ａ，４０ｂを露出さ
せることなくベース膜４８を底部まで除去し、第１の配
線層４６ａ，４６ｂ上に第２の接続孔５８ａ，５８ｂを
形成することができる。その後、フォトレジスト５４を
除去する。
８はパターン５６ａ下でも５６ｂ下でも同じ程度の膜厚
が残っているので、パターン５６ａ下とパターン５６ｂ
下のベース膜４８は大きな時間差なしに除去される。厳
密には、パターン５６ａ下のベース膜４８の方がパター
ン５６ｂ下のベース膜４８よりも先に底部まで除去さ
れ、パターン５６ａ下のＴｉＮ膜４４ａが除去され始め
る。しかし、第２のエッチング条件では、ＴｉＮ膜４４
ａのエッチレートはベース膜４８のエッチレートの約１
／１２なので、パターン５６ｂ下のベース膜４８が底部
まで除去されるまでの間に除去されるＴｉＮ膜４４ａの
膜厚はわずかである。その結果、パターン５６ａ，５６
ｂ下のＴｉＮ膜４４ａ，４４ｂを貫通してその下のＴｉ
膜４２ａ，４２ｂやＡｌＣｕ膜４０ａ，４０ｂを露出さ
せることなくベース膜４８を底部まで除去し、第１の配
線層４６ａ，４６ｂ上に第２の接続孔５８ａ，５８ｂを
形成することができる。その後、フォトレジスト５４を
除去する。
【００２３】図５（Ａ）は、同実施例による２ステップ
エッチングでの接続孔下のＴｉＮ膜エッチング量（ｎ
ｍ）のオーバーエッチング率（％）依存性を表す図であ
る。参考として（Ｂ）に、従来行なわれてきた１ステッ
プエッチングでの同様の図を示す。１ステップエッチン
グの対象は図２（Ｂ）に示すものと同じであり、エッチ
ング条件は、同実施例の第２のエッチングと同じであ
る。すなわち、ベース膜４８、フローフィル膜５０、キ
ャップ膜５２のエッチレートは、３６０ｎｍ／分、４２
０ｎｍ／分、４２０ｎｍ／分であり、ＴｉＮ膜４４ａ，
４４ｂのエッチレートは３０ｎｍ／分である。また、図
５中のオーバーエッチング率は、最も深い接続孔、すな
わち接続孔５８ｂにおける値である。
エッチングでの接続孔下のＴｉＮ膜エッチング量（ｎ
ｍ）のオーバーエッチング率（％）依存性を表す図であ
る。参考として（Ｂ）に、従来行なわれてきた１ステッ
プエッチングでの同様の図を示す。１ステップエッチン
グの対象は図２（Ｂ）に示すものと同じであり、エッチ
ング条件は、同実施例の第２のエッチングと同じであ
る。すなわち、ベース膜４８、フローフィル膜５０、キ
ャップ膜５２のエッチレートは、３６０ｎｍ／分、４２
０ｎｍ／分、４２０ｎｍ／分であり、ＴｉＮ膜４４ａ，
４４ｂのエッチレートは３０ｎｍ／分である。また、図
５中のオーバーエッチング率は、最も深い接続孔、すな
わち接続孔５８ｂにおける値である。
【００２４】通常、層間絶縁膜の膜厚のバラツキとウェ
ハ面内でのエッチレートのバラツキを考慮して、３０％
程度のオーバーエッチングを行なう。１ステップエッチ
ングの場合、３０％のオーバーエッチングを行なうとＴ
ｉＮ膜のエッチング量が約５５ｎｍになる。ＴｉＮ膜４
４ａの膜厚は５０ｎｍであるので、ＴｉＮ膜４４ａはそ
の底面までエッチングされてしまう。一方、同実施例に
よる２ステップエッチングの場合、ＴｉＮ膜のエッチン
グ量は、ＴｉＮ膜４４ａが約２５ｎｍ、ＴｉＮ膜４４ｂ
が約２０ｎｍになり、接続孔の深さに関わらずＴｉＮ膜
を２５ｎｍ程度残すことができる。したがって、１ステ
ップエッチングに比べて接続孔底部の状態を均一化で
き、信頼性の高い接続孔が形成できる。
ハ面内でのエッチレートのバラツキを考慮して、３０％
程度のオーバーエッチングを行なう。１ステップエッチ
ングの場合、３０％のオーバーエッチングを行なうとＴ
ｉＮ膜のエッチング量が約５５ｎｍになる。ＴｉＮ膜４
４ａの膜厚は５０ｎｍであるので、ＴｉＮ膜４４ａはそ
の底面までエッチングされてしまう。一方、同実施例に
よる２ステップエッチングの場合、ＴｉＮ膜のエッチン
グ量は、ＴｉＮ膜４４ａが約２５ｎｍ、ＴｉＮ膜４４ｂ
が約２０ｎｍになり、接続孔の深さに関わらずＴｉＮ膜
を２５ｎｍ程度残すことができる。したがって、１ステ
ップエッチングに比べて接続孔底部の状態を均一化で
き、信頼性の高い接続孔が形成できる。
【００２５】
【発明の効果】本発明による半導体装置の製造方法は、
所定のエッチング反応ガスの流量変化に対してエッチレ
ートが変化する最下層絶縁膜、及び最下層絶縁膜のエッ
チレートが小さくなるエッチング反応ガスの第１の流量
でのエッチレートが、第１の流量での最下層絶縁膜のエ
ッチレートよりも大きい１層又は複数層の上層絶縁膜か
らなる層間絶縁膜を用い、第１の流量で行なう第１のエ
ッチングと、最下層絶縁膜のエッチレートが大きくなる
エッチング反応ガスの第２の流量で接続孔領域の最下層
絶縁膜を除去し、接続孔を形成する第２のエッチングに
より接続孔を形成する。第１のエッチングにより、所定
のエッチング反応ガスの第１の流量で接続孔領域の厚さ
が異なる上層絶縁膜を除去するとき、上層絶縁膜の厚さ
が薄い接続孔領域の最下層絶縁膜は、上層絶縁膜の厚さ
が厚い接続孔領域の上層絶縁膜が底部まで除去されるま
での間に一部除去されるが、第１のエッチング条件では
最下層絶縁膜のエッチレートは小さいので、除去される
厚みはわずかである。上層絶縁膜の厚さが厚い接続孔領
域の上層絶縁膜を底部まで除去した後、第２のエッチン
グにより、各接続孔領域の最下層絶縁膜を除去する。そ
の結果、各接続孔領域の下地パターンのエッチング量を
オーバーエッチング率に対して十分小さく抑えて接続孔
底部の状態を均一化でき、信頼性の高い接続孔及び配線
が形成できる。第１のエッチングで、最下層絶縁膜のエ
ッチレートが上層絶縁膜のエッチレートの１／５以下で
あると、第１のエッチングで除去される最下層絶縁膜の
量を十分に抑えることができ、第２のエッチングによる
下地パターンのエッチング量をより効果的に軽減するこ
とができる。最下層絶縁膜としてシリコン酸化膜を用
い、エッチング反応ガスにＣ4Ｆ8を含むガスを用いる
と、Ｃ4Ｆ8を含むガスの流量のみを調節することによ
り、最下層絶縁膜のエッチングレートを十分に変化させ
ることができる。
所定のエッチング反応ガスの流量変化に対してエッチレ
ートが変化する最下層絶縁膜、及び最下層絶縁膜のエッ
チレートが小さくなるエッチング反応ガスの第１の流量
でのエッチレートが、第１の流量での最下層絶縁膜のエ
ッチレートよりも大きい１層又は複数層の上層絶縁膜か
らなる層間絶縁膜を用い、第１の流量で行なう第１のエ
ッチングと、最下層絶縁膜のエッチレートが大きくなる
エッチング反応ガスの第２の流量で接続孔領域の最下層
絶縁膜を除去し、接続孔を形成する第２のエッチングに
より接続孔を形成する。第１のエッチングにより、所定
のエッチング反応ガスの第１の流量で接続孔領域の厚さ
が異なる上層絶縁膜を除去するとき、上層絶縁膜の厚さ
が薄い接続孔領域の最下層絶縁膜は、上層絶縁膜の厚さ
が厚い接続孔領域の上層絶縁膜が底部まで除去されるま
での間に一部除去されるが、第１のエッチング条件では
最下層絶縁膜のエッチレートは小さいので、除去される
厚みはわずかである。上層絶縁膜の厚さが厚い接続孔領
域の上層絶縁膜を底部まで除去した後、第２のエッチン
グにより、各接続孔領域の最下層絶縁膜を除去する。そ
の結果、各接続孔領域の下地パターンのエッチング量を
オーバーエッチング率に対して十分小さく抑えて接続孔
底部の状態を均一化でき、信頼性の高い接続孔及び配線
が形成できる。第１のエッチングで、最下層絶縁膜のエ
ッチレートが上層絶縁膜のエッチレートの１／５以下で
あると、第１のエッチングで除去される最下層絶縁膜の
量を十分に抑えることができ、第２のエッチングによる
下地パターンのエッチング量をより効果的に軽減するこ
とができる。最下層絶縁膜としてシリコン酸化膜を用
い、エッチング反応ガスにＣ4Ｆ8を含むガスを用いる
と、Ｃ4Ｆ8を含むガスの流量のみを調節することによ
り、最下層絶縁膜のエッチングレートを十分に変化させ
ることができる。
【図１】 接続孔形成後の半導体装置の従来例を表す断
面図である。
面図である。
【図２】 一実施例の工程断面図である。
【図３】 同実施例の続きの工程断面図である。
【図４】 層間絶縁膜を構成するベース膜、フローフィ
ル膜及びキャップ膜のＣ4Ｆ8ガス流量に対するエッチレ
ートを表す図である。
ル膜及びキャップ膜のＣ4Ｆ8ガス流量に対するエッチレ
ートを表す図である。
【図５】 （Ａ）は同実施例による２ステップエッチン
グでの接続孔下のＴｉＮ膜エッチング量のオーバーエッ
チング率依存性を表す図であり、（Ｂ）は従来行なわれ
てきた１ステップエッチングでの同様の図である。
グでの接続孔下のＴｉＮ膜エッチング量のオーバーエッ
チング率依存性を表す図であり、（Ｂ）は従来行なわれ
てきた１ステップエッチングでの同様の図である。
２６ シリコン基板 ２８ 素子分離領域 ３０ ソース・ドレイン拡散層 ３２ ゲート電極 ３４ 層間絶縁膜 ３６ａ，３６ｂ 接続孔 ３８ａ，３８ｂ バリア層 ４０ａ，４０ｂ ＡｌＣｕ膜 ４２ａ，４２ｂ Ｔｉ膜 ４４ａ，４４ｂ ＴｉＮ膜 ４６ａ，４６ｂ 下層配線層 ４８ ベース膜 ５０ フローフィル膜 ５２ キャップ膜 ５４ フォトレジスト ５６ａ，５６ｂ パターン
Claims (3)
- 【請求項１】 断差を有する下地上に表面が平坦化され
た層間絶縁膜が形成され、その層間絶縁膜に設けられた
接続孔を介して下層の配線と上層の配線とが電気的に接
続された多層配線を有する半導体装置の製造方法におい
て、以下の工程を含んで多層配線を形成することを特徴
とする半導体装置の製造方法、（Ａ）所定のエッチング
反応ガスの流量変化に対してエッチレートが変化する最
下層絶縁膜を前記下地上に形成する工程、（Ｂ）前記エ
ッチング反応ガスの流量変化に対するエッチレートの変
化のしかたが前記最下層絶縁膜とは異なる１層又は複数
層の上層絶縁膜を前記最下層絶縁膜上に形成し、その表
面を平坦化する工程、（Ｃ）接続孔領域に開口をもつフ
ォトレジストを前記上層絶縁膜上に形成する工程、
（Ｄ）前記エッチング反応ガスの流量を前記最下層絶縁
膜のエッチレートが小さくなる条件にして接続孔領域の
前記上層絶縁膜を除去する第１のエッチング工程、
（Ｅ）前記エッチング反応ガスの流量を前記最下層絶縁
膜のエッチレートが大きくなる条件にして前記接続孔領
域の前記最下層絶縁膜を除去し、接続孔を形成する第２
のエッチング工程、（Ｆ）前記フォトレジストを除去
し、前記接続孔上及び前記上層絶縁膜上に配線を形成す
る工程。 - 【請求項２】 前記最下層絶縁膜のエッチレートが小さ
くなる条件では、前記最下層絶縁膜のエッチレートが前
記上層絶縁膜のエッチレートの１／５以下である請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 前記最下層絶縁膜としてシリコン酸化膜
を用い、前記エッチング反応ガスにＣ4Ｆ8を含むガスを
用いた請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02046498A JP3722610B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の製造方法 |
| US09/225,557 US6593230B1 (en) | 1998-01-14 | 1999-01-05 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02046498A JP3722610B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11204636A true JPH11204636A (ja) | 1999-07-30 |
| JP3722610B2 JP3722610B2 (ja) | 2005-11-30 |
Family
ID=12027821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02046498A Expired - Fee Related JP3722610B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6593230B1 (ja) |
| JP (1) | JP3722610B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431741B1 (ko) * | 2001-12-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
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| US5795820A (en) * | 1996-07-01 | 1998-08-18 | Advanced Micro Devices | Method for simplifying the manufacture of an interlayer dielectric stack |
| JPH10135191A (ja) * | 1996-10-31 | 1998-05-22 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPH10154752A (ja) * | 1996-11-21 | 1998-06-09 | Ricoh Co Ltd | 半導体装置の製造方法 |
| US5920796A (en) * | 1997-09-05 | 1999-07-06 | Advanced Micro Devices, Inc. | In-situ etch of BARC layer during formation of local interconnects |
| US6025255A (en) * | 1998-06-25 | 2000-02-15 | Vanguard International Semiconductor Corporation | Two-step etching process for forming self-aligned contacts |
-
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-
1999
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8252423B2 (en) | 2000-06-21 | 2012-08-28 | Dai Nippon Printing Co., Ltd. | Laminate and use thereof |
| KR100431741B1 (ko) * | 2001-12-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| US7646096B2 (en) | 2004-09-29 | 2010-01-12 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
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