JPH09148270A - エッチング方法及び半導体装置の製造方法 - Google Patents

エッチング方法及び半導体装置の製造方法

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JPH09148270A
JPH09148270A JP30259895A JP30259895A JPH09148270A JP H09148270 A JPH09148270 A JP H09148270A JP 30259895 A JP30259895 A JP 30259895A JP 30259895 A JP30259895 A JP 30259895A JP H09148270 A JPH09148270 A JP H09148270A
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etching
film
etched
opening
mask
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JP30259895A
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Seiichi Fukuda
誠一 福田
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Sony Corp
Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】 異なる膜厚部分を有する膜をエッチングする
場合など、同質の材料から成り膜厚の異なる被エッチン
グ膜をエッチングする際も、エッチング終了時間を等し
くできるか、あるいは可能な限り近似でき、下地に対す
る悪影響なども生じないようにできるエッチング方法及
び半導体装置の製造方法を提供する。 【解決手段】 酸化膜等の被エッチング膜21に開孔2
5,26を加工するドライエッチング工程を備える場合
について、下地構造(段差等)に起因する被エッチング
膜21の膜厚の違いに対応して、薄い膜に形成する開孔
26と厚い酸化膜に形成する開孔25のエッチング終了
時間を可能な限り等しくするべく、開孔25,26の深
さによらずエッチング後のアスペクト比(接続孔の深さ
/接続孔の直径)が可能な限り近似するようにエッチン
グマスクを形成して、これを用いて開孔25,26(接
続孔)をドライエッチングで形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、エッチング方法及
びエッチング工程を有する半導体装置の製造方法に関す
る。本発明は、例えば、半導体装置における接続孔等の
開孔の形成に好ましく用いることができ、例えば、半導
体装置の形成工程における開孔の形成、特に酸化膜等の
絶縁膜を被エッチング膜としてここに接続孔を形成する
場合に適用することができる。
【0002】
【従来の技術】エッチング方法及び半導体装置の製造方
法の分野では、技術革新に伴って種々の要請がなされて
いる。例えば、近年のVLSI、ULSI等の半導体デ
バイスの高集積化に伴い、チップ面積が拡大して半導体
ウエーハが大口径化されるのと同時に、デザインルール
が高度に微細化されると、精密な寸法制御性、高選択
性、実用的なエッチング速度、堆積速度、低ダメージ
性、低汚染性、良好な再現性を同時に可能な限り実現す
ることが求められている。
【0003】このような背景により、素子の構造につい
ても、新たな提案や過去においてはアイデアに過ぎなか
ったものが、次第に実際の商品として実用化されつつあ
る。
【0004】例えば近年になって平坦化技術として注目
されているCMP(Chemical Mechani
cal Polish)技術が導入され、これにより例
えば積層配線間の層間絶縁膜の平坦化は大幅に進歩して
いる。
【0005】従来は平坦化技術としては、例えばSiO
2 等の酸化膜の平坦化については、酸化膜の堆積とエッ
チバックを組み合わせた、酸化膜エッチバックによる平
坦化が用いられていた。この方法では、例えば酸化膜の
堆積と全面エッチングによるエッチバックという2工程
の加工均一性が良好であっても、層間酸化膜の膜厚が厚
くなるとエッチバック量も増加し、結果的に酸化膜膜厚
のバラツキの絶対値は大きくならざるを得なかった。従
って、平坦化を有効なものとするためには層間絶縁膜の
膜厚をある一定以上には厚くすることができなかった。
【0006】ところが、前記CMP技術の登場により、
層間絶縁膜が厚くとも十分な平坦化が可能となった。こ
のように新たな技術によって層間絶縁膜の膜厚に自由度
が増すと、一方で半導体素子の構造は複雑となり、新た
な問題が表面化しつつある。
【0007】具体的な問題点を図面を参照して説明する
と、次のとおりである。図3には従来技術の問題点を示
した。図3(a)に示すように、下地材料層10は金
属、シリサイド、ポリシリコン、単結晶シリコンまたは
窒化膜等のエッチングを停止させる材料から成るもので
構成される。この下地材料層10は段差を有する。符号
10aで段差下部(低い部分)を示し、10bで段差上
部(高い部分)を示す。この下地材料層10上に代表的
には二酸化シリコンにより層間絶縁膜11を成膜し、化
学的機械研磨(CMP)装置によりこの層間絶縁膜11
を平坦に研磨した後、レジストパターン12を形成し
た。接続孔をパターニングするためのエッチングマスク
とするレジストマスク12に形成する開孔パターン1
3,14の大きさについては、下地材料層10の段差に
関連することなく、段差上部10bの接続孔16と段差
下部10aの接続孔15とについて、その直径は同一で
ある。
【0008】プラズマを利用する酸化膜エッチング装置
で上記半導体ウエーハをエッチングすると、段差下部1
0aの接続孔15は段差上部10bの接続孔16のエッ
チングが下地材料層10まで到達しても終了しない(図
3(b)参照)。このように段差下部10aの接続孔1
5はエッチングが完了していないので、その間、段差上
部10bにおける接続孔16については、下地材料層1
0のエッチングが徐々に進行する。従って、ウエーハ全
面のエッチング均一性及び、エッチングマージンを加え
ると、長時間に渡り、段差上部10bにおける下地材料
層10はエッチングされるため、段差下部10aにおけ
る接続孔15底部の下地材料層10に比べて、図3
(c)に符号10cで示すように、下地材料層10のエ
ッチング量は著しく多くなる。
【0009】
【発明が解決しようとする課題】上記のように新しい平
坦化技術により例えば層間絶縁膜を厚くすることが可能
となったわけであるが、このように層間絶縁膜が厚くな
り、かつ下地構造が複雑化するのに伴って、層間絶縁膜
に形成する接続孔の深さが大きく異なる場合が発生する
ようになった。即ち同一セル、同一チップ内でも、下地
構造によっては層間絶縁膜が厚い所と薄い所ができて、
上記層間絶縁膜の厚膜化と相俟って、形成すべき開孔の
深さが大きく異なる場合が発生している。よって例え
ば、アスペクト比(接続孔の深さ/接続孔の直径)に大
きく依存する酸化膜のエッチングにおいてはアスペクト
比の違う接続孔毎に下地エッチングストッパー層と酸化
膜のエッチング選択性、エッチング速度が大きく異なる
現象が生じている。
【0010】一般に、接続孔等の開孔のアスペクト比が
小さくなる(接続孔の深さが浅い)ほど、エッチング速
度は速くなり、下地ストッパー層との選択性は低下す
る。これに対してアスペクト比が大きくなるほど、エッ
チング速度は遅くなり、下地ストッパー層との選択性は
高くなる。
【0011】ところが実際の半導体装置に接続孔を形成
する際には、接続孔の深さが深く、アスペクト比が大き
い接続孔に加工時間を調整し、かつエッチング残りの無
いようにオーバーエッチング時間などのマージンを見込
んでエッチングを行う。従って、図3を用いて上記説明
したように、浅い接続孔においては過大な時間のエッチ
ングが施されることになり、下地ストッパー層のエッチ
ングが進行してしまうなどの問題が起こる。
【0012】このことは、同質の材料から成り膜厚の異
なる被エッチング膜をエッチングマスクを用いて同時に
エッチングする場合においては、常に問題となることで
ある。かつ、上述した開孔のアスペクト比が大きくなる
ほどエッチング速度が遅くなるというのは一般論であっ
て、実際には被エッチング材の特性やエッチング条件、
更にエッチング装置によって、エッチング速度は様々な
相関をもって変化し、一律に論ずることはできない(後
記するマイクロローディング効果参照)。よってこのこ
とが、同質の材料から成り膜厚の異なる被エッチング膜
をエッチングマスクを用いて同時にエッチングする場合
についての問題を、更に困難にしている。
【0013】本発明は、上記の問題点を解決して、異な
る膜厚部分を有する被エッチング膜をエッチングする場
合など、同質の材料から成り膜厚の異なる被エッチング
膜をエッチングする際も、エッチング終了時間を等しく
できるか、あるいは可能な限り近似でき、下地に対する
悪影響なども生じないようにできるエッチング方法及び
半導体装置の製造方法を提供することを目的としてい
る。
【0014】
【課題を解決するための手段】本発明のエッチング方法
は、同質の材料から成り膜厚の異なる被エッチング膜を
エッチングマスクを用いて同時にエッチングするエッチ
ング方法において、上記エッチングマスクの形状を、膜
厚の異なる被エッチング膜の各エッチング終了時間が等
しくなるもしくは各エッチング終了時間が近似する構成
としたものである。ここで「同質の材料」とは、エッチ
ングに対して同様の挙動を示すことを言う。
【0015】本発明の半導体装置の製造方法は、同質の
材料から成り膜厚の異なる被エッチング膜をエッチング
マスクを用いて同時にエッチングする工程を含む半導体
装置の製造方法において、上記エッチングマスクの形状
を、膜厚の異なる被エッチング膜の各エッチング終了時
間が等しくなるもしくは各エッチング終了時間が近似す
る構成とする。
【0016】本発明によれば、同質の材料から成り膜厚
の異なる被エッチング膜をエッチングする場合も、エッ
チングマククの形状を、膜厚の異なる被エッチング膜の
各エッチング終了時間が等しくなるもしくは各エッチン
グ終了時間が近似する構成で形成したので、被エッチン
グ膜に形成する接続孔等の開孔の深さが異なるとして
も、これらを形成するためのマスクの開孔パターンの形
状を工夫することにより、エッチング終点を等しくまた
は近似できる。例えば、被エッチング膜に形成する開孔
はマスクに設けた開孔パターンを用いて形成し、該開孔
パターンの大きさを制御することによって、例えば薄い
被エッチング膜の開孔を形成するためのマスクの開口パ
ターンの直径を厚い被エッチング膜の開孔を形成するた
めのマスクの開口パターンの直径よりも小さくしてエッ
チングすることにより、膜厚の異なる被エッチング膜の
各エッチング終了時間が等しくなるもしくは各エッチン
グ終了時間が近似するようにできる。これにより、それ
ぞれの形成すべき接続孔等の開孔のアスペクト比を近似
させることができて、浅い開孔と深い開孔のエッチング
終了時間を等しくまたは近似させることがきるわけであ
る。これによって、エッチング終了時間及び下地ストッ
パー層との選択性の相違を抑制できる。
【0017】一般的に、例えば酸化膜エッチング装置の
エッチング速度は、接続孔等形成すべき開孔の直径、ア
スペクト比に対応したエッチング速度を持ち、これはマ
イクロローディング効果と呼ばれている。本発明では、
例えばこのマイクロローディング効果を積極的に利用し
て、下地材料層の段差等に起因する被エッチング膜のエ
ッチング終了時間の相違を抑制できる。
【0018】
【発明の実施の形態】以下に本発明の好ましい実施の形
態について説明し、更に、本発明の具体的な実施例を説
明する。但し当然のことではあるが、本発明は以下の実
施例により限定を受けるものではない。
【0019】本発明においては、同質の材料から成り膜
厚の異なる被エッチング膜をエッチングマスクを用いて
同時にエッチングする場合に、上記エッチングマスクの
形状を、膜厚の異なる被エッチング膜の各エッチング終
了時間が等しくなるもしくは各エッチング終了時間が近
似する構成とするが、この場合、被エッチング膜には開
孔を形成するとともに、開孔のパラメータ(開孔径、開
孔密度、その他)及び/またはエッチング条件とエッチ
ング速度との相関を求め、該相関に基づき、被エッチン
グ膜の厚膜部を、被エッチング膜の薄膜部よりエッチン
グ速度の大きい構成でエッチングすることによって膜厚
の異なる被エッチング膜の各エッチング終了時間が等し
くなるもしくは各エッチング終了時間が近似する構成と
することができる。また、被エッチング膜には開孔を形
成するとともに、該開孔はマスクに設けた開孔パターン
を用いて形成し、該開孔パターンの大きさを制御するこ
とによって膜厚の異なる被エッチング膜の各エッチング
終了時間が等しくなるもしくは近似する構成とすること
ができる。
【0020】例えば、形成すべき開孔の深さによらずエ
ッチング後のアスペクト比(接続孔の深さ/接続孔の直
径)が等しくなるもしくはエッチング後のアスペクト比
が近似するマスクを用いて開孔をエッチングする態様を
とることができる。
【0021】また、薄い被エッチング膜の開孔を形成す
るためのマスクの開孔パターンの直径を厚い被エッチン
グ膜の開孔を形成するためのマスクの開孔パターンの直
径よりも小さくしてエッチングすることができる。ある
いは、エッチングの挙動によっては、逆に薄い被エッチ
ング膜の開孔を形成するためのマスクの開孔パターンの
直径を厚い被エッチング膜の開孔を形成するためのマス
クの開孔パターンの直径よりも大きくしてエッチングす
ることにより、所期の目的を達成させることができる。
【0022】本発明は、例えば、酸化膜に開孔(接続
孔)を加工するドライエッチングの際、例えば下地構造
に起因する酸化膜膜厚の違いに対応して、薄い酸化膜上
に形成する開孔(接続孔)と厚い酸化膜上に形成する開
孔(接続孔)のエッチング終了時間を可能な限り等しく
するべく開孔(接続孔)の深さによらずエッチング後の
アスペクト比(接続孔の深さ/接続孔の直径)が可能な
限り近似するエッチングマスクで開孔(接続孔)をドラ
イエッチングする態様で構成することができる。
【0023】この場合、段差上の薄い酸化膜の開孔(接
続孔)の直径を厚い酸化膜上の開孔(接続孔)の直径よ
りも小さなエッチングマスクでエッチングすることがで
きる。
【0024】このとき開孔(接続孔)を形成する位置の
層間絶縁膜の膜厚に対応して接続孔のアスペクト比がそ
れぞれ近似するように接続孔の直径が異なるエッチング
マスクによって接続孔をエッチングする構成にすること
ができる。
【0025】以下に本発明の実施例を図面を参照しつつ
詳細に説明する。
【0026】実施例1 この実施例は本発明を、微細な半導体装置の製造に適用
したものである。特に、下地材料層20が図1に示すよ
うに段状になって段差下部20aと段差上部20bとが
生じている場合に、本発明の開孔の形成方法を具体化し
たものである。
【0027】即ちこの実施例では、被エッチング膜21
である酸化膜(SiO2 膜)に開孔(接続孔。図1
(c)に符号25,26で示す)を加工するドライエッ
チング工程を備える場合について、下地構造(ここでは
下地段差)に起因する被エッチング膜21(酸化膜)の
膜厚の違い(段差下部20a上は膜厚が大きく、段差上
部20b上は膜厚が小さい)に対応して、薄い酸化膜に
形成する開孔26(接続孔)と厚い酸化膜に形成する開
孔25(接続孔)のエッチング終了時間を可能な限り等
しくするべく、開孔25,26(接続孔)の深さによら
ずエッチング後のアスペクト比(接続孔の深さ/接続孔
の直径)が可能な限り近似するようにエッチングマスク
を形成して、このマスクを用いて開孔25,26(接続
孔)をドライエッチングで形成する。
【0028】本実施例においては図1に示すように、段
差を有する下地材料層20上に形成した被エッチング平
坦化層間絶縁膜21に、開孔である接続孔25,26を
形成する。即ち、層間絶縁膜21上にレジストマスク2
2を形成し、このレジストマスク22をパターニングし
て形成した開孔パターン23,24を用いて、段差下部
20aの位置の開孔(接続孔)25と段差上部20bの
位置の開孔(接続孔)26とを形成する。ここでは図1
(a)に示すように、段差上部20bの位置に開孔すべ
き開孔(接続孔)26を形成するためのレジストマスク
22の開孔パターン24を、段差下部20aの位置に開
孔すべき開孔(接続孔)26のレジストマスク22の開
口パターン23に対して半分以下の直径にした。この結
果、段差上部20bのエッチング速度は段差下部20a
の開孔(接続孔)25のエッチング速度よりも低下し、
下地材料層20の表面にエッチングが到達する時間の相
違を大幅に抑制できた。従って、従来技術のように段差
上部の接続孔底部の下地材料の過剰なエッチングも抑制
された。
【0029】なお本実施例においては段差上部20bの
開孔パターン24の直径を0.25μmとして、段差下
部20aの開孔パターン23の直径を1.0μmとし
た。この値は、本実施例に用いたエッチング装置の特性
である図4に示すような接続孔の直径とエッチング速度
の関係、いわゆるマイクロローディング効果により求め
た最適値である。本実施例で用いたエッチング装置のマ
イクロローディング効果特性は、図4に示すように、
1.0μm径直後でエッチング速度のピークを持つ。よ
って本実施例においては、厚膜部分のエッチングを、こ
のエッチング速度のピークにおいて行うことにより、エ
ッチング終了直後においてのエッチング速度が可能な限
り近似するようにしたものである。このように、エッチ
ングの挙動に応じた範囲で求めた最適値を用いて、実施
したものである。
【0030】なお本実施例において、下地材料層20は
前記した従来技術の説明の場合と同様、金属、シリサイ
ド、ポリシリコン、単結晶シリコンまたは窒化膜等のエ
ッチングを停止させる材料から成るもので構成される。
この下地材料層20上の被エッチング膜である層間絶縁
膜21は、二酸化シリコンにより成膜し、化学的機械研
磨(CMP)装置によりこの層間絶縁膜21を平坦に研
磨した。これにより、極めて平坦で、かつ必要な膜厚を
確保したSiO2 膜が得られた。その後エッチングマス
クとするレジストマスク22をパターニングして形成し
たもので、以上までは従来技術と同様の手法を用いてい
る。
【0031】本実施例によれば、下記具体的な代表的効
果が得られる。 過剰なオーバーエッチングによる下地材料層のエッチ
ングを抑制できる。 加工マージンを少なく見積もることができる。
【0032】上記のように、本実施例によれば、被エッ
チング膜(ここでは酸化膜)に形成する接続孔等の開孔
の深さがそれぞれ異なるとしても、それぞれの接続孔の
アスペクト比を近似させることににより、浅い接続孔と
深い接続孔のエッチング終了時間及び下地ストッパー層
との選択性の相違を抑制できた。よって膜厚差(ここで
は下地材料層の段差に起因する膜厚差)によるエッチン
グ終了時間の相違を抑制することができた。
【0033】実施例2 この実施例では、段差上の薄い酸化膜の開孔(接続孔)
の直径を厚い酸化膜上の開孔(接続孔)の直径よりも大
きくするエッチングマスクでエッチングする。
【0034】本実施例においては、図2に示すように段
差上部30bの開孔(接続孔)36のレジストマスク3
2の開孔パターン34を、段差下部30aの開孔(接続
孔)35のレジストマスク32の開孔パターン33の2
倍以上の大きさに開口した。この結果段差上部の接続孔
36のエッチング速度は大幅に低下し、下地材料層30
の表面にエッチングが到達する時間がほぼ等しくなっ
た。従って、従来技術のように段差上部の接続孔底部の
下地材料層の過剰なエッチングも抑制された。
【0035】なお、本実施例においては段差上部30b
のレジストマスク32の開孔パターン34の直径を2.
0μmとして、段差下部30aのレジストマスク32の
開孔パターン33の直径を1.0μmとした。本実施例
に用いたエッチング装置のマイクロローディング効果特
性は、図4に示すように、1.0μm径直後でエッチン
グ速度のピークを持つ。よって本実施例においては、こ
のエッチング速度のピークにおいて厚膜部分をエッチン
グして、エッチング速度が可能な限り近似するように、
最適値を用いて実施したものである。
【0036】本実施例も、上記実施例と同様の効果を得
ることができた。
【0037】なお、上記の各実施例では、用いたエッチ
ング装置のエッチング特性に合わせた接続孔径(開孔
径)を選択しているので、エッチング装置が異なる場合
には本発明の趣旨を逸脱しない範囲で接続孔径を変えな
ければならないことは、当然である。
【0038】
【発明の効果】本発明によれば、異なる膜厚部分を有す
る被エッチング膜をエッチングする場合など、同質の材
料から成り膜厚の異なる被エッチング膜をエッチングす
る際も、エッチング終了時間を等しくできるか、あるい
は可能な限り近似でき、下地に対する悪影響なども生じ
ないようにできるエッチング方法及び半導体装置の製造
方法を提供することができた。
【図面の簡単な説明】
【図1】 実施例1の工程を示す断面図である。
【図2】 実施例2の工程を示す断面図である。
【図3】 従来技術の工程を示す断面図である。
【図4】 エッチング装置のエッチング特性(マイクロ
ローディング効果)を示す図である。
【符号の説明】
10,20,30 下地材料層 10a,20a,30a 段差下部 10b,20b,30b 段差上部 11,21,31 被エッチング膜(酸化膜) 12,22,32 レジストマスク 23,24,33,34 マスクの開孔パターン 25,26,35,36 開孔(形成する接続孔)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/90 C

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】同質の材料から成り膜厚の異なる被エッチ
    ング膜をエッチングマスクを用いて同時にエッチングす
    るエッチング方法において、 上記エッチングマスクの形状を、膜厚の異なる被エッチ
    ング膜の各エッチング終了時間が等しくなるもしくは各
    エッチング終了時間が近似する構成で形成したことを特
    徴とするエッチング方法。
  2. 【請求項2】被エッチング膜には開孔を形成するととも
    に、開孔のパラメータ及び/またはエッチング条件とエ
    ッチング速度との相関を求め、該相関に基づき、被エッ
    チング膜の厚膜部を、被エッチング膜の薄膜部よりエッ
    チング速度の大きい構成でエッチングすることによって
    膜厚の異なる被エッチング膜の各エッチング終了時間が
    等しくなるもしくは各エッチング終了時間が近似する構
    成としたことを特徴とする請求項1に記載のエッチング
    方法。
  3. 【請求項3】被エッチング膜には開孔を形成するととも
    に、該開孔はマスクに設けた開孔パターンを用いて形成
    し、該開孔パターンの大きさを制御することによって膜
    厚の異なる被エッチング膜の各エッチング終了時間が等
    しくなるもしくは各エッチング終了時間が近似する構成
    としたことを特徴とする請求項1に記載のエッチング方
    法。
  4. 【請求項4】エッチングの挙動に応じて、薄い被エッチ
    ング膜の開孔を形成するためのマスクの開孔パターンの
    直径を厚い被エッチング膜の開孔を形成するためのマス
    クの開孔パターンの直径よりも小さくして、あるいは大
    きくしてエッチングすることを特徴とする請求項1に記
    載のエッチング方法。
  5. 【請求項5】同質の材料から成り膜厚の異なる被エッチ
    ング膜をエッチングマスクを用いて同時にエッチングす
    る工程を含む半導体装置の製造方法において、上記エッ
    チングマスクの形状を、膜厚の異なる被エッチング膜の
    各エッチング終了時間が等しくなるもしくは各エッチン
    グ終了時間が近似する構成で形成したことを特徴とする
    半導体装置の製造方法。
  6. 【請求項6】被エッチング膜には開孔を形成するととも
    に、開孔のパラメータ及び/またはエッチング条件とエ
    ッチング速度との相関を求め、該相関に基づき、被エッ
    チング膜の厚膜部を、被エッチング膜の薄膜部よりエッ
    チング速度の大きい構成でエッチングすることによって
    膜厚の異なる被エッチング膜の各エッチング終了時間が
    等しくなるもしくは各エッチング終了時間が近似する構
    成としたことを特徴とする請求項5に記載の半導体装置
    の製造方法。
  7. 【請求項7】被エッチング膜には開孔を形成するととも
    に、該開孔はマスクに設けた開孔パターンを用いて形成
    し、該開孔パターンの大きさを制御することによって膜
    厚の異なる被エッチング膜の各エッチング終了時間が等
    しくなるもしくは近似する構成としたことを特徴とする
    請求項5に記載の半導体装置の製造方法。
  8. 【請求項8】形成すべき開孔の深さによらずエッチング
    後のアスペクト比(接続孔の深さ/接続孔の直径)が等
    しくなるもしくはエッチング後のアスペクト比が近似す
    るマスクを用いて開孔をエッチングすることを特徴とす
    る請求項5に記載の半導体装置の製造方法。
  9. 【請求項9】エッチングの挙動に応じて薄い被エッチン
    グ膜の開孔を形成するためのマスクの開孔パターンの直
    径を厚い被エッチング膜の開孔を形成するためのマスク
    の開孔パターンの直径よりも小さくして、あるいは大き
    くしてエッチングすることを特徴とする請求項5に記載
    の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593230B1 (en) 1998-01-14 2003-07-15 Ricoh Company, Ltd. Method of manufacturing semiconductor device
JP2008004696A (ja) * 2006-06-21 2008-01-10 Sharp Corp 接続用配線構造、接続用配線構造の製造方法、固体撮像装置の製造方法、固体撮像装置および電子情報機器
JP2011049303A (ja) * 2009-08-26 2011-03-10 Toshiba Corp 電気部品およびその製造方法
US9461086B2 (en) 2015-02-16 2016-10-04 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
CN111293041A (zh) * 2018-12-06 2020-06-16 东京毅力科创株式会社 蚀刻处理方法和基板处理装置
JP2020096174A (ja) * 2018-12-06 2020-06-18 東京エレクトロン株式会社 エッチング処理方法及び基板処理装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593230B1 (en) 1998-01-14 2003-07-15 Ricoh Company, Ltd. Method of manufacturing semiconductor device
JP2008004696A (ja) * 2006-06-21 2008-01-10 Sharp Corp 接続用配線構造、接続用配線構造の製造方法、固体撮像装置の製造方法、固体撮像装置および電子情報機器
JP2011049303A (ja) * 2009-08-26 2011-03-10 Toshiba Corp 電気部品およびその製造方法
US8587038B2 (en) 2009-08-26 2013-11-19 Kabushiki Kaisha Toshiba Electric component and method of manufacturing the electric component
US9461086B2 (en) 2015-02-16 2016-10-04 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
CN111293041A (zh) * 2018-12-06 2020-06-16 东京毅力科创株式会社 蚀刻处理方法和基板处理装置
JP2020096174A (ja) * 2018-12-06 2020-06-18 東京エレクトロン株式会社 エッチング処理方法及び基板処理装置

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