CN111293041A - 蚀刻处理方法和基板处理装置 - Google Patents

蚀刻处理方法和基板处理装置 Download PDF

Info

Publication number
CN111293041A
CN111293041A CN201911244697.6A CN201911244697A CN111293041A CN 111293041 A CN111293041 A CN 111293041A CN 201911244697 A CN201911244697 A CN 201911244697A CN 111293041 A CN111293041 A CN 111293041A
Authority
CN
China
Prior art keywords
etching
film
opening
etched
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911244697.6A
Other languages
English (en)
Inventor
昆泰光
宇藤敦司
李黎夫
三轮智典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2019183953A external-priority patent/JP7346218B2/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN111293041A publication Critical patent/CN111293041A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching
    • H01J2237/3343Problems associated with etching
    • H01J2237/3346Selectivity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155Frequency modulation
    • H01J37/32165Plural frequencies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本公开涉及一种蚀刻处理方法和基板处理装置,控制将被蚀刻膜同时蚀刻为掩模的不同的图案时的CD。蚀刻处理方法是对在被蚀刻膜上形成有掩模的基板进行蚀刻的处理方法,所述掩模具有第一开口的凹部和第二开口的凹部的图案,所述蚀刻处理方法包括:第一蚀刻工序,将所述被蚀刻膜蚀刻至规定的深度;沉积工序,在所述第一蚀刻工序之后,在所述掩模上沉积保护膜;以及第二蚀刻工序,在所述沉积工序之后,蚀刻所述被蚀刻膜,其中,所述第一开口比所述第二开口小,所述沉积工序使所述第一开口的凹部封闭,不使所述第二开口的凹部封闭。

Description

蚀刻处理方法和基板处理装置
技术领域
本公开涉及一种蚀刻处理方法和基板处理装置。
背景技术
专利文献1提出一种能够在蚀刻氧化层时抑制洞的开口封闭的等离子体处理方法及其装置。
专利文献2提出了通过将基板暴露于蚀刻剂中来形成牺牲层以封闭沟槽构造的上部开口部。公开了:当去除牺牲层时,变形沟槽截面形状露出,当比较原来的沟槽截面形状和变形沟槽截面形状时,相对大量的材料从沟槽构造的上部被去除,从而上部开口部的宽度变宽,因此在埋入工序中容易埋入。
现有技术文献
专利文献
专利文献1:日本特开2014-090022号公报
专利文献2:日本特表2012-510164号公报
发明内容
发明要解决的问题
本公开提供一种能够控制将被蚀刻膜同时蚀刻为掩模的不同的图案时的CD的蚀刻处理方法和基板处理装置。
用于解决问题的方案
根据本公开的一个方式,提供一种蚀刻处理方法,是对在被蚀刻膜上形成有掩模的基板进行蚀刻的处理方法,所述掩模具有第一开口的凹部和第二开口的凹部的图案,所述蚀刻处理方法包括:第一蚀刻工序,将所述被蚀刻膜蚀刻至规定的深度;沉积工序,在所述第一蚀刻工序之后,在所述掩模上沉积保护膜;以及第二蚀刻工序,在所述沉积工序之后,蚀刻所述被蚀刻膜,其中,所述第一开口比所述第二开口小,所述沉积工序使所述第一开口的凹部封闭,不使所述第二开口的凹部封闭。
发明的效果
根据一个方面,提供一种能够控制将被蚀刻膜同时蚀刻为掩模的不同的图案时的CD的蚀刻处理方法和基板处理装置。
附图说明
图1是表示一个实施方式所涉及的基板处理装置的一例的截面示意图。
图2是表示蚀刻为不同的图案时的以往的工艺例的图。
图3是比较将被蚀刻膜蚀刻为不同的图案时的本实施方式与比较例的图。
图4是表示一个实施方式所涉及的蚀刻处理方法的各工序的图。
图5是用于说明一个实施方式所涉及的沉积工序的图。
图6是表示一个实施方式所涉及的沉积量与参数之间的关系的图。
图7是表示一个实施方式所涉及的参数的调整与悬垂形状之间的关系的图。
图8是表示一个实施方式所涉及的蚀刻处理方法的一例的流程图。
图9是表示一个实施方式所涉及的侧壁沉积量的一例的图。
图10是表示基于一个实施方式所涉及的蚀刻处理方法的处理结果的一例的图。
图11是表示一个实施方式的变形例1所涉及的蚀刻处理方法的各工序的图。
图12是表示一个实施方式的变形例2所涉及的蚀刻处理方法的各工序的图。
图13是一个实施方式所涉及的处理系统的一例的俯视示意图。
具体实施方式
下面,参照附图来说明用于实施本公开的方式。此外,在本说明书和附图中,对实质相同的结构标注相同的标记,由此省略重复的说明。
[基板处理装置]
使用图1来说明一个实施方式所涉及的基板处理装置1。图1是表示一个实施方式所涉及的基板处理装置1的一例的截面示意图。在此,举出电容耦合型等离子体蚀刻装置作为基板处理装置1的一例进行说明。
基板处理装置1具有控制部100和例如由铝等导电性材料构成的腔室2。腔室2电接地。在腔室2的内部具有下部电极21以及与下部电极21相向的上部电极22。下部电极21也作为用于载置晶圆W的载置台发挥功能。上部电极22也作为以喷淋状供给气体的喷淋头发挥功能。下部电极21与上部电极22之间为用于处理晶圆W的处理空间。
下部电极21经由匹配器33来与高频电源32连接。另外,下部电极21经由匹配器35来与高频电源34连接。高频电源32例如向下部电极21施加40~100MHz的频率的等离子体生成用的高频电力HF。高频电源34向下部电极21施加比高频电力HF的频率例如40MHz低的、例如400KHz~13MHz的离子引入用的高频电力LF。
匹配器33使负载阻抗与高频电源32的输出阻抗匹配。匹配器35使负载阻抗与高频电源34的输出阻抗匹配。由此,发挥如下功能:当在腔室2的内部生成等离子体时,分别针对高频电源32和高频电源34使输出阻抗与负载阻抗在表观上一致。
上部电极22隔着覆盖其周缘部的绝缘体的屏蔽环41安装于腔室2的顶部。在上部电极22形成有用于导入从气体供给源11导入来的气体的气体导入口45。从气体供给源11输出的气体经由气体导入口45被供给至扩散室51,并经由气体流路55从气体孔28被供给到处理空间。
经由排气口64在腔室2的底面设置有排气装置65。排气装置65对腔室2的内部进行排气使得内部维持在规定的真空度。在腔室2的侧壁设置有闸阀G,根据闸阀G的打开和关闭来从腔室2搬出晶圆W和向腔室2搬入晶圆W。
在基板处理装置1设置有用于控制装置整体的动作的控制部100。控制部100的CPU101根据ROM 102和RAM 103等存储器中保存的制程来执行蚀刻等等离子体处理。在制程中可以设定有作为针对工艺条件的装置的控制信息的工艺时间、压力(气体的排气)、高频电力或电压、各种气体流量。另外,在制程中也可以设定有腔室内温度(上部电极温度、腔室的侧壁温度、晶圆W温度、静电吸盘温度等)、从冷却器输出的制冷剂的温度等。此外,表示这些工艺的过程、条件的制程可以存储于硬盘、半导体存储器。另外,也可以是,制程在被收容于CD-ROM、DVD等可移动性的、计算机可读取的存储介质的状态下被安装于规定位置来被读出。
[以往的工艺例]
有时使用所述的结构的基板处理装置1来将被蚀刻膜蚀刻为不同尺寸的图案和不同的深度。参照图2来说明此时的以往的工艺例。
首先,如图2的(a)所示,准备在硅基板10上形成有被蚀刻膜20、在被蚀刻膜20中设置有2种蚀刻停止层30及40、且在被蚀刻膜20上形成有规定图案的掩模60的晶圆W。
蚀刻停止层40设置于比蚀刻停止层30浅的位置,并以相同的高度间隔为3个。蚀刻停止层30在比蚀刻停止层40深的位置以不同的高度设置有3层。蚀刻停止层30的端部以形成于越深的位置的蚀刻停止层30越长的方式成为台阶。
在以往的工艺中,利用在图2的(a)中示出的掩模60,使蚀刻停止层40侧的被蚀刻膜20不被蚀刻,如图2的(b)所示那样进行蚀刻,并通过各蚀刻停止层30使蚀刻停止。由此,在被蚀刻膜20形成从外侧朝向内侧依次变浅的孔。
接着,如图2的(c)所示,通过灰化去除掩模60并进行清洗。接着,利用在图2的(d)中示出的掩模61,对蚀刻停止层40侧的被蚀刻膜20进行蚀刻,如图2的(e)所示,通过蚀刻停止层40使蚀刻停止。接着,如图2的(f)所示,通过灰化去除掩模61并进行清洗。
像这样,在以往的工艺中,在不同的工序中进行不同尺寸的图案的蚀刻,因此工序数量多,工艺时间长。因此,期望通过缩短工艺时间和减少工时来削减成本。因此,考虑同时进行不同图案的蚀刻,以缩短工艺时间,减少工时。
例如图3的(a)所示,形成具有细孔用的图案5和粗孔用的图案6的掩模50,将被蚀刻膜20同时蚀刻为图案5、6。但是,在该方法中,在细孔的蚀刻到达了蚀刻停止层40后,细孔被过蚀刻,直至粗孔的蚀刻到达蚀刻停止层30而结束为止。其结果,如比较例所示,有时相邻的细孔相连而短路(参照图3的(c)的A)、或者脱离蚀刻停止层40而从蚀刻停止层40的外侧对细孔进行更深的蚀刻(参照图3的(c)的B)。在该情况下,无法按照尺寸来控制细孔和粗孔各自的CD(Critical Dimension:关键尺寸)。
[蚀刻处理工序]
因此,在一个实施方式所涉及的蚀刻处理方法中,如图3的(b)所示,对于图案的尺寸不同且深度不同的细孔和粗孔,按照尺寸来控制细孔和粗孔各自的CD,并且同时蚀刻细孔和粗孔。参照图4来说明所述的蚀刻处理工序。图4是表示一个实施方式所涉及的蚀刻处理工序的一例的图。
首先,如图4的(a)所示,准备在硅基板10上形成有被蚀刻膜20、在被蚀刻膜20中设置有2种蚀刻停止层30及40、且在被蚀刻膜20上形成有规定图案的掩模50的晶圆W。
在被蚀刻膜20上形成有具有细孔用的图案5和粗孔用的图案6的掩模50。细孔用的图案5为第一开口的凹部的图案的一例,粗孔用的图案6为第二开口的凹部的图案的一例。第一开口比第二开口小。第一开口和第二开口可以为洞,也可以为线状的槽。在第一开口和第二开口为洞的情况下,CD为各自开口的直径。在第一开口和第二开口为槽的情况下,CD为各自槽的宽度。此外,形成于被蚀刻膜20内的蚀刻停止层30及40的配置与图3的(a)所示的蚀刻停止层30及40的配置同样,因此省略说明。
掩模50为有机膜。但是,掩模50的材质不限于此,可以为多晶硅膜、氧化硅膜等含硅膜,也可以为氮化钛膜、含钨等金属的膜。被蚀刻膜20为氧化硅膜。但是,被蚀刻膜20的材质不限于此,可以为多晶硅膜、氮化硅膜、氧化硅膜与氮化硅膜的层叠膜等含硅膜。被蚀刻膜20与掩模组合掩模选择比为规定以上的不同的材质。例如,在被蚀刻膜20为氧化硅膜、氧化硅膜与氮化硅膜的层叠膜等含硅膜的情况下,期望掩模50选择有机膜、多晶硅膜。另外,在被蚀刻膜20为多晶硅膜的情况下,期望掩模50选择氧化硅膜。
蚀刻停止层40例如可以由多晶硅形成。蚀刻停止层30例如可以由钨形成。在本实施方式中,蚀刻停止层30及40作为电极发挥功能,但不限于此。
本实施方式所涉及的蚀刻处理方法具有图4的(b)所示的第一蚀刻工序、图4的(c)所示的沉积工序、图4的(d)所示的第二蚀刻工序这3个工序。依次对3个工序进行说明。
(第一蚀刻工序)
在第一蚀刻工序中,将被蚀刻膜20蚀刻为图4的(b)所示的细孔用的图案5和粗孔用的图案6。在第一蚀刻工序中,将被蚀刻膜20蚀刻至规定的深度。规定的深度为被蚀刻膜的在第一蚀刻工序中被蚀刻为掩模50的细孔用的图案5的蚀刻深度。在第一蚀刻工序中,将被蚀刻膜20蚀刻至在蚀刻停止层40处细孔的蚀刻停止为止。在下面示出第一蚀刻工序的工艺条件。
<工艺条件>
高频电力HF 40MHz、1500W LF 3.2MHz、1500W
压力30mTorr(4.0Pa)
气体种类C4F6气体、O2气体、Ar气体
(沉积工序)
在第一蚀刻工序后,如图4的(c)所示,执行在掩模50上沉积保护膜70的沉积工序。在沉积工序中,以使细孔用的图案5封闭、不使粗孔用的图案6封闭的方式沉积保护膜70。例如,在沉积工序中,在将保护膜70的沉积于掩模50的图案5、6的侧壁的沉积量设为D时(参照图5),在图案5、6为洞的情况下,控制为使式(1)成立。
细孔用的图案5的直径<2×D<粗孔用的图案6的直径···(1)
另外,在沉积工序中,在图案5、6为槽的情况下,控制为使式(2)成立。
细孔用的图案5的槽的宽度≤2×D<粗孔用的图案6的槽的宽度···(2)
在下面示出沉积工序的工艺条件。
<工艺条件>
高频电力HF 1500W LF 4500W
压力15mTorr(2.0Pa)
气体种类C4F6气体、C4F8气体、O2气体、Ar气体
其中,气体种类不限于此,包含包括C和F的气体即可。作为包括C和F的气体的一例,能够举出C4F6、C4F8、C5F8、C6F6等氟碳气体、CH2F2、CH3F等氢氟烃气体。在沉积工序中,还可以供给CH4、C2H6、C2H4、C3H6等碳氢化合物气体。并且,可以添加包括O的气体。通过控制气体中的O的流量,能够对图案5的封闭进行微调整。作为包括O的气体的一例,能够举出O2、CO、CO2
(第二蚀刻工序)
在第二蚀刻工序中,如图4的(d)所示,对被蚀刻膜20进行蚀刻,加深对粗孔用的图案6的蚀刻。在第二蚀刻工序中,将被蚀刻膜20蚀刻至各蚀刻停止层30。在第二蚀刻工序中,进行粗孔用的图案6的蚀刻,不进行细孔用的图案5的蚀刻。在下面示出第二蚀刻工序的工艺条件。
<工艺条件>
高频电力HF 1500W LF 6000W
压力30mTorr(4.0Pa)
气体种类C4F6气体、C3F8气体、O2气体、Ar气体
在第二蚀刻工序的期间,细孔侧的图案5被保护膜70封闭。由此,能够防止由于细孔被过蚀刻而导致相邻的细孔相连而短路、或者脱离蚀刻停止层40(图3的(c)的A、B),如图4的(d)的C所示,能够将细孔控制在适当的CD值。
在第二蚀刻工序中,需要防止在沉积工序中沉积的保护膜70在第二蚀刻工序期间被去除、而导致掩模50的图案5开口。在此,重要的是,在沉积工序中沉积于掩模50上的保护膜70要为在第二蚀刻工序中与被蚀刻膜20具有选择性的膜。换言之,保护膜70为在第二蚀刻工序中与被蚀刻膜20具有选择性的膜即可,不限于有机膜。例如,在被蚀刻膜20为氧化硅膜、氧化硅膜与氮化硅膜的层叠膜等含硅膜的情况下,期望沉积有机膜或硅膜来作为保护膜70。在被蚀刻膜20为多晶硅膜的情况下,期望沉积氧化硅膜或氮化硅膜来作为保护膜70。另外,可以沉积钨等金属膜。在形成有机膜以外的保护膜70的情况下,例如通过使用含硅气体和添加气体来作为沉积工序的工艺条件的气体种类,形成氧化硅膜、氮化硅膜等含硅膜来作为保护膜70。另外,使用溅射技术来形成硅膜、钨等金属膜。
在第二蚀刻工序中,进行粗孔用的图案6的蚀刻,因此期望在沉积工序中不会在粗孔用的图案6的底部形成保护膜70。因此,期望在沉积工序中形成的保护膜70的形状不是共形(conformal),而如图4的(c)所示成为悬垂(Overhang)形状。即,与沉积于粗孔用的图案6的上部和上部侧壁的保护膜70的厚度相比,期望不在粗孔用的图案6的底部形成保护膜70、或者形成的保护膜70非常薄。
为了在沉积工序中进行悬垂形状的沉积,使用吸附系数比较高的沉积前体是有效的。例如,使用作为沉积工序的气体种类所例示的氟碳气体、碳氢化合物气体中的、C4F6、C6F6、CH2F2等高分子气体、含碳比率高的气体(例如含碳量与含氟量的比率高的气体)、具有不饱和键的气体的等离子体是有效的。
此外,通过等离子体将气体种类解离来生成前体,但是为了生成吸附系数更高的前体,期望为更高分子的状态、即解离度低的状态。在该情况下,期望降低等离子体生成用的高频电力HF、或使向处理空间供给的气体的总流量增多以使停留时间变短。另外,为了使生成的前体更容易吸附于粗孔用的图案6的上部和上部侧壁,期望提高使平均自由工序变短的工艺处理条件中的压力。
如果在粗孔用的图案6的底部形成有薄的保护膜70的情况下,在第二蚀刻工序中对粗孔用的图案6蚀刻时成为阻碍原因。因此,要在沉积工序与第二蚀刻工序之间插入用于去除形成于粗孔用的图案6的底部的保护膜的工序。在该情况下,既可以使用与第二蚀刻工序不同的条件,也可以使用相同的条件。与第二蚀刻工序不同的条件的一例为能够利用O2气的等离子体去除有机膜的条件。在使用与第二蚀刻工序相同的条件的情况下,通过第二蚀刻工序的处理条件,保护膜70也稍被蚀刻。因此,在直到形成于粗孔用的图案6的底部的保护膜70消失为止,是去除保护膜的工序,直接连续地进行蚀刻被蚀刻膜20的第二蚀刻工序。在任一情况下,均处理至在沉积工序中封闭的细孔用的图案5不会再次开口的程度。
此外,当插入用于去除形成于粗孔用的图案6的底部的保护膜70的工序时,相应地导致处理时间的增加。因而,为了抑制处理时间的增加,也期望在沉积工序中在粗孔用的图案6的底部不形成保护膜70、或者所形成的保护膜70非常薄。
另外,为了防止在第二蚀刻工序的期间掩模50的图案5开口,可以将沉积工序和第二蚀刻工序重复规定次数。规定次数被预先设定,可以为一次也可以为多次。
此外,设为如下情况进行考察:在沉积工序中,与同掩模50的图案5、6相应的被蚀刻膜20的细孔的CD值和粗孔的CD值的大小关系无关,沉积速率大致相同。
通过将沉积工序和第二蚀刻工序重复规定次数,能够防止掩模50的图案5开口,或者即使在掩模50的图案5开口的情况下也能够使图案5再次封闭。
[参数的调整]
在一个实施方式所涉及的蚀刻处理方法中,例如图5所示,掩模50具有形成有粗孔用的图案6的掩模图案的第一区域和形成有细孔用的图案5的掩模图案的第二区域。使用该掩模50将被蚀刻膜20同时蚀刻为不同的图案,同时形成细孔和粗孔。此时,调整参数,以使在细孔用的图案5的凹部的CD1与粗孔用的图案6的凹部的CD2之间CD1≤2×D<CD2的关系式成立,从而控制沉积于掩模50的图案的侧壁的保护膜70的沉积量D。由此,在沉积工序中,能够控制为使细孔用的图案5封闭,不使粗孔用的图案6封闭。
图6示出能够在蚀刻处理方法中使用以使CD1≤2×D<CD2的关系式成立的参数的一例。图6是表示一个实施方式所涉及的沉积量(侧壁沉积量D)与参数之间的关系的曲线图。
图6的(a)是表示相对于沉积工序的处理时间T的、掩模50的图案的侧壁沉积量D的一例的曲线图。图6的(b)是表示相对于O2气与气体整体的分压PO2或C4F8/C4F6的流量比的、侧壁沉积量D的一例的曲线图。图6的(c)是表示相对于腔室内的压力P的、侧壁沉积量D的一例的曲线图。
在图6的(a)的例子中,设为在时刻T0时图5所示的CD1为封闭的侧壁沉积量D、在时刻T2时图5所示的CD2为封闭的侧壁沉积量D。控制部100将沉积工序的处理时间T调整为从开始时刻至时刻T0为止的时间、或为从开始时刻至时刻T0为止的时间以上且比从开始时刻至时刻T2为止的时间短的时间,以使CD1≤2×D<CD2的关系式成立。例如,控制沉积工序,以使该沉积工序在时刻T1结束,时刻T1为时刻T0以上且比时刻T2靠前的时刻。由此,在沉积工序中,能够使细孔用的图案5封闭,不使粗孔用的图案6封闭。在蚀刻处理方法中使用的参数及其调整不限于沉积工序的处理时间,为O2气与整体的气体的分压、C4F8/C4F6的流量比、腔室的压力中的至少任一项即可。
接着,关于沉积工序中的沉积后的形状,参照图7来说明能够通过调整参数来控制保护膜70的悬垂形状和共形形状的情形。图7是表示一个实施方式所涉及的参数的调整与悬垂形状之间的关系的图。
如图7的(a)所示,将沉积于掩模50的上表面的保护膜70的厚度设为t1,将沉积于粗孔用的图案6的底部的保护膜70的厚度设为t2。当粗孔用的图案6的底部的保护膜70变厚时,产生蚀刻停止。因此,期望保护膜70成为悬垂形状,以不产生蚀刻停止。即,相比于沉积于粗孔用的图案6的上部和上部侧壁的保护膜70的厚度,期望在粗孔用的图案6的底部不形成保护膜70、或形成的保护膜70非常薄。
例如,在t2比t1大(t1>t2)的状态下,t1/t2越大则保护膜70越呈悬垂形状,t1/t2变小,越接近t1/t2=1则保护膜70越呈共形形状。而且,保护膜70越呈悬垂形状则越能够避免蚀刻停止,从而顺畅地进行蚀刻,能够缩短蚀刻时间。因此,在本实施方式中,通过调整参数来将保护膜70控制为悬垂形状。
作为控制保护膜70的形状的参数,在图7的(b)中控制气体种类的比例,在图7的(c)中控制基板温度,在图7的(d)中控制高频电力HF功率,在图7的(e)中控制气体的停留时间。
另外,在下面示出此时的沉积工序的工艺条件。
<工艺条件>
高频电力HF 1500W LF 4500W
压力15mTorr(2.0Pa)
气体种类CH2F2气体、C4F8气体、Ar气体
基板温度10℃
如图7的(b)所示,CH2F2/C4F8越大则t1/t2越大,越能够将保护膜70控制为悬垂形状。此外,使用C4F6来代替CH2F2时也同样,C4F6/C4F8越大则t1/t2越大,越能够将保护膜70控制为悬垂形状。此外,CH2F2和C4F6为沉积性高的气体的一例,C4F8为沉积性低的气体的一例。也就是说,相对于沉积性低的气体,越是增加沉积性高的气体的流量,则越能够控制为悬垂形状。
另外,如图7的(c)所示,基板温度越低则t1/t2越大,越能够将保护膜70控制为悬垂形状。另外,如图7的(d)所示,HF功率越低则t1/t2越大,越能够将保护膜70控制为悬垂形状。
另外,如图7的(e)所示,停留时间越短则t1/t2越大,越能够将保护膜70控制为悬垂形状。是因为,停留时间越长、也就是说气体处于等离子体生成空间的时间越长,则气体的解离越进展,越容易向粗孔用的图案6的内部移动,t1越是下降。
图7的(b)~(e)的各参数的控制与前体的吸附系数相关联。当前体的吸附系数高时,向粗孔用的图案6的正面宽度(日语:間口)(上部、上部侧壁)的附着量高,相应地,向粗孔用的图案6的底部的附着量减少。即,当通过控制各参数使得前体的吸附系数变大时,t1上升,向粗孔用的图案6的上部、上部侧壁的附着量增多,向底部的附着量减少。反之,当通过控制各参数使得前体的吸附系数变小时,t1下降,向粗孔用的图案6的上部、上部侧壁的附着量减少,向底部的附着量增多。根据上述,通过控制图7的(b)~(e)所示的多个参数中的至少一个参数以使前体的吸附系数变大,能够避免蚀刻停止,从而顺畅地进行蚀刻。此外,粗孔用的图案6的上部侧壁为比图案6的侧壁的中央靠大致上侧的侧壁。
通过以上的控制,在沉积工序中,能够使保护膜70的沉积于粗孔用的图案6的凹部的图案的底部的沉积量比保护膜70的沉积于图案6的凹部的图案的上部和上部侧壁的沉积量少或者不沉积。
另外,通过以上的控制,在沉积工序中,能够使保护膜70的沉积于细孔用的图案5的凹部的图案的侧壁和粗孔用的图案6的侧壁的形状呈悬垂形状,所述悬垂形状为保护膜70在比侧壁的中央靠大致上侧厚于比中央靠大致下侧的形状。
[蚀刻处理方法]
下面,以调整沉积工序的处理时间为例,参照图8来说明一个实施方式所涉及的蚀刻处理。图8是表示一个实施方式所涉及的蚀刻处理方法的一例的流程图。由控制部100来控制图8的蚀刻处理。
当开始本处理时,在步骤S1中,控制部100将在被蚀刻膜20上形成有掩模50的晶圆W搬入到腔室2内,做好准备,掩模50具有细孔的图案5和粗孔的图案6。由此,具有图4的(a)所示的构造的晶圆W被置于载置台(下部电极21)。
接着,在步骤S3中,控制部100执行第一蚀刻工序。由此,如图4的(b)所示,被蚀刻膜20被蚀刻为细孔的图案5和粗孔的图案6,细孔的图案5的蚀刻通过蚀刻停止层40停止。
接着,在步骤S5中,控制部100执行沉积工序。接着,在步骤S7中,控制部100判定是否经过了处理时间。控制部100如在图6的(a)中示出一例那样,预先设定使CD1≤2×D<CD2的关系式成立的、时刻T0~时刻T2之间的时刻(例如时刻T1),当判定为没有经过时刻T1时,重复步骤S5和步骤S7的处理。另一方面,控制部100当判定为经过了时刻T1时,进入步骤S9。由此,如图4的(c)所示,在掩模50上形成使细孔的图案5封闭、不使粗孔的图案6封闭的保护膜70。
接着,在步骤S9中,控制部100执行第二蚀刻工序。接着,在步骤S11中,控制部100判定是否重复了规定次数。规定次数为预先决定的次数。控制部100在判定为没有重复规定次数的情况下,返回到步骤S5,再次执行步骤S5~S9的处理(沉积工序和第二蚀刻工序)。另一方面,在步骤S11中,控制部100在判定为重复了规定次数的情况下,结束本处理。由此,如图4的(d)所示,到各蚀刻停止层30为止,将被蚀刻膜20蚀刻为粗孔的图案6。
此外,设为如下情况进行考察:沉积工序中的保护膜70的沉积速率与同掩模50的图案5、6相应的被蚀刻膜20的细孔的CD值和粗孔的CD值的大小关系无关,均大致相同。但是,根据掩模50的图案5、6的形状例如为垂直形状还是锥形状,也有时不同。
在该情况下,在沉积工序中,在将保护膜70的沉积于掩模50的图案5、6的侧壁的沉积量设为D1、D2时,调整参数,以使在细孔用的图案5的凹部的CD1和粗孔用的图案6的凹部的CD2之间以下的关系式同时成立。
CD1≤2×D1、且2×D2<CD2
由此,控制保护膜70的沉积于掩模50的图案的侧壁的沉积量D1和沉积量D2。
在图9的例子中,在时刻T0时CD1为封闭的侧壁沉积量D1,在时刻T3时CD2为封闭的侧壁沉积量D2。控制部100将沉积工序的处理时间T调整为从开始时刻至时刻T0为止的时间、或从开始时刻至时刻T0为止的时间以上且比从开始时刻至时刻T3为止的时间短的时间,以使CD1≤2×D1、且2×D2<CD2的关系式同时成立。
[实验结果]
参照图10来说明在基板处理装置1中执行以上所说明的蚀刻处理方法的结果的一例。图10是表示执行一个实施方式所涉及的蚀刻处理方法时的实验结果的一例的图。此外,在本实验中,图8的步骤S11中的预先决定的规定次数为1次。
图10的(a)是表示执行第一蚀刻工序后的晶圆W上的构造的纵截面图。被蚀刻膜20的一部分被蚀刻为掩模50的细孔用的图案5。此外,在图10的(a)中,省略被蚀刻膜20的一部分被蚀刻为掩模50的粗孔用的图案6的状态。
图10的(b)是表示执行沉积工序后的晶圆W上的构造的纵截面图。在图10的(b)的左侧,掩模50的细孔用的图案5的上部被保护膜70封闭。另一方面,在图10的(b)的右侧,在形成于被蚀刻膜20的粗孔用的图案6的上部和上部侧壁沉积有保护膜70,但掩模50的粗孔用的图案6没有被封闭。
图10的(c)是表示执行第二蚀刻工序后的晶圆W上的构造的纵截面图。在图10的(c)的左侧,形成于被蚀刻膜20的细孔用的图案5维持被保护膜70封闭的状态。另一方面,在图10的(c)的右侧,形成于被蚀刻膜20的粗孔用的图案6开口,因此能够蚀刻至各蚀刻停止层30。在蚀刻粗孔的期间,细孔用的图案5被保护膜70封闭,因此细孔不会被过蚀刻。因此,能够维持细孔的CD,并且将粗孔蚀刻至蚀刻停止层30。
如图10的(c)所示,在执行第二蚀刻工序的期间,期望使用能够使细孔用的图案5封闭且粗孔用的图案6维持开口的条件。由于第二蚀刻工序,保护膜70也稍被蚀刻而减少。但是,通过控制第二蚀刻工序中的工艺条件中包括的C4F6气等沉积性气体的流量、O2气的分压等,能够调整为细孔用的图案5的封闭状态不会再次开口的程度。
另外,在具有保护膜70由于第二蚀刻工序而被蚀刻、细孔用的图案5的封闭状态再次开口的风险的情况下,在发生开口之前停止第二蚀刻工序。而且,期望重复沉积工序(步骤S5)和第二蚀刻工序(步骤S9)。
以上,根据本实施方式所涉及的蚀刻处理方法,通过执行第一蚀刻工序、沉积工序和第二蚀刻工序,能够控制将被蚀刻膜20同时蚀刻为掩模50的不同的图案5、6时的细孔和粗孔的CD。
[变形例]
在图4的(b)中,执行蚀刻处理直至细孔通过蚀刻停止层40而停止蚀刻为止,但不限于此。
(变形例1)
例如,变形例1所涉及的晶圆W如图11的(a)所示具有在细孔用的图案5和粗孔用的图案6的掩模50下形成被蚀刻膜20、在被蚀刻膜20下形成蚀刻停止层30的构造。蚀刻停止层30一体地设置在细孔用的图案5和粗孔用的图案6的下方的相同的高度处。在所述的变形例1的晶圆W的结构中,也能够使用具有上述的3个工序的蚀刻处理方法。
在第一蚀刻工序中,如图11的(b)所示,被蚀刻为细孔用的图案5的细孔的蚀刻速率比被蚀刻为粗孔用的图案6的粗孔的蚀刻速率高。因此,相比于粗孔,细孔先到达蚀刻停止层30。当细孔到达蚀刻停止层30时,第一蚀刻工序结束。
在第一蚀刻工序之后的沉积工序中,如图11的(c)所示,控制为使保护膜70封闭掩模50的细孔用的图案5,不封闭粗孔用的图案6。
在沉积工序之后的第二蚀刻工序中,如图11的(d)所示,执行蚀刻直至粗孔到达蚀刻停止层30为止。在第二蚀刻工序的期间,细孔用的图案5的开口被保护膜70封闭。因此,细孔不被过蚀刻,能够维持细孔的CD并且将粗孔蚀刻至蚀刻停止层30。
(变形例2)
在变形例2中,细孔和粗孔的蚀刻的目标深度不同。变形例2所涉及的晶圆W的构造如图12的(a)所示与图11的(a)的变形例1所涉及的晶圆W的构造相同,因此在此省略说明。
在第一蚀刻工序中,如图12的(b)所示,被蚀刻为细孔用的图案5的细孔的蚀刻速率与被蚀刻为粗孔用的图案6的粗孔的蚀刻速率相同。因此,在第一蚀刻工序结束时,细孔与粗孔的深度H1相同。
在第一蚀刻工序之后的沉积工序中,如图12的(c)所示,使保护膜70封闭掩模50的细孔用的图案5,不封闭粗孔用的图案6。
在沉积工序之后的第二蚀刻工序中,如图12的(d)所示,通过第二蚀刻工序将粗孔蚀刻至到达蚀刻停止层30之前的深度H2。细孔用的图案5的开口被保护膜70封闭。因此,细孔不被过蚀刻,能够维持深度H1的细孔的CD并且将粗孔蚀刻至预先设定的深度H2。在变形例2中,可以没有蚀刻停止层30。也就是说,在蚀刻没有蚀刻停止层的被蚀刻膜20时也能够使用上述所说明的蚀刻处理方法。
以上,根据变形例1、2所涉及的蚀刻处理方法,通过执行第一蚀刻工序、沉积工序和第二蚀刻工序,能够控制将被蚀刻膜20同时蚀刻为掩模50的不同的图案5、6时的CD。
[处理系统]
在上述实施方式和变形例1、2所涉及的蚀刻处理方法中执行的第一蚀刻工序、沉积工序和第二蚀刻工序不破坏真空,能够不暴露于大气、即维持真空地执行。作为不暴露于大气地执行的方法,可以在同一腔室中执行,也可以在同一处理系统中(现地)执行。但是,第一蚀刻工序、沉积工序和第二蚀刻工序也可以在不同的腔室中执行。
通过不暴露于大气、维持真空地在同一腔室或同一处理系统中执行第一蚀刻工序、沉积工序和第二蚀刻工序,提高生产性。除此以外,能够抑制大气中所含的水分对工艺特性造成影响。
在同一腔室中执行第一蚀刻工序、沉积工序和第二蚀刻工序的情况下,可以在图1的基板处理装置1的腔室2中执行。但是,不限于此,本实施方式所涉及的蚀刻处理方法可以在电容耦合等离子体(Capacitively Coupled Plasma(CCP))、电感耦合等离子体(Inductively Coupled Plasma(ICP))、径向线缝隙天线(Radial Line Slot Antenna(RLSA))、电子回旋共振等离子体(Electron Cyclotron Resonance Plasma(ECR))、螺旋波等离子体(Helicon Wave Plasma(HWP))中的任意类型的基板处理装置中执行。
在同一处理系统中执行第一蚀刻工序、沉积工序和第二蚀刻工序的情况下,可以通过图13的处理系统来执行。处理系统具有处理室111~114、真空搬送室120、加载互锁室131及132、大气搬送室140、加载端口151~153、闸阀161~168、控制装置170。
处理室111~114具有用于载置晶圆W的载置台111a~114a,该处理室111~114经由闸阀161~164与真空搬送室120连接。处理室111~114内被减压至规定的真空气氛,在处理室111~114的内部对晶圆W实施所期望的处理(第一蚀刻处理、沉积处理、第二蚀刻处理、灰化处理等)。
真空搬送室120内被减压至规定的真空气氛。另外,在真空搬送室120中设置有搬送机构121。搬送机构121对处理室111~114、加载互锁室131及132搬送晶圆W。
加载互锁室131、132具有用于载置晶圆W的载置台131a及132a,该加载互锁室131、132经由闸阀165及166与真空搬送室120连接,经由闸阀167及168与大气搬送室140连接。加载互锁室131及132内具有在大气气氛与真空气氛之间切换的功能。
大气搬送室140内为大气气氛,设置有搬送机构141。搬送机构141针对加载互锁室131及132、加载端口151~153的承载件C搬送晶圆W。加载端口151~153安装有收容有晶圆W的承载件C或空的承载件C。
控制装置170通过进行处理室111~114的动作、搬送机构121及141的动作、闸阀161~168的打开和关闭、加载互锁室131及132内的真空气氛或大气气氛的切换等来控制处理系统整体。
根据图13所示的处理系统,可以在处理室111~114中的任一处理室中执行与第一蚀刻工序有关的蚀刻处理,在与执行第一蚀刻工序的处理室不同的处理室中执行与沉积工序有关的保护膜形成处理。第二蚀刻工序可以在执行第一蚀刻工序的处理室中执行、或在执行沉积工序的处理室及执行第一蚀刻工序的处理室以外的处理室中执行。据此,在对晶圆W实施第一蚀刻工序、沉积工序、第二蚀刻工序的各处理的期间,能够将晶圆W不暴露于大气、也就是说不破坏真空地对晶圆W实施规定的处理。
在同一腔室中执行第一蚀刻工序、沉积工序和第二蚀刻工序的情况下,在处理室111~114中的任一处理室的腔室中执行上述3个工序。
在不同的腔室中执行第一蚀刻工序、沉积工序和第二蚀刻工序的情况下,可以在处理室111~114中的任一处理室的腔室中执行第一蚀刻工序和第二蚀刻工序,将晶圆W搬送至不同的、处理室111~114以外的CVD(Chemical Vapor Deposition:化学气相沉积)装置,通过CVD装置来执行。
以上,对一个实施方式和变形例所涉及的蚀刻处理方法和基板处理装置1进行了说明。在一个实施方式所涉及的蚀刻处理方法中,如图4所示,晶圆W可以在被蚀刻膜20下具有第一基底膜和第二基底膜。在图4的例子的情况下,第一基底膜和第二基底膜为不同的蚀刻停止层。
第一基底膜处于作为第一开口的凹部的一例的图案5的下方,第二基底膜处于作为第二开口的凹部的一例的图案6的下方。第一开口的凹部与第一基底膜之间的被蚀刻膜20的膜厚度比第二开口的凹部与第二基底膜之间的被蚀刻膜20的膜厚度薄。另外,被蚀刻为第一开口的凹部的被蚀刻膜20的蚀刻深度比第二开口的凹部与所述第二基底膜之间的被蚀刻膜20的膜厚度浅。
另外,在一个实施方式的变形例所涉及的蚀刻处理方法中,如图11和图12所示,晶圆W可以在被蚀刻膜20下具有第一基底膜和第二基底膜。在图11和图12的例子的情况下,第一基底膜与第二基底膜为蚀刻停止层,可以为成为一体的膜。
晶圆W在被蚀刻膜20下具有第一基底膜和第二基底膜,所述第一基底膜处于作为第一开口的凹部的一例的图案5的下方,所述第二基底膜处于作为第二开口的凹部的一例的图案6的下方。所述第一开口的凹部与所述第一基底膜之间的被蚀刻膜20的膜厚度同所述第二开口的凹部与所述第二基底膜之间的被蚀刻膜20的膜厚度相同。
被蚀刻为所述第一开口的凹部的被蚀刻膜20的蚀刻深度如图11所示可以同所述第二开口的凹部与所述第二基底膜之间的被蚀刻膜20的膜厚度相同。另一方面,被蚀刻为所述第一开口的凹部的被蚀刻膜20的蚀刻深度如图12所示可以同所述第二开口的凹部与所述第二基底膜之间的被蚀刻膜20的膜厚度不同。
应认为本次公开的一个实施方式所涉及的蚀刻处理方法和基板处理装置的所有点均是例示性而非限制性的。能够不脱离所附的权利要求书及其主旨地以各种方式对上述的实施方式和变形例1、2进行变形和改进。对于在上述多个实施方式中记载的事项,能够在不矛盾的范围内采取其它的结构,另外,能够在不矛盾的范围内进行组合。
在本说明书中,举出晶圆W作为基板的一例进行了说明。但是,基板不限于此,可以是被用于FPD(Flat Panel Display:平板显示器)的各种基板、印刷基板等。

Claims (18)

1.一种蚀刻处理方法,是对在被蚀刻膜上形成有掩模的基板进行蚀刻的处理方法,所述掩模具有第一开口的凹部和第二开口的凹部的图案,所述蚀刻处理方法包括:
第一蚀刻工序,将所述被蚀刻膜蚀刻至规定的深度;
沉积工序,在所述第一蚀刻工序之后,在所述掩模上沉积保护膜;以及
第二蚀刻工序,在所述沉积工序之后,蚀刻所述被蚀刻膜,
其中,所述第一开口比所述第二开口小,
所述沉积工序使所述第一开口的凹部封闭,不使所述第二开口的凹部封闭。
2.根据权利要求1所述的蚀刻处理方法,其特征在于,
在所述第二蚀刻工序中,使所述第一开口的凹部封闭,并且蚀刻所述第二开口的凹部。
3.根据权利要求1或2所述的蚀刻处理方法,其特征在于,
在所述沉积工序中,在将所述保护膜的沉积于所述第一开口的凹部和所述第二开口的凹部的图案的侧壁的沉积量设为D时,以使下式成立的方式沉积所述保护膜,
所述第一开口的凹部的直径或槽的宽度≤2×D<所述第二开口的凹部的直径或槽的宽度。
4.根据权利要求1或2所述的蚀刻处理方法,其特征在于,
在所述沉积工序中,在将所述保护膜的沉积于所述第一开口的凹部的图案的侧壁的沉积量设为D1、将所述保护膜的沉积于所述第二开口的凹部的图案的侧壁的沉积量设为D2时,以使下面的2个式子同时成立的方式沉积所述保护膜,
所述第一开口的凹部的直径或槽的宽度≤2×D1,且
2×D2<所述第二开口的凹部的直径或槽的宽度。
5.根据权利要求1至4中的任一项所述的蚀刻处理方法,其特征在于,
在所述沉积工序中,所述保护膜的沉积于所述第二开口的凹部的图案的底部的沉积量比所述保护膜的沉积于所述第二开口的凹部的图案的上部和上部侧壁的沉积量少、或者不沉积。
6.根据权利要求1至5中的任一项所述的蚀刻处理方法,其特征在于,
在所述沉积工序中,所述保护膜的沉积于所述第一开口的凹部的图案的侧壁和所述第二开口的凹部的图案的侧壁的形状为悬垂形状。
7.根据权利要求1至6中的任一项所述的蚀刻处理方法,其特征在于,
所述沉积工序和所述第二蚀刻工序重复一次以上。
8.根据权利要求1至7中的任一项所述的蚀刻处理方法,其特征在于,
所述第一蚀刻工序中的所述规定的深度为被蚀刻膜在所述第一蚀刻工序中被蚀刻为所述掩模的所述第一开口的凹部的图案的蚀刻深度。
9.根据权利要求1至8中的任一项所述的蚀刻处理方法,其特征在于,
所述基板在所述被蚀刻膜下具有第一基底膜和第二基底膜,
所述第一基底膜处于第一开口的凹部的图案的下方,
所述第二基底膜处于第二开口的凹部的图案的下方,
所述第一开口的凹部与所述第一基底膜之间的被蚀刻膜的膜厚度比所述第二开口的凹部与所述第二基底膜之间的被蚀刻膜的膜厚度薄。
10.根据权利要求9所述的蚀刻处理方法,其特征在于,
所述被蚀刻膜的被蚀刻为所述第一开口的凹部的图案的蚀刻深度比所述第二开口的凹部的图案与所述第二基底膜之间的被蚀刻膜的膜厚度浅。
11.根据权利要求1至8中的任一项所述的蚀刻处理方法,其特征在于,
所述基板在所述被蚀刻膜下具有第一基底膜和第二基底膜,
所述第一基底膜处于第一开口的凹部的图案的下方,
所述第二基底膜处于第二开口的凹部的图案的下方,
所述第一开口的凹部与所述第一基底膜之间的被蚀刻膜的膜厚度同所述第二开口的凹部与所述第二基底膜之间的被蚀刻膜的膜厚度相同。
12.根据权利要求11所述的蚀刻处理方法,其特征在于,
所述被蚀刻膜的被蚀刻为所述第一开口的凹部的图案的蚀刻深度同所述第二开口的凹部的图案与所述第二基底膜之间的被蚀刻膜的膜厚度相同。
13.根据权利要求11所述的蚀刻处理方法,其特征在于,
所述被蚀刻膜的被蚀刻为所述第一开口的凹部的图案的蚀刻深度同所述第二开口的凹部的图案与所述第二基底膜之间的被蚀刻膜的膜厚度不同。
14.根据权利要求9至13中的任一项所述的蚀刻处理方法,其特征在于,
所述第一基底膜和所述第二基底膜为蚀刻停止层。
15.根据权利要求1至14中的任一项所述的蚀刻处理方法,其特征在于,
在所述沉积工序中,沉积在所述第二蚀刻工序中与所述被蚀刻膜具有选择比的膜来作为保护膜。
16.根据权利要求1至15中的任一项所述的蚀刻处理方法,其特征在于,
不暴露于大气地执行所述第一蚀刻工序、所述沉积工序和所述第二蚀刻工序。
17.根据权利要求16所述的蚀刻处理方法,其特征在于,
在同一腔室或同一处理系统中执行所述第一蚀刻工序、所述沉积工序和所述第二蚀刻工序。
18.一种基板处理装置,具有控制部以及进行基板的蚀刻的腔室,
所述控制部进行如下控制:
在所述腔室内准备在被蚀刻膜上形成有掩模的基板,所述掩模具有第一开口的凹部和第二开口的凹部的图案,
将所述被蚀刻膜蚀刻至规定的深度,
在进行所述蚀刻后,在所述掩模上沉积保护膜,
在沉积所述保护膜后,蚀刻所述被蚀刻膜,
所述第一开口比所述第二开口小,
所述保护膜的沉积使所述第一开口的凹部封闭,不使所述第二开口的凹部封闭。
CN201911244697.6A 2018-12-06 2019-12-06 蚀刻处理方法和基板处理装置 Pending CN111293041A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2018229304 2018-12-06
JP2018-229304 2018-12-06
JP2019-183953 2019-10-04
JP2019183953A JP7346218B2 (ja) 2018-12-06 2019-10-04 エッチング処理方法及び基板処理装置

Publications (1)

Publication Number Publication Date
CN111293041A true CN111293041A (zh) 2020-06-16

Family

ID=70972141

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911244697.6A Pending CN111293041A (zh) 2018-12-06 2019-12-06 蚀刻处理方法和基板处理装置

Country Status (1)

Country Link
CN (1) CN111293041A (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148270A (ja) * 1995-11-21 1997-06-06 Sony Corp エッチング方法及び半導体装置の製造方法
US6025276A (en) * 1998-09-03 2000-02-15 Micron Technology, Inc. Semiconductor processing methods of forming substrate features, including contact openings
CN1832105A (zh) * 2005-03-09 2006-09-13 东京毅力科创株式会社 微细图案形成方法
CN101063821A (zh) * 2006-04-30 2007-10-31 中芯国际集成电路制造(上海)有限公司 去除刻蚀残留物的方法
US20100176463A1 (en) * 2007-07-19 2010-07-15 Renesas Technology Corp. Semiconductor device and manufacturing method of the same
CN101833239A (zh) * 2009-03-10 2010-09-15 东京毅力科创株式会社 基板处理方法
CN105210178A (zh) * 2013-05-15 2015-12-30 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
JP2018166223A (ja) * 2014-06-16 2018-10-25 東京エレクトロン株式会社 処理方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148270A (ja) * 1995-11-21 1997-06-06 Sony Corp エッチング方法及び半導体装置の製造方法
US6025276A (en) * 1998-09-03 2000-02-15 Micron Technology, Inc. Semiconductor processing methods of forming substrate features, including contact openings
CN1832105A (zh) * 2005-03-09 2006-09-13 东京毅力科创株式会社 微细图案形成方法
CN101063821A (zh) * 2006-04-30 2007-10-31 中芯国际集成电路制造(上海)有限公司 去除刻蚀残留物的方法
US20100176463A1 (en) * 2007-07-19 2010-07-15 Renesas Technology Corp. Semiconductor device and manufacturing method of the same
CN101833239A (zh) * 2009-03-10 2010-09-15 东京毅力科创株式会社 基板处理方法
CN105210178A (zh) * 2013-05-15 2015-12-30 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
JP2018166223A (ja) * 2014-06-16 2018-10-25 東京エレクトロン株式会社 処理方法
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch

Similar Documents

Publication Publication Date Title
US9754800B2 (en) Selective etch for silicon films
KR20190026589A (ko) 에칭 방법
US11961746B2 (en) Substrate processing method and substrate processing apparatus
US20040072443A1 (en) Method for plasma etching performance enhancement
US20060021704A1 (en) Method and apparatus for etching Si
US11205577B2 (en) Method of selectively etching silicon oxide film on substrate
KR20190008226A (ko) 에칭 방법
JP7346218B2 (ja) エッチング処理方法及び基板処理装置
US20080014755A1 (en) Plasma etching method and computer-readable storage medium
CN111223775A (zh) 蚀刻方法和基板处理装置
US11121000B2 (en) Etching method and substrate processing apparatus
US7501350B2 (en) Plasma processing method
CN111293041A (zh) 蚀刻处理方法和基板处理装置
KR20220110096A (ko) 기판 처리 방법 및 기판 처리 장치
US7883631B2 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
JP7158252B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
KR102542167B1 (ko) 에칭 방법 및 플라즈마 처리 장치
US11688609B2 (en) Etching method and plasma processing apparatus
US20090032192A1 (en) Method for Resist Strip in Presence of Low K Dielectric Material and Apparatus for Performing the Same
CN110164764B (zh) 等离子体蚀刻方法和等离子体蚀刻装置
US20230386787A1 (en) Substrate processing method and substrate processing apparatus
US20230343598A1 (en) Method For Improving Etch Rate And Critical Dimension Uniformity When Etching High Aspect Ratio Features Within A Hard Mask Layer
US20220344158A1 (en) Method and device for controlling a thickness of a protective film on a substrate
US20070218691A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
JP2021190678A (ja) エッチング方法及びプラズマ処理装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination