CN1832105A

CN1832105A - 微细图案形成方法

Info

Publication number: CN1832105A
Application number: CN 200610057725
Authority: CN
Inventors: 栉引理人; 清水昭贵
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2005-03-09
Filing date: 2006-02-23
Publication date: 2006-09-13
Anticipated expiration: 2026-02-23
Also published as: CN100426453C; JP2006253245A; JP4522892B2

Abstract

本发明提供一种能够进行微细加工的微细图案形成方法，其特征在于，具有：在图案化的掩模层(76)的侧壁上堆积等离子体反应生成物，使掩模层(76)的图案宽度变宽的第一工序；以图案宽度变宽的掩模层(76)作为掩模，对第一被蚀刻层(74)进行蚀刻的第二工序；在进行了蚀刻的第一被蚀刻层(74)上产生的间隙(80)中埋入掩模材料(81)的第三工序；保留埋入间隙(80)中的掩模材料，对第一被蚀刻层(74)进行蚀刻的第四工序；和以保留的掩模材料(81)作为掩模，对第二被蚀刻层(72)进行蚀刻的第五工序。

Description

微细图案形成方法

技术领域

本发明涉及一种微细图案形成方法。

背景技术

通常，为了制造半导体器件，要进行在层积在半导体晶片(下面称为“晶片”)上的薄膜上形成所需的微细图案的蚀刻处理。在该蚀刻处理中，为了形成微细图案电路，使用光刻(photolithography)技术。具体地说，首先，在作为蚀刻对象的被蚀刻层上均匀地涂布光致抗蚀剂材料，干燥后，实施向该光致抗蚀剂膜上照射规定波长的光的曝光处理，转印微细电路等图案。

例如，在光致抗蚀剂材料是正型的情况下，通过显像处理除去光致抗蚀剂膜上被光线照射的部分，形成图案化的掩模层。接着，使用该掩模层作为掩模实施等离子体蚀刻处理等，由此，将被蚀刻层刻画出期望的图案。

在这样使用光刻技术形成各种图案的半导体器件的制造领域中，图案尺寸的微细化和集成化日益发展。例如，对于半导体装置，伴随着其设计规则的微细化，各图案的尺寸也不断变小。但是，微细化的程度与光刻技术的分辨率相关，能够由光刻法形成的尺寸成为微细加工的极限。

最近，已提出在曝光光源中使用KrF受激准分子激光器(248nm)或ArF受激准分子激光器(193nm)的曝光方法，但即使使用这样的曝光技术，在以往的方法中，对单独配线，大约60nm宽的微小尺寸(Critical Dimensions：CD，临界尺寸)是极限。另外，也尝试过同时使用变形照明或移相法，但在变形照明时，由于将一部分光源遮住，有曝光时间延长、生产能力降低的问题，另外，根据移相法，虽然分辨率提高，但有掩模制造方法变得非常复杂的问题。因此，在专利文献1中，公开了向抗蚀剂膜中注入离子后，蚀刻出期望的图案的方法。

发明内容

这样，在半导体器件的制造领域中，已采取了用于进行微细加工的各种对策，但在通常的加工中，CD 60nm左右的宽度依然是极限。例如是作为半导体器件的MOSFET的情况下，试图通过缩短栅的长度来提高性能，但现在的曝光技术难以制成50nm以下的短栅。

本发明是鉴于这样的问题而做出的发明，其目的在于提供一种能够进行微细加工的微细图案形成方法。

为了解决上述课题，根据本发明，提供一种微细图案形成方法，其特征在于，具有：在图案化的掩模层的侧壁上堆积等离子体反应生成物，使上述掩模层的图案宽度变宽的第一工序；以上述图案宽度变宽的掩模层作为掩模，对第一被蚀刻层进行蚀刻的第二工序；在进行了上述蚀刻的第一被蚀刻层上产生的间隙中埋入掩模材料的第三工序；保留埋入上述间隙中的掩模材料，对上述第一被蚀刻层进行蚀刻的第四工序；和以上述保留的掩模材料作为掩模，对第二被蚀刻层进行蚀刻的第五工序。

按照该方法，通过将图案宽度变宽的掩模层作为掩模对第一被蚀刻层进行蚀刻，能够在第一被蚀刻层上形成宽度窄的间隙。然后，通过以埋入该间隙中的掩模材料作为掩模，能够使第二被蚀刻层形成与在第一被蚀刻层上形成的间隙同样程度的宽度窄的图案。

在该方法中，上述掩模层由例如光致抗蚀剂材料构成。该光致抗蚀剂材料只要对ArF光是感光型的即可。在上述第一工序中，可以使用例如CF系气体、CHF系气体或CH系气体中的任何一种作为处理气体。例如，如果使用CHF₃作为处理气体，则在第一工序中，掩模层的图案宽度有效地扩张。例如上述间隙的宽度能够达到50nm以下。上述第二工序，也能够通过在对掩模层的下方形成的防反射层进行蚀刻后、对第一被蚀刻层进行蚀刻来进行。在此情况下，能够采用有机系的防止反射膜。上述第三工序，例如可以通过在以覆盖第一被蚀刻层的方式将堆积物堆积后，利用CMP处理或回蚀处理，使得上述第一被蚀刻层露出来进行。在上述第三工序中，埋入上述间隙中的掩模材料，可以是与上述第一被蚀刻层不同的材质。上述第一被蚀刻层与上述第二被蚀刻层是相同的材质，上述第一被蚀刻层与上述第二被蚀刻层之间可以形成蚀刻停止层。在此情况下，上述第五工序，可以通过除去在第一被蚀刻层的下方形成的蚀刻停止层之后，对第二被蚀刻层进行蚀刻来进行。上述第一被蚀刻层和上述第二被蚀刻层是多晶硅，上述蚀刻停止层可以是硅氧化膜或硅氮化膜。上述第一被蚀刻层是低介电常数膜材料，上述第二被蚀刻层是多晶硅，而上述掩模材料可以是无定形碳。在上述第五工序之后，还可以具有除去掩模材料的第六工序。

根据本发明，通过利用宽度窄的间隙形成宽度窄的掩模，从而能够形成微细的图案。

附图说明

图1是用来实施本发明的实施方式的微细图案形成方法的等离子体处理装置的概略结构图。

图2是表示利用图1所示的等离子体处理装置进行蚀刻处理的被处理体的膜结构的概略截面图。

图3是本发明的实施方式的微细图案形成方法的工序说明图。

图4是本发明的实施方式的微细图案形成方法的工序说明图。

符号说明

W 晶片

1 等离子体处理装置

10 腔室(chamber)

13 基座

35 上部电极

44 处理气体供给源

70 硅基板

71 绝缘层

72 第二被蚀刻层

73 蚀刻停止层

74 第一被蚀刻层

75 防止反射膜

76 掩模层

80 间隙

81 掩模材料

具体实施方式

下面，参照附图详细说明本发明的优选实施方式。此外，在本说明书和附图中，对具有实质上相同的功能结构的结构要素，标注相同的符号，省略重复说明。

作为实施本实施方式的微细图案形成方法的等离子体处理装置的一个例子，将平行平板型的等离子体处理装置1的概略结构示于图1。

该等离子体处理装置1具有由例如表面被阳极氧化处理(铝阳极化处理)的铝构成的腔室(处理容器)10，该腔室10被接地。在腔室10内的底部，经过陶瓷等绝缘板11设有用来载置作为被处理体的半导体晶片(下面称为“晶片”)W的基座支持台12。在该基座支持台12上，设有构成下部电极的基座13。该基座13与高通滤波器(HPF)14连接。

在基座支持台12的内部，设有温度调节介质室20。于是，温度调节介质经过导入管21导入到温度调节介质室20中，进行循环，从排出管22排出。通过这样的温度调节介质的循环，能够将基座13调节到期望的温度。

基座13的上侧中央部形成为凸状的圆板状，其上设有与晶片W大致相同形状的静电卡盘25。静电卡盘25形成为电极26存在于绝缘材料中间的结构。静电卡盘25由与电极26连接的直流电源27施加例如2.5kV的直流电压。由此，晶片W被静电吸附在静电卡盘25上。

于是，绝缘板11、基座支持台12、基座13和静电卡盘25形成了用于向作为被处理体的晶片W的背面供给传热介质(例如He气等背面气体)的气体通路28。通过该传热介质，基座13和晶片W之间进行热传导，晶片W被维持在规定的温度。

在基座13的上端周边部，以包围静电卡盘25上载置的晶片W的方式配置有环状的聚焦环30。该聚焦环30由陶瓷或石英等绝缘材料，或者导电性材料构成。通过配置聚焦环30，蚀刻的均匀性提高。

另外，在基座13的上方，设有与该基座13平行相对的上部电极35。该上部电极35通过绝缘材料36被支持在腔室10的内部。上部电极35由构成与基座13相对的面并具有多个排出孔37的电极板38、和支持该电极板38的电极支持体39构成。电极板38由例如石英构成，电极支持体39由例如表面被铝阳极化处理的铝等导电性材料构成。此外，基座13和上部电极35之间的间隔可以调节。

在上部电极35的电极支持体39的中央，设有气体导入口40。该气体导入口40与气体供给管41连接。该气体供给管41进一步通过阀门42和质量流量控制器43与处理气体供给源44连接。

从该处理气体供给源44供给用于进行等离子体蚀刻的蚀刻气体。此外，图1只显示了由气体供给管41、阀门42、质量流量控制器43和处理气体供给源44等构成的一个处理气体供给系统，但等离子体处理装置1具有多个处理气体供给系统。例如，CF₄、CHF₃、C₄F₈、N₂、O₂、Cl₂、HBr和Ar等处理气体，各自独立地进行流量控制并被供给到腔室10内。

腔室10的底部连接有排气管50，该排气管50与排气装置51连接。排气装置51具有涡轮分子泵等真空泵，将腔室10内调节到规定的减压气氛(例如0.67Pa以下)。另外，在腔室10的侧壁上设有闸阀52。通过开启该闸阀52，能够将晶片W搬送到腔室10内和从腔室10内搬出晶片W。此外，晶片W的搬送例如可以使用晶片盒。

上部电极35与第一高频电源55连接，在其供电线上插入有第一匹配器56。另外，上部电极35与低通滤波器(LPF)57连接。该第一高频电源55能够输出具有50～150MHz范围的频率的电力。通过这样向上部电极35施加高频电力，能够在腔室10内形成处于优选的离解状态而且高密度的等离子体，与以往相比，能够进行低压条件下的等离子体处理。第一高频电源55输出电力的频率，优选为50～80MHz，典型地调节为如图所示的60MHz或其附近的频率。

作为下部电极的基座13与第二高频电源60连接，在其供电线上插入有第二匹配器61。该第二高频电源60能够输出具有几百kHz～十几MHz范围的频率的电力。通过向基座13施加上述范围的频率的电力，不会对作为被处理体的晶片W带来损害而能够带来适当的离子作用。第二高频电源60输出电力的频率，典型地调节为如图所示的13.56MHz或2MHz等。

接着，一边参照图2一边对作为利用图1所示的等离子体处理装置1进行蚀刻处理的被处理体的一个例子的晶片W的膜结构进行说明。

如图2所示，作为该实施方式中所示的被处理体的晶片W，在硅基板70上，具有依次叠层的绝缘层71、第二被蚀刻层72和蚀刻停止层73，在蚀刻停止层73上还具有依次叠层的第一被蚀刻层74、防止反射膜75和掩模层76。

掩模层76由光致抗蚀剂材料构成。构成该掩模层76的光致抗蚀剂材料是对例如ArF光(波长193nm)感光型的材料，其厚度为例如200～260nm。

防止反射膜(Bottom Anti-Reflecting Coating：BARC，底部抗反射涂层)75，为了在用ArF光等对掩模层76进行曝光时，吸收曝光光线从而抑制来自底层的反射光，被配置在掩模层76的下面。由于设置了该防止反射膜75，使得更微细的图案成为可能。此外，这里的防止反射膜75的厚度为例如40～90nm。

第一被蚀刻层74由例如多晶硅构成，其厚度为例如50～150nm。

蚀刻停止层73由例如TEOS(TetraEthyl OrthoSilicate：原硅酸四乙酯)构成，在对第一被蚀刻层74进行蚀刻时，作为蚀刻停止层起作用。此外，这里的蚀刻停止层的厚度为例如10～30nm。

第二被蚀刻层72由例如多晶硅构成，其厚度为例如100～150nm。另外，绝缘层71由例如硅氧化膜构成，其厚度为例如1～2nm。例如，在由晶片W制造作为晶体管的MOSFET时，第二被蚀刻层72成为栅电极，绝缘层71成为栅氧化膜。

具有如上所述的膜结构的晶片W，在利用等离子体处理装置1进行蚀刻处理之前，要预先实施光刻处理。该光刻处理对掩模层76进行，在掩模层76上形成例如线条-间隙图案。

将实施光刻时的晶片W的纵截面示于图3(a)。如该图(a)所示，在通过光刻处理而图案化的掩模层76上，形成了具有规定间隔L的间隙80。该间隙80的间隔L为例如130nm左右。

这样，首先，在第一工序中，在光刻工序中预先被图案化的掩模层76的侧壁上堆积等离子体反应生成物，设定工艺条件使得掩模层76的各图案宽度增大。在此情况下，设定工艺条件，不仅使得图案宽度增大，而且使得掩模层76的各图案之间形成的间隙80的间隔L在第一工序结束时达到期望的长度。将第一工序中的具体的工艺条件的例子示于下面。此外，在该第一工序中，配置在掩模层76下面的防止反射膜75几乎没有被蚀刻。

处理气体：CHF₃(流量200sccm)

腔室内压力：10mTorr

在上部电极上施加的高频电力：200W

在下部电极上施加的高频电力：100W

He气压力(中心/边缘)：3/3Torr

腔室内温度(顶部/壁/底部)：80/60/30℃

处理(堆积)时间：185sec

在上述工艺条件下实施第一工序时，通过在掩模层76的侧壁上堆积等离子体反应生成物，如图3(b)所示，掩模层76的图案宽度增加，在掩模层76的各图案之间形成的间隙80的间隔L变窄到例如50nm左右。

此外，关于该第一工序的处理时间(185sec)，例如，基于如下的方法来决定。即，预先使用具有同样的膜结构的晶片试样，测定掩模层的图案宽度(初期值)。接着，在相同的条件下实施第一工序，在适当的时间停止处理，测定此时掩模层的图案宽度。求出此时测定出的图案宽度与初期值的差。然后，如果根据该图案宽度差和处理时间计算出第一工序中掩模层的图案宽度增加率(线段的斜率)，则可以按照该增加率调节掩模层76的各图案之间形成的间隙80的间隔L。此外，也可以通过改变各种工艺参数来调节处理时间(第一工序的实施时间)。

可是，在光刻工序中，在由光致抗蚀剂材料构成的掩模层76上形成线条-间隙图案时，线条端(侧壁部分)没有做成完全的直线，而是产生轻微的粗糙(起伏)，这成为线条边缘粗糙度(LER：Line EdgeRoughness)的主要原因。LER很小，通常只有几nm左右，但是图案的微细化进步时，这样的数量级也不能忽视。为了制造具有更高性能的超微细半导体装置，必须降低LER。关于这一点，根据本实施方式，在第一工序中掩模层76的图案宽度变宽，与此相伴，也实现了线条端的平坦化。

这样，在结束第一工序时，掩模层76的图案宽度变宽，掩模层76的各图案间形成的间隙80的间隔L变窄到例如50nm左右，而且LER降低。然后，在接下来的第二工序中，使用图案宽度一致的掩模层76作为掩模，对防止反射膜75和第一被蚀刻层74进行蚀刻。

在该第二工序中，以在上述的第一工序中图案宽度变宽的掩模层76作为掩模，首先，如图3(c)所示，对在掩模层76的下面形成的防反射层75进行蚀刻，然后，如图3(d)所示，对第一被蚀刻层74进行蚀刻。将对防反射层75进行蚀刻时的具体的工艺条件的例子示于下面。

处理气体：CF₄(流量40sccm)+O₂(流量40sccm)

腔室内压力：20mTorr

在上部电极上施加的高频电力：600W

在下部电极上施加的高频电力：100W

此外，在第二工序中，当检测出作为防反射层75的底层的第一被蚀刻层74露出以后，接着对第一被蚀刻层74进行蚀刻。将第一被蚀刻层74为多晶硅时的具体的蚀刻条件的例子示于下面。

处理气体：HBr(流量400sccm)+O₂(流量2sccm)

腔室内压力：30mTorr

在上部电极上施加的高频电力：200W

在下部电极上施加的高频电力：150W

在上述工艺条件下实施第二工序时，如图3(d)所示，间隔L被变窄到例如50nm左右的间隙80，一直达到第一被蚀刻层74中，第一被蚀刻层74以同样的间隔L被图案化。

接着，在第三工序中，在通过上述蚀刻而达到第一被蚀刻层74的间隙80中埋入掩模材料。在该第三工序中，通过预先进行灰化处理，如图3(e)所示，除去掩模层76和防反射层75。这样，由于露出了第一被蚀刻层74，如图3(f)所示，以覆盖第一被蚀刻层74的方式在晶片W上整体堆积作为掩模材料81的堆积物，在第一被蚀刻层74的各图案之间形成的间隙80中埋入掩模材料81。其后，进行CMP处理或回蚀处理，除去覆盖第一被蚀刻层74上表面的掩模材料81，如图4(g)所示，露出第一被蚀刻层74。在该第三工序中，用于掩模材料81的堆积物是例如硅氧化膜，通过基于TEOS(TetraEthyl OrthoSilicate：原硅酸四乙酯)和氧的等离子体CVD法或者使用TEOS和臭氧的常压CVD法堆积。另外，也可以堆积硅氮化膜代替硅氧化膜。

接着，在第四工序中，如图4(h)所示，对第一被蚀刻层74进行蚀刻，保留在第一被蚀刻层74上形成的各间隙80中埋入的掩模材料81。这样，通过蚀刻除去第一被蚀刻层74，成为在蚀刻停止层73上只留下宽度L缩小到例如50nm左右的掩模材料81的状态。此外，将在该第四工序中第一被蚀刻层74为多晶硅时的具体的蚀刻条件的例子示于下面。

处理气体：HBr(流量400sccm)+O₂(流量2sccm)

腔室内压力：30mTorr

在上部电极上施加的高频电力：200W

在下部电极上施加的高频电力：150W

接着，在第五工序中，以蚀刻停止层73上残留的掩模材料81作为掩模，对第二被蚀刻层72进行蚀刻。此时，首先，以蚀刻停止层73上残留的掩模材料81作为掩模，如图4(i)所示，将蚀刻停止层73蚀刻除去，其后，如图4(j)所示，对第二被蚀刻层72进行蚀刻。将蚀刻停止层73为硅氧化膜时的具体的蚀刻条件的例子示于下面。

处理气体：C₄F₈(流量20sccm)+Ar(流量400sccm)

腔室内压力：50mTorr

在上部电极上施加的高频电力：600W

在下部电极上施加的高频电力：500W

此外，在第五工序中，在检测出作为蚀刻停止层73的底层的第二被蚀刻层72露出之后，接着对第二被蚀刻层72进行蚀刻。第二被蚀刻层72为多晶硅的情况下的具体蚀刻条件的例子示于下面。

处理气体：HBr(流量400sccm)+O₂(流量2sccm)

腔室内压力：30mTorr

在上部电极上施加的高频电力：200W

在下部电极上施加的高频电力：150W

在该第五工序中，通过以宽度L缩小到例如50nm左右的掩模材料81作为掩模进行蚀刻，能够将蚀刻停止层73和第二被蚀刻层72图案化成为与掩模同样的例如50nm左右的宽度L。

接着，在第六工序中，通过灰化处理，除去掩模材料81和蚀刻停止层73。由此，如图4(k)所示，成为在绝缘层71上只留下被图案化至宽度缩小为例如50nm左右的第二被蚀刻层72。

如上所述，根据该实施方式的微细图案形成方法，在由光刻处理产生的图案中，即使在掩模层76上形成的间隙80的间隔L为例如130nm左右的情况下，也能够将第二被蚀刻层72图案化至缩小到例如50nm左右。这样，能够形成超过光刻处理的极限分辨率的微细图案。通过利用该微细图案形成方法，即使在形成例如作为半导体器件的MOSFET的栅的情况下，也有可能实现CD为20nm宽度左右的微细加工。

另外，根据该微细图案形成方法，即使在使用光刻技术进行图案化的掩模层76的图案宽度有偏差的情况下，也能够消除该偏差，并在晶片W整体上形成均匀的电路。因此，除了MOSFET的栅以外，也适用于形成细的配线电路等。

以上参照附图对本发明的优选实施方式进行了举例说明，但本发明并不限于在此说明的实施方式。在权利要求记载的范畴内能够想到的各种变更例或修正例，对本领域的专业人员都是显而易见的，它们当然都属于本发明的技术范围。

例如，在图示的方式中，通过在掩模层76下面配置防止反射膜75，在对掩模层76进行曝光时，能够抑制来自底层的反射光从而得到微细的图案，但也可以省略防止反射膜75。在此情况下，在上述第二工序中，对防反射层75进行蚀刻的工序就可省略。另外，所举例子中在第一被蚀刻层74和第二被蚀刻层72之间具有蚀刻停止层73，但通过适当选择第一被蚀刻层74和第二被蚀刻层72的材质，能够省略蚀刻停止层73。在此情况下，在上述第二工序中，对蚀刻停止层73进行蚀刻的工序可省略。例如，如果用低介电常数膜材料(所谓的Low-k膜材料)构成第一被蚀刻层74，用多晶硅构成第二被蚀刻层72，则能够省略蚀刻停止层73。作为低介电常数膜材料，有SiOF(SFG)系、SiOC(Carbon-deped SiO₂)系、硅氧烷系(Si-O-Si)的HSQ(Hydrogen-SilsesQuioxane)和MSQ(Methyl-hydrogen-SilsesQuioxane)等。另外，有时也采用该硅氧烷系以外的有机系的材料。此外，这样第一被蚀刻层74为低介电常数膜材料、第二被蚀刻层72为多晶硅的情况下，作为埋入间隙80的掩模材料，可以使用例如无定形碳。

在上述第一工序中记载的是用CHF₃气体作为处理气体，但本发明并不限于此，也可以使用其它的CHF系气体、CF系气体、CH系气体等作为处理气体。即，可以选择在掩模层76的侧壁上堆积反应生成物的其它处理气体。

产业上的可利用性

本发明能够适用于例如将处理气体等离子体化以对被处理体实施蚀刻处理的微细图案形成方法。

Claims

1.一种微细图案形成方法，其特征在于，具有：

在图案化的掩模层的侧壁上堆积等离子体反应生成物，使所述掩模层的图案宽度变宽的第一工序；

以所述图案宽度变宽的掩模层作为掩模，对第一被蚀刻层进行蚀刻的第二工序；

在进行了所述蚀刻的第一被蚀刻层上产生的间隙中埋入掩模材料的第三工序；

保留埋入所述间隙中的掩模材料，对所述第一被蚀刻层进行蚀刻的第四工序；和

以所述保留的掩模材料作为掩模，对第二被蚀刻层进行蚀刻的第五工序。

2.如权利要求1所述的微细图案形成方法，其特征在于：

所述掩模层由光致抗蚀剂材料构成。

3.如权利要求1或2所述的微细图案形成方法，其特征在于：

在所述第一工序中，使用CF系气体、CHF系气体、或CH系气体中的任一种作为处理气体。

4.如权利要求1～3中任一项所述的微细图案形成方法，其特征在于：

所述间隙的宽度为50nm以下。

5.如权利要求1～4中任一项所述的微细图案形成方法，其特征在于：

所述第二工序，通过在对掩模层的下方形成的防反射层进行蚀刻后、对第一被蚀刻层进行蚀刻来进行。

6.如权利要求1～5中任一项所述的微细图案形成方法，其特征在于：

所述第三工序，通过在以覆盖第一被蚀刻层的方式将堆积物堆积后，利用CMP处理或回蚀处理使得所述第一被蚀刻层露出来进行。

7.如权利要求1～6中任一项所述的微细图案形成方法，其特征在于：

在所述第三工序中，埋入所述间隙中的掩模材料是与所述第一被蚀刻层不同的材质。

8.如权利要求1～7中任一项所述的微细图案形成方法，其特征在于：

所述第一被蚀刻层和所述第二被蚀刻层是相同的材质，在所述第一被蚀刻层和所述第二被蚀刻层之间形成有蚀刻停止层。

9.如权利要求8所述的微细图案形成方法，其特征在于：

所述第五工序通过除去在第一被蚀刻层的下方形成的蚀刻停止层之后，对第二被蚀刻层进行蚀刻来进行。

10.如权利要求8或9所述的微细图案形成方法，其特征在于：

所述第一被蚀刻层和所述第二被蚀刻层为多晶硅，所述蚀刻停止层为硅氧化膜或硅氮化膜。

11.如权利要求1～7中任一项所述的微细图案形成方法，其特征在于：

所述第一被蚀刻层为低介电常数膜材料，所述第二被蚀刻层为多晶硅，所述掩模材料为无定形碳。

12.如权利要求1～11中任一项所述的微细图案形成方法，其特征在于：

所述第五工序之后，还具有除去掩模材料的第六工序。