CN1495878A - 于半导体元件的制造中缩小间距的方法 - Google Patents

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Abstract

本发明的方法公开一种于半导体元件的制造中缩小间距的方法，首先在光阻特征图案上形成高分子材料层，以图案化底下的第一介电层以及导电层而形成第一介电特征图案以及导电特征图案。接着在第一介电特征图案以及导电特征图案的间隙中形成第二介电特征图案，再移除第一介电特征图案。之后在第二介电特征图案上形成第二高分子材料层，以使第二高分子材料层覆盖对应的部分导电特征图案，其是邻接第二介电特征图案。然后利用第二高分子材料层图案化导电套争图案，以移除被为高分子材料层覆盖的导电特征图案，以定义出第二导电特征图案，其中第一以及第二高分子材料层是以等离子增益型化学气相沉积法形成的。

Description

于半导体元件的制造中缩小间距的方法
技术领域
本发明是有关于一种半导体元件的制造方法，且特别是有关于一种缩小导电特征图案的间隙或是间距的方法。
背景技术
目前集成电路已广泛用于电子设备中，其包括家电用品、计算机网络设备以及精密的超级计算机。电子元件，诸如电阻器、电容器以及晶体管等等，典型的都是利用微影工艺在晶圆(例如硅晶圆)上制作。而上述的微影工艺通常会涉及许多工艺，其包括经过氧化或是沉积工艺形成的多种膜层、经湿式蚀刻或是反应性离子蚀刻而图案化的膜层以及掺杂工艺及热工艺等材料的修改工艺。
通常在微影工艺中，在能保持精确度的条件下都会尽量的缩小或是控制特征图案的关键尺寸，其例如是相邻的元件之间的空隙或间距尺寸。然而，为了避免短路或干扰情况的元件隔离区要求，将会增加整个集成电路的尺寸。因此，随着元件缩小化以及集成化，缩小间隙或是间距尺寸将变得非常重要。
但是因微影工艺本身的限制，将限制了元件间隙的最小值。在公知技术中，元件排列通常是彼此靠近且其已是微影工艺的极限。而且微影工艺的工艺步骤以及顺序都将会影响最后在晶圆上所形成的元件的间隙。因此，通过微影工艺以缩小相邻元件之间的间隙或是间距，以缩集成电路的尺寸是存在的一种需求。
发明内容
本发明的目的是提供一种半导体元件的制造方法，且特别是具有导电特征图案且具有缩小间隙或间距尺寸的半导体结构的制造方法。
为达到上述目的，本发明提供一种于半导体元件的制造中缩小间距的方法。该方法包括，首先提供一基底，基底上已形成有一导电层。接着，在导电层上形成一第一或顶盖介电层，并且在第一介电层上形成一光阻层，此光阻层具有至少一特征图案，较佳的的是多个特征图案。之后，在暴露的光阻层表面形成一第一高分子材料层，第一高分子材料层系用来图案化第一介电层以及导电层，以形成数个第一介电以及导电特征图案。第一介电以及导电特征图案包括：(a)至少一介电特征图案以及数个导电特征图案；(b)数个介电特征图案以及至少一导电特征图案；或是(c)数个介电特征图案以及数个导电特征图案。
移除第一高分子材料层以及光阻层，然后在介电特征图案以及部分底层导电特征图案上形成一第二介电层。接着，移除第二介电层的顶部，以使第二介电层的上表面与第一介电特征图案的上表面一致。之后，移除第一介电特征图案，以使第二介电层因此形成第二介电特征图案。
在保留下来的第二介电层(第二介电特征图案)上形成一第二高分子材料层，第二高分子材料层系覆盖每一导电特征图案的部分上表面，其中导电特征图案被第二高分子材料层覆盖之处相对邻近保留下来的第二介电层。第二高分子材料层系用来图案化导电特征图案，以移除每一导电特征图案的中心部位，而形成第二导电特征图案。后续，再移除第二高分子材料层以及保留下来的第二介电层。
所形成的结构包括基底以及数个第二导电特征图案，其数量为原先导电特征图案的两倍。第二导电特征图案的间隙或间距尺寸相较于原先的导电特征图案已明显的缩小。
附图说明
图1是包括形成一导电层在一基底上，一顶盖介电层形成在导电层上以及一对光阻特征图案形成在顶盖介电层上的剖面示意图；
图2是图1多层堆栈的剖面示意图，其中第一高分子材料层系形成在每一光阻特征图案其暴露的表面上；
图3是图1多层堆栈的剖面示意图，其中其是以第一高分子材料层而将顶盖介电层以及导电层图案化，以形成介电特征图案以及底层的导电特征图案，且光阻曾以及高分子材料曾已经移除；
图4是图3多层堆栈的剖面示意图，其中第二介电层位于介电特征图案上；
图5是图4多层堆栈的剖面示意图，其中第二介电层的顶部已被移除，因此保留下来的第二介电层的上表面几乎与介电特征图案的上表面一致；
图6是图5多层堆栈的剖面示意图，其中介电特征图案已被移除；
图7是图6多层堆栈的剖面示意图，其中在保留下来且暴露的第二介电层上形成有第二高分子材料层；
图8是图7多层堆栈的剖面示意图，其中第二高分子材料层用来图案化导电特征图案，以使导电特征图案的中心部位被移除，而形成第二导电特征图案；
图9是图8多层堆栈的剖面示意图，其中第二高分子材料层已被移除；以及
图10是图9多层堆栈的剖面示意图，其中保留下来的第二介电层已被移除。
10：基底
12；导电层
12a、12b、12c、12d、12e、12f：导电特征图案
14、40：介电层
14a、14b、40a、40b、40c：介电特征图案
16：光阻特征图案
18、70a、70b、70c：高分子材料层
P1、P2：间距
L1：宽度
S1：间隙
具体实施方式
下文特举本发明较佳的实施例，并配合所附图式作详细说明。在此，图标中相似或相同的构件是以相同的标号表示。值得注意的是，图标为简图，其并非实际的尺寸比例。为了使本发明更加明显易懂，方向，诸如顶部、底部、左边、右边、上面、下面、上方、下方、底下、后方以及前方都是以图标为基准，上述的方向并不限制本发明的范围。
在此所描述的工艺步骤以及结构并非一完整的流程以在一半导体晶圆上制造具有缩小间距电路元件。本发明可以与许多公知已在使用的集成电路制造技术结合，且一般已在实行的工艺步骤亦包括在本发中。
请参照图1，其为一多层堆栈结构的剖面示意图，其包括一基底10(例如是硅基底)，且基底10上已形成有一导电层12以及形成在导电层12上的一顶盖介电层14。虽然基底10较佳的是硅基底，但是基底10的材质亦可以是氮化锗、砷化锗或是公知技术中其它任何适用的材质。导电层12例如是一多晶硅层，而顶盖介电层14例如是一氮化硅层。导电层12例如是利用化学气相沉积法(CVD)形成，其包括低压化学气相沉积法。而顶盖介电层14例如是以长晶或是CVD沈积形成，其包括等离子增益形化学气相沉积法以及低压化学气相沉积法。
在介电层14上形成一对光阻特征图案16，光阻特征图案16例如是图案化一光阻层而形成的，其例如是以公知的方法，将一光阻层旋涂到晶圆上；之后将晶圆放置在一步进机(用于图案化晶圆之微影工具)中，且对齐于一光罩，并以紫外光照射以曝光之，此光罩的尺寸可以是只足够大到覆盖晶圆的一小部份，因此需步进且多次的对晶圆进行曝光，直到晶圆整个部分或是预定的部分都被紫外光曝光为止；之后晶圆会被移至一化学浴中以溶解未被紫外光曝光的光阻，即可形成图案化的光阻层，其包括光阻特征图案16。在一实例中，若是以248nm波长作为微影工艺的曝光光源，光阻特征图案16之间的间隙约为0.13微米至0.15微米。
请参照图2，一高分子材料层18是形成在每一光阻特征图案16被暴露的表面上。在一较佳实施例中，形成高分子材料层18的方法例如是利用等离子增益型化学气相沉积法。高分子材料层18可以利用如美国申请案第09/978,546号所揭露的方法及设备来形成。在本实施例中，高分子材料层18包括碳氟化合物，且其顶部的厚度为0至500nm，侧边的厚度为30nm至70nm。虽然顶部厚度与侧边厚度可以作多种变化，但在一实施例中，两处的厚度几乎相等。关于高分子材料层18的形成，在一实施例中可以是用蚀刻机来进行，其工艺参数在反应中系控制其沉积/蚀刻率，以使高分子材料形成在光阻层16的顶部及侧壁。在此，反应气体较佳的是使用与底下的介电层14以及导电层12不反应的气体。
请参照图3，利用高分子材料层18图案化图1的导电层12以及顶盖介电层14，以形成数个导电特征图案12a、12b以及数个介电特征图案14a、14b。在本实施例中，导电特征图案12a、12b与介电特征图案14a、14b成交替样式，在光阻层16上的高分子材料层18后续作为蚀刻罩幕，用以图案化底下的导电层12以及顶盖介电层14。在图案化导电层12以及介电层14之后，移除高分子材料层18以及光阻层16。此移除方法例如是利用灰化以及/或溶剂溶解的方式以移除高分子材料层18以及光阻层16。其它任何已知且适用的技术也可以用来移除高分子材料层18以及光阻层16。
在此，所使用的“间距”是指特征图案边缘之间的距离，例如是导电特征图案12a与邻接的特征图案其对应边缘的距离，其譬如是特征图案12b。在图3中，导电特征图案12a以及12b之间的间距标示成“P1”，在一较佳实施例中，所形成的间距P1为形成导电特征图案12a以及导电特征图案12b的工艺允许的最小值。在图3中，“L1”表示每一导电特征图案12a、12b的宽度。而导电特征图案12a、12b之间的间隙为“S1”，其小于L1。在图2以及图3可知，S1等于两光阻特征图案16之间的距离减去光阻特征图案16侧壁上高分子材料层18的厚度。在图3中，间距P1系等于L1加上S1。
请参照图4，第二介电层40形成在暴露的基底10上以及导电特征图案12a、12b以及对应的介电特征图案14a、14b上。第二介电层40可以是，例如二氧化硅(氧化层)及/或旋涂层(SOG)。在本实施例中，旋涂层包括旋涂氧化硅层，其例如是混合在一易挥发溶剂中的硅酸盐、磷硅酸盐及/或硅氧烷的混合物。在进行旋转涂布的步骤之后，会加热旋涂层(例如是烘烤)，以形成旋涂氧化硅介电层。
请参照图5，平坦化第二介电层40直到第二介电层40保留下来的部分40a、40b、40c的上表面与介电特征图案14a、14b的上表面几乎一致。在一较佳实施例中，是移除第二介电层40直到介电特征图案14a、14b暴露出来，例如第二介电层40是一旋涂氧化硅层，其平坦化的方法是利用化学机械研磨法(CMP)或是回蚀刻技术。熟悉半导体工艺技术者皆知，CMP是一种应用在例如氧化硅与金属的研磨工艺，用以抛光晶圆的表面。化学研磨液可以利用“沙粒”的作用以创造出平坦的表面。平坦的表面在某些情况是需要的，例如为了后续工艺步骤而需保持适当的深度，在本发明中，其可以确保适当的形成高分子材料层。当然，平坦化第二介电层40的方法亦可以采用回蚀刻工艺。
请参照图6，移除介电特征图案14a、14b，暴露出导电特征图案12a、12b的上表面。在一较佳实施例中，移除介电特征图案14a、14b的方法例如是通过一选择性蚀刻工艺以移除介电特征图案14a、14b的实质量材料(例如是全面)，而不会移除第二介电层40保留下来的部分40a、40b、40c的实质量材料。
请参照图7，在第二介电层40保留下来的部分40a、40b、40c上分别形成第二高分子材料层70a、70b、70c，其同时覆盖住邻接于第二介电层40保留下来的部分40a、40b、40c的部分导电特征图案12a、12b。在一较佳实施例中，形成高分子材料层70a、70b、70c的方法是利用先前所述的等离子增益型化学气相沉积法。请参照图8，利用高分子材料层70a、70b、70c图案化导电特征图案12a、12b，以移除被暴露出来的导电特征图案12a、12b(例如是中心部分)。在此，中心部分系指未被高分子材料层覆盖的部分，而不需限定是中间部分。高分子材料层70a、70b、70c是作为蚀刻罩幕，用以图案化高分子材料层底下的导电特征图案12a、12b。导电特征图案12a、12b被图案化之后便形成第二导电特征图案12c、12d、12e、12f，如图8所示。第二导电特征图案12c、12d的形成是通过移除导电特征图案12a中心部分(图3至图7)而形成，第二导电特征图案12e、12f的形成系通过移除导电特征图案12b中心部分(图3至图7)而形成。
依据本发明的一目的，高分子材料层(例如70a、70b)形成在数个介电特征图案(40a、40b)上，因此覆盖在部分至少一导电特征图案(例如12a)上的部分高分子材料层系邻接于数个介电特征图案。上述的结构如图7所示，高分子材料层是用来图案化至少一导电特征图案，以移除至少一导电特征图案其未被高分子材料层覆盖的部分，以定义出数个第二导电特征图案(例如12c、12d)，如图8所示。
依据本发明另一目的，至少一高分子材料层(例如70b)形成在至少一介电特征图案(例如40b)上，以使部分至少一高分子材料层覆盖在邻接至少一介电特征图案的部分导电特征图案(例如12a、12b)上。而至少一高分子材料层将作为一罩幕以图案化数个导电特征图案，即移除数个导电特征图案未被至舍一高分子材料层覆盖的部分。
在本实施例中，移除暴露的部分其表面积与保留下来的部分的表面积相等。换言之，形成在介电特征图案40a、40b、40c侧壁上的高分子材料层70a、70b、70c的厚度等于第二导电特征图案12c、12d、12e、12f的宽度。在另一实施例中，可以在邻接于每一导电特征图案处形成另一高分子材料层，以形成更多数量的第二导电特征图案。例如两高分子材料层70a、70b形成在导电特征图案12a(图7)周围0度与180度之处，三高分子材料层(在相对于第二介电层的三部分)可以形成在导电特征图案12a(图7)周围0度、120度与240度之处。
请参照图9，移除高分子材料层70a、70b、70c，移除的方法例如是利用溶剂溶解，以去除高分子材料层70a、70b、70c。已知且是用的移除技术都可以用来移除高分子材料层70a、70b、70c。
请参照图10，移除第二介电层40保留下的部分40a、40b、40c(例如经湿式蚀刻或是干式蚀刻技术)。最后所形成的结构包括基底10，其具有第二导电特征图案12c、12d、12e与12f。在本实施例中，第二导电特征图案12c、12d、12e与12f之间的距离实质上相等。为了达到上述的间隙，保留下的部分40a、40b、40c的表面积可以通过调整第一高分子材料层18的厚度来达成，其与先前所述的实施例暴露的导电特征图案12a、12b表面积相同，其通过调整第二高分子材料层70a、70b、70c的厚度来达成。例如，第二导电特征图案12d、12e之间的距离可以通过调整第一高分子材料层18的厚度来控制，而第二导电特征图案12c、12d之间的距离例如是通过调整第二高分子材料层70a、70b的厚度来控制。另外，第二导电层12c、12d、12e、12f的尺寸可以通过改变高分子材料层18、70a、70b、70c而变化，其它间隙、尺寸以及分布可以依导电特征图案12c、12d、12e、12f而设置，上述调整的各种变化的结合或修饰都可以依照所需来进行。
请参照图9，在上述工艺之后，所形成的第二导电特征图案12c、12d、12e、12f之间的间距标示成“P2”，其中间距P2远小于图3中的间距P1。换言之，第二导电特征图案12c、12d、12e、12f的间距P3相较于导电特征图案12a、12b已缩小许多，其例如是间距P2约为间距P1的一半。另外，上述的方法可以适用在许多微影工艺中，而导电特征图案之间缩小的间距将有助于半导体晶圆上集成电路积极度的提升。
在上述另一实施例中，介电层14为一氧化硅层，第二介电层40为一氮化硅层，最后所形成的结构是相同的，其包括基底10，基底上10具有第二导电特征图案12c、12d、12e、12f。因此顶盖介电层14以及第二介电层40是以不同材质形成，如此顶盖介电层才可以与第二介电层14之间选择性的移除(蚀刻)。
值得注意的是，上述的结构与方法可以用在许多不同的元件上包括金属氧化半导体(MOS)元件，而这些元件亦可以应用在内存元件结构，例如是只读存储器(ROM)结构以及随机存取内存(RAM)结构。

Claims (24)

1.一种于半导体元件的制造中缩小间距的方法，其特征是，该方法包括：
提供一半导体基底，其具有至少一导电特征图案以及与其邻接排列的复数个介电特征图案；
在该些介电特征图案上形成高分子材料层，且部分该高分子材料层覆盖住邻接于该些介电特征图案的部分该至少一导电特征图案；以及
利用该高分子材料层图案化该至少一导电特征图案，以移除未被该高分子材料层覆盖的该至少一导电特征图案，以定义出复数个第二导电特征图案。
2.如权利要求1所述的方法，其特征是，
该至少一导电特征图案包括复数个导电特征图案。
3.如权利要求2所述的方法，其特征是，该些导电特征图案排列在该半导体基底上，且与该些介电特征图案呈交替样式。
4.如权利要求3所述的方法，其特征是，一导电特征图案上被移除部分的表面积等于其中一该些第二导电特征图案的表面积。
5.如权利要求4所述的方法，其特征是，
图案化该些导电特征图案而产生的该些第二导电特征图案的数目至少等于该导电特征图案的两倍；以及
该方法更包括移除该高分子材料层。
6.如权利要求2所述的方法，其特征是，该高分子材料层包括第二高分子材料层，该些介电特征图案包括第二介电特征图案，且提供该半导体基底包括：
(a)提供一基底，该基底上已形成有一导电层；
(b)在该导电层上形成一第一介电层；
(c)在该第一介电层上形成复数个光阻特征图案；
(d)在每一该些光阻特征图案被暴露的表面上形成第一高分子材料层；
(e)利用该第一高分子材料层图案化该第一介电层以及该导电层，以形成复数个导电特征图案以及位在其上方的复数个第一介电特征图案；
(f)移除该第一高分子材料层以及该些光阻特征图案；
(g)在该些第一介电特征图案以及该些导电特征图案上形成一第二介电层；
(h)移除该第二介电层的顶部，以使该第二介电层的上表面与每一该些第一介电特征图案的上表面实质上一致；以及
(i)移除该些第一介电特征图案，以使该第二介电层形成复数个第二介电特征图案。
7.如权利要求6所述的方法，其特征是，更包括从该些第二导电特征图案上移除该第二高分子层以及移除该些第二介电特征图案。
8.一种半导体元件的结构，其特征是，是以权利要求1所述的方法所制成。
9.如权利要求8所述的结构，其特征是，该些第二导电特征图案的间距小于利用步骤(a)至步骤(e)所产生的间距。
10.如权利要求6所述的方法，其特征是，
该导电层包括多晶硅；
该光阻特征图案依照一预定的图案来作排列；
移除该些第一介电特征图案的方法利用一选择性蚀刻工艺；及
形成该第一高分子材料层以及该第二高分子材料层的方法是利用一等离子增益型化学气相沉积法。
11.如权利要求10所述的方法，其特征是，形成该第二介电层的方法是利用一旋转涂怖法(SOG)。
12.如权利要求6所述的方法，其特征是，该第一介电层包括氮化硅，该第二介电层包括氧化硅。
13.如权利要求6所述的方法，其特征是，该第一介电层包括氧化硅，该第二介电层包括氮化硅。
14.如权利要求6所述的方法，其特征是，移除该第二介电层的顶部的方法是利用一平坦化技术来达成。
15.如权利要求6所述的方法，其特征是，
该些光阻特征图案具有侧壁；以及
该第一高分子材料层是以一预定厚度形成在对应的该些光阻特征图案的二侧壁上，且其中二该些第一介电特征图案之间的距离系等于其中二该些光阻特征图案之间的距离减去位于该二侧壁上的该第一高分子材料的厚度。
16.如权利要求2所述的方法，其特征是，
该介电特征图案具有侧壁；
该些第二导电特征图案具有宽度；以及
形成在该些介电特征图案的该侧壁上的该高分子材料层，其厚度等于该些第二导电特征图案的宽度。
17.一种于半导体元件的制造中缩小间距的方法，其特征是，该方法包括：
提供一半导体基底，其具有复数个导电特征图案以及与其邻接排列的至少一介电特征图案；
在该至少一介电特征图案上形成至少一高分子材料层，且部分该至少一高分子材料层系覆盖住邻接于该至少一介电特征图案的部分该些导电特征图案；以及
利用该至少一高分子材料层图案化该些导电特征图案，以移除未被该至少一高分子材料层覆盖的该些导电特征图案。
18.如权利要求17所述的方法，其特征是，在图案化的步骤之后，移除该至少一高分子材料层以及该至少一介电特征图案。
19.如权利要求17所述的方法，其特征是，该至少一介电特征图案包括复数个介电特征图案，且该至少一高分子材料层包括复数个高分子材料层。
20.如权利要求19所述的方法，其特征是，该些介电特征图案的上表面更配置在由该基底而超过该些导电特征图案的上表面。
21.如权利要求19所述的方法，其特征是，
该高分子材料层是作为一蚀刻罩幕以图案化该些导电特征图案，而形成复数个第二导电特征图案；以及
该高分子材料层是以等离子增益型化学气相沉积法而形成的。
22.如权利要求21所述的方法，其特征是，该高分子材料层包括第二高分子材料层，该些介电特征图案包括第二介电特征图案，且提供该半导体基底包括：
(a)提供一基底，该基底上已形成有一第一介电层、一导电层以及位于该第一介电层上的复数个光阻特征图案；
(b)在每一该些光阻特征图案被暴露的表面上形成第一高分子材料层；
(c)利用该第一高分子材料层图案化该第一介电层以及该导电层，以形成复数个导电特征图案以及位在其上方的复数个第一介电特征图案；
(d)移除该第一高分子材料层以及该些光阻特征图案；
(e)在该些第一介电特征图案以及该些导电特征图案上形成一第二介电层；
(f)移除该第二介电层的顶部，以使该第二介电层的上表面与每一该些第一介电特征图案的上表面实质上一致；以及
(g)移除该些第一介电特征图案，以使该第二介电层形成复数个第二介电特征图案。
23.如权利要求21所述的方法，其特征是，该导电特征图案包括多晶硅。
24.如权利要求21所述的方法，其特征是，第二介电特征图案包括旋转涂怖(SOG)介电层。
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