TWI587387B - A method of processing the substrate to be treated, and a plasma processing apparatus - Google Patents

A method of processing the substrate to be treated, and a plasma processing apparatus Download PDF

Info

Publication number
TWI587387B
TWI587387B TW102132895A TW102132895A TWI587387B TW I587387 B TWI587387 B TW I587387B TW 102132895 A TW102132895 A TW 102132895A TW 102132895 A TW102132895 A TW 102132895A TW I587387 B TWI587387 B TW I587387B
Authority
TW
Taiwan
Prior art keywords
distance
gas
plasma
upper electrode
mounting table
Prior art date
Application number
TW102132895A
Other languages
English (en)
Other versions
TW201426856A (zh
Inventor
Yoshihide Kihara
Hiromi Mochizuki
Masanobu Honda
Masaya Kawamata
Ken Kobayashi
Ryoichi Yoshida
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201426856A publication Critical patent/TW201426856A/zh
Application granted granted Critical
Publication of TWI587387B publication Critical patent/TWI587387B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32532Electrodes
    • H01J37/32541Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32532Electrodes
    • H01J37/32568Relative arrangement or disposition of electrodes; moving means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32532Electrodes
    • H01J37/32577Electrical connecting means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32733Means for moving the material to be treated
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67109Apparatus for thermal treatment mainly by convection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Description

對受處理基體進行處理之方法、以及電漿處理裝置
本發明之實施形態係關於一種對受處理基體進行處理之方法,以及電漿處理裝置。
半導體裝置之製造程序中,為了針對受蝕刻層形成所欲之形狀,例如溝或孔,而會使用遮罩來蝕刻受蝕刻層。受蝕刻層之蝕刻以往係使用阻劑遮罩。然而,阻劑遮罩對受蝕刻層用之蝕刻劑氣體或其電漿之耐受性較低,而無法將圖案維持至受蝕刻層之蝕刻結束為止。
於是,便採行使用藉由蝕刻來將阻劑遮罩之圖案轉印於硬遮罩層所形成之硬遮罩,來進行受蝕刻層之蝕刻的方法。該方法中,阻劑遮罩也會暴露在硬遮罩形成時之硬遮罩層用蝕刻劑氣體或其電漿。從而,阻劑遮罩便要有對硬遮罩層用蝕刻劑氣體及其電漿之耐受性,亦即,蝕刻耐受性。
為了提高阻劑遮罩之蝕刻耐受性,以往係採用在硬遮罩層之蝕刻前,將阻劑遮罩暴露於氫的活性基來將阻劑遮罩硬化之硬化(cure)處理。此般之硬化處理係記載於專利文獻1。
【先前技術文獻】 【專利文獻】
專利文獻1:日本特開2007-189153號公報
半導體裝置的製造中,有著受處理基體所形成之形狀越來越細微化之傾向。又,有需要減低受處理基體全區域中所形成之形狀尺寸差異。
為此,便需要提升阻劑遮罩的尺寸精度,進一步地,提升對於硬遮罩的阻劑遮罩之圖案轉印精度。
本發明一面相係關於一種對受處理基體進行處理之方法。受處理基體係具有受蝕刻層、設於該受蝕刻層上之硬遮罩層、以及設於該硬遮罩層上之阻劑遮罩。該方法係包含:(a)在處理容器內所設置之載置台上將該受處 理基體載置的狀態下,在處理容器內將阻劑遮罩暴露於激發含氫氣體的電漿所發生之氫的活性基之工序;(b)在以氫的活性基將阻劑遮罩暴露之該工序後,在處理容器內激發蝕刻劑氣體的電漿,而將硬遮罩層蝕刻之工序。含氫氣體的電漿及蝕刻劑氣體的電漿係藉由在上部電極上施加電漿激發用之高頻電力,而在上部電極與構成對向配置在該上部電極的載置台之下部電極之間發生高頻電場來激發。該方法中,在將硬遮罩層蝕刻之該工序(b)中的上部電極與載置台之間的距離係設定為較將阻劑遮罩暴露於氫的活性基之該工序(a)中的上部電極與載置台之間的距離要大。
該方法之工序(a)中,係藉由將阻劑遮罩暴露於氫的活性基來將阻劑遮罩改質,亦即使其能夠硬化。又,將阻劑遮罩暴露於氫的活性基,會以將該當阻劑遮罩之支鏈切斷的結果來提升阻劑遮罩的尺寸精度,例如LWR(Line Width Roughness)、LER(Line Edge Roughness)、以及SWR(Space Width Roughness)。另一方面,將阻劑遮罩長時間暴露於含氫氣體的電漿,會減低阻劑遮罩的厚度。該原因推測為阻劑遮罩之構成材料的主鏈也發生了損傷之故。本方法係藉由在上部電極與載置台之間為較短距離的狀態下實施工序(a),來達成將阻劑遮罩靠近於電漿的發生區域。該結果係能將阻劑遮罩暴露於更多氫的活性基,而能在短時間內對阻劑遮罩實施硬化處理。因此,本方法係可使得維持至硬化處理(工序(a))結束時的阻劑遮罩之厚度變大,而在硬遮罩層之蝕刻時長時間維持阻劑遮罩。
又,本方法中,係藉由在蝕刻硬遮罩層時將上部電極與載置台之間的距離設定為較大,而能將受處理基體在電漿的擴散區域中處理。一種實施形態中,係為了將受處理基體配置在電漿的擴散區域而能將上部電極與載置台之間的距離例如在載置台的上面中以貝克勒數成為1以下之方式來設定。藉由如此般在電漿的擴散區域中蝕刻硬遮罩層,來達到將阻劑遮罩的圖案高精度地轉印於硬遮罩層,又,可達到減低受處理基體的全區域中之硬遮罩的圖案尺寸差異。另外,藉由在擴散區域中蝕刻硬遮罩層,雖然對硬遮罩層的蝕刻所需要的時間變長,但如上述般,因為能夠縮短對阻劑遮罩硬化處理的處理時間,故對硬遮罩層蝕刻的長時間化的影響會降低。
一種實施形態中,對受處理基體進行處理之方法更包含有使用藉由將硬遮罩層蝕刻之工序而從硬遮罩層所形成之硬遮罩層,來將受蝕刻層蝕刻 之工序(c)。該實施形態的方法中,硬遮罩係由TiN所構成,在將受蝕刻層蝕刻之工序(c)中,會在處理容器內生成氟碳系氣體的電漿。在工序(c)中,將受蝕刻層蝕刻的工序(c)中之上部電極與載置台之間的距離亦可較將硬遮罩層蝕刻的工序(b)中之上部電極與載置台之間的距離要短。
一種實施形態中,將受處理基體進行處理之方法,亦可進一步地包含有在將阻劑遮罩暴露於氫的活性基之工序(a)中,或,在將阻劑遮罩暴露於氫的活性基之工序(a)與將硬遮罩層蝕刻之工序(b)之間,施加負的直流電壓於上部電極之工序(d)。該實施形態中,係藉由將處理容器內的正離子撞擊上部電極而從該上部電極釋放二次電子。藉由如此般所釋放之二次電子照射阻劑遮罩,而能將阻劑遮罩進一步地改質。又,在一種實施形態中,上部電極亦可含有矽。根據該實施形態,便會藉由從該上部電極所釋放之矽來保護阻劑遮罩的表面。
一種實施形態中,將受蝕刻層蝕刻之工序(c)中亦可施加負的直流電壓在上部電極。藉由該實施形態,讓氟的活性基與上部電極的構成材料反應,而降低在處理容器內氟的活性基的量。藉此,便會降低由TiF所構成之硬遮罩層的蝕刻比例,其結果便可提高受蝕刻層與硬遮罩層之間蝕刻的選擇比。一種實施形態中,上部電極亦可含有矽。
關係於本發明其他面相的電漿處理裝置係具備有處理容器、載置台、上部電極、驅動機構、高頻電源、氣體供給系統、以及控制部。載置台係具有下部電極並配置於處理容器內。上部電極係對向配置於下部電極。驅動機構係讓載置台移動於配列有上部電極與下部電極之方向。高頻電源係施加電漿激發用的高頻電力在上部電極。氣體供給系統係將含氫氣體及蝕刻劑氣體供給於處理容器內。控制部係控制驅動機構及氣體供給系統。控制部係(1)讓驅動機構將上部電極與載置台之間的距離設定為第1距離,讓氣體供給系統供給含氫氣體,來發生含氫氣體的電漿,接著(2)讓驅動機構將上部電極與載置台之間的距離設定為較第1距離要大之第2距離,讓氣體供給系統供給蝕刻劑氣體,來發生蝕刻劑氣體的電漿。藉由該電漿處理裝置,可以上部電極與載置台之間的距離為較短的狀態下實施該工序(a)而處理阻劑遮罩。又,能以上部電極與載置台之間的距離設定為較大的狀態下實施該工序(b)。
一種實施形態中,氣體供給系統亦可進一步地供給氟碳系氣體,控制部亦可在讓蝕刻劑氣體的電漿發生後,讓驅動機構將上部電極與載置台之間的距離設定為較第2距離要短,並讓氣體供給系統供給氟碳系氣體,而發生氟碳系氣體的電漿。藉由該實施形態的電漿處理裝置,可實施該工序(c)。
一種實施形態中,電漿處理裝置亦可更具備連接於上部電極而發生負的直流電壓之直流電源。該實施形態中,控制部亦可在發生含氫氣體的電漿的期間中,或是,在發生含氫氣體的電漿後且在發生蝕刻劑氣體的電漿前,以將負的直流電壓施加在上部電極之方式來控制直流電源。藉此,便能使用從上部電極所產生的二次電子來改質阻劑遮罩。又,控制部亦可在發生氟碳系氣體的電漿之期間中,以將負的直流電壓施加在上部電極之方式來控制直流電源。藉此,可降低氟活性基的量。又,上部電極亦可含有矽。根據以矽所構成上部電極的形態,便能藉由上部電極所產生的矽來保護阻劑遮罩。又,藉由上部電極的矽與氟的活性基反應,便可減低處理容器以內的氟活性基的量。
如以上之說明,根據本發明的各種面相及實施形態,便能提供一種提升阻劑遮罩的尺寸精度,進一步地,提升對於硬遮罩之阻劑遮罩圖案的轉印精度的受處理基體的處理方法以及電漿處理裝置。
10‧‧‧電漿處理裝置
12‧‧‧處理容器
12a‧‧‧側壁
14‧‧‧載置台
16‧‧‧基台(下部電極)
18‧‧‧靜電夾具
20‧‧‧高頻電源(LF)
22‧‧‧供電棒
24‧‧‧匹配器
26‧‧‧冷卻元件
28‧‧‧直流電源(靜電夾具用)
32‧‧‧傳熱氣體供給部
34b‧‧‧外側電極部
34b1‧‧‧電極板
34b2‧‧‧電極支撐體
34c‧‧‧第1緩衝室
34d‧‧‧第2緩衝室
34h‧‧‧氣體噴射孔
40‧‧‧功率調整迴路
40d‧‧‧可變電容
42‧‧‧匹配器
44‧‧‧高頻電源(HF)
45‧‧‧直流電源
52‧‧‧隔板
54‧‧‧波紋管
66‧‧‧環
68‧‧‧螺桿軸
70‧‧‧馬達
72‧‧‧螺帽
FR‧‧‧聚焦環
FS‧‧‧分流器
GS‧‧‧氣體供給部
GS1~GS9‧‧‧氣體源
GM1~GM9‧‧‧流量控制器
GV1~GV9‧‧‧氣閥
HP‧‧‧加熱電源
HT(HT1、HT2)‧‧‧加熱器
Cnt‧‧‧控制部
W‧‧‧受處理基體
PRM‧‧‧阻劑遮罩
HL‧‧‧硬遮罩層
HL1‧‧‧第1層(TiN層)
HL2‧‧‧第2層(SOH層)
HL3‧‧‧第3層(SiON層)
HL4‧‧‧第4層(BARC)
HM‧‧‧硬遮罩層
HM2~HM4‧‧‧遮罩
EL‧‧‧受蝕刻層
圖1係概略地顯示一實施形態相關的電漿處理裝置之圖式。
圖2係顯示在圖1所示之功率調整迴路40的一範例之圖式。
圖3係顯示在圖1所示之氣體供給部GS的一例之圖式。
圖4係顯示受處理基體的一範例之剖面圖。
圖5係顯示一實施形態相關之受處理基體的處理方法之流程圖。
圖6係顯示工序S1中之處理容器內的狀態之圖式。
圖7係用以說明工序S1之圖式。
圖8係用以說明工序S2之圖式。
圖9係用以說明工序S3之圖式。
圖10係顯示載置台與上部電極之間的距離與滯留時間的關係之圖式。
圖11係顯示實施工序S3之處理的受處理基體之圖式。
圖12係顯示實施工序S3之處理的受處理基體之圖式。
圖13係顯示實施工序S3之處理的受處理基體之圖式。
圖14係顯示實施工序S3之處理的受處理基體之圖式。
圖15係顯示實施工序S4之處理的受處理基體之圖式。
圖16係用以說明工序S4之圖式。
圖17係顯示實驗例1及實驗例2的結果之圖式。
圖18係顯示實驗例3及實驗例4的結果之圖式。
圖19係顯示實驗例5及實驗例6的結果之圖式。
圖20係顯示硬遮罩的剖面形狀與實驗例8及9之評價方法之圖式。
圖21係用以說明就藉由電漿CVD法來對阻劑遮罩的保護膜之形成之圖式。
圖22係用以說明就有藉由一實施形態相關的方法中之PVD來對阻劑遮罩的保護膜之形成之圖式。
圖23係顯示實驗例13及14的處理後受處理基體W的TEM圖中阻劑遮罩PRM及保護膜PF的輪廓之圖式。
以下,便參照圖式就各種的實施形態進行詳細說明。另外,各圖式中會對相同或是相當的部分附加相同的符號。
首先,就一實施形態相關的電漿處理裝置進行說明。圖1係概略地顯示一實施形態相關的電漿處理裝置之圖式,係顯示該電漿處理裝置的剖面。圖1所顯示之電漿處理裝置10係平行平板型的電漿處理裝置。
電漿處理裝置10係具備處理容器12。處理容器12係區劃出作為其內部空間之處理空間S。處理容器12係具有沿軸線Z在上下方延伸之略筒形狀側壁12a。在該側壁12設置有將受處理基體(基板)W的搬出入口開閉之閘閥。
在處理容器12內設置有載置台14。載置台14係具有基台16及靜電夾具18。基台16係具有略圓盤形狀,並具有導電性。基台16係構成下部電極,可例如由鋁所構成。
基台16係透過供電棒22及匹配器24而連接有高頻電源20。高頻電源20係施加離子吸引用的既定高頻(例如,2MHz~27MHz)之高頻電力(亦即, 高頻偏壓電力)於下部電極,亦即基台16。
靜電夾具18係設置於基台16的上面。靜電夾具18係略圓盤形狀的構件,且具有絕緣層18a以及供電層18b。絕緣層18a係由陶瓷等絕緣體所構成的膜。供電層18b係作為絕緣層18a之內層而形成之導電性的膜。供電層18b係透過開關SW1而連接有直流電源28。從直流電源28對供電層18b施予直流電壓時,會發生庫倫力,而藉由該庫倫力來將受處理基體W吸附保持於靜電夾具18上。
一種實施形態中,基台16可具有能將靜電夾具18的熱吸收,而冷卻靜電夾具18的機能。具體而言,在基台16的內部係形成有冷媒流道16p。冷媒流道16p係連接有冷媒入口配管、冷媒出口配管,而該冷媒入口配管以及冷媒出口配管連接至冷卻元件26。冷媒係透過冷媒入口配管從冷卻元件26供給至冷媒流道16p,並透過冷媒出口配管從冷媒流道16p回到冷卻元件16之方式進行循環。載置台14係藉由在冷媒流道16p中循環適當的冷媒,例如冷卻水等,而可控制基台16及靜電夾具18在既定的溫度。
一種實施形態中,可在靜電夾具18與基台16之間設置有為加熱元件的加熱器HT。圖1所示範例中,加熱器HT係包含有加熱器HT1及加熱器HT2。該等加熱器HT1及HT2係連接於加熱電源HP。加熱器HT1係以圍繞軸線Z之方式環狀地延伸,來加熱包含有靜電夾具18中央之中央區域,而將包含有受處理基體W中央的中央區域加熱。又,加熱器HT2係在加熱器HT1的外側中以圍繞軸線Z之方式環狀地延伸。加熱器HT2係加熱較靜電夾具18中央區域要外側的區域,亦即,包含有靜電夾具18的邊緣之邊緣區域,而將包含有受處理基體W邊緣的邊緣區域加熱。依據相關之加熱器HT,便能依相對於該被處理基體W中心而位於放射方向之複數區域來控制受處理基體W的溫度。
又,電漿處理裝置10可更具備有氣體供給管線30、以及傳熱氣體供給部32。傳熱氣體供給部32係連接至氣體供給管線30。氣體供給管線30係延伸至靜電夾具18的上面,而在該上面中延伸為環狀。傳熱氣體供給部32係將例如所謂He氣體之傳熱氣體供給於靜電夾具18的上面與受處理基體W之間。
電漿處理裝置10係更具備有上部電極34。上部電極34係軸線Z方向 中設置在下部電極,亦即,基台16的上方,並透過處理空間S對向配置於下部電極。一種實施形態中,如圖1所示,上部電極34係能以將處理容器12的上部開口關閉之方式來加以設置。
一種實施形態中,上部電極34可包含有內側電極部34a及外側電極部34b。內側電極部34a係包含有電極板34a1及電極支撐體34a2。電極板34a1係具有導電性的構件,在一種實施形態中,係以矽所構成。電極板34a1係具有略圓盤形狀,係以該中心軸線一致於軸線Z之方式來加以設置。電極支撐體34a2係具有導電性,並例如以鋁所構成。電極支撐體34a2係支撐電極板34a1。
外側電極部34b係包含有電極板34b1及電極支撐體34b2。電極板34b1係具有導電性之構件,一種實施形態中,係以矽所構成。電極板34b1係在電極板34a1的外側中以軸線Z為中心而延伸為環狀。電極支撐體34b2係具有導電性,並例如以鋁所構成。電極支撐體34b2係在電極支撐體34a2的外側中以軸線Z為中心而延伸為環狀,並支撐電極板34b1。在該外側電極部34b與內側電極部34a之間係介設有絕緣構件36a,又,在外側電極部34b與處理容器12的上部之間係介設有其他的絕緣構件36b。
一種實施形態中,內側電極部34a可透過配線CL1,而外側電極部34b可透過配線CL2來連接至功率調整迴路40。該功率調整迴路40係透過匹配器42而連接有高頻電源44。高頻電源44係將電漿激發用的既定高頻(例如,27MHz以上)之高頻電力供給於上部電極34。
圖2係顯示圖1所示之功率調整迴路40的一範例之圖式。如圖2所示,功率調整迴路40可具有感應器40a及40b,以及電容40c及40d。從匹配器42延伸至功率調整迴路40的配線係在節點N1中連接至功率調整迴路40。該節點N1係連接有感應器40a的一端,而感應器40a另端係連接於配線CL2。又,節點N1係與感應器40a並聯地連接有可變電容40c的一端。該節點N1進一步地連接有感應器40b與可變電容40d的串聯迴路的一端。電容40c的另端,以及感應器40b與可變電容40d的串聯迴路的另端係連接於節點N2,而該節點N2係連接有配線CL1。
依據該功率調整迴路40,藉由調整可變電容40d的電容量,能調整從高頻電源44所供給而供給於內側電極部34a的高頻電力的功率,又,能調 整從高頻電源44所供給而供給於內側電極部34b的高頻電力的功率。藉此,能相對地調整內側電極部34a下方中之電漿密度與外側電極部34b下方中之電漿密度。其結果,能相對地調整受處理基體W的中央區域之處理速度與邊緣區域之處理速度。
再參照圖1。一實施形態中,內側電極部34a係透過開關SW2而連接有直流電源45。直流電源45在開關SW2為關閉狀態時,係對內側電極部34a施加負的直流電壓。
又,電漿處理裝置10中,上部電極34也具有作為淋灑頭之機能。一種實施形態中,係在內側電極部34a之電極支撐體34a2上形成有第1緩衝室34c及第2緩衝室34d。第1緩衝室34c係設置於電極支撐體34a2的中央部分。第2緩衝室34d係以圍繞第1緩衝室34c之方式延伸為環狀,而從第1緩衝室34c分離。第1緩衝室34c及第2緩衝室34d係透過分流器FS來連接至氣體供給部GS。又,從第1緩衝室34c及第2緩衝室34d係往下方延伸有通過電極支撐體34a2及34a1而連通至處理空間S之複數氣體噴射孔34h。
圖3係顯示圖1所示之氣體供給部GS的一範例之圖式。圖3所示之氣體供給部GS可具有氣體源GS1~GS12、閥GV1~GV12、質流控制器GM1~GM12。氣體源GS1~GS12係分別為H2氣體、N2氣體、CF4氣體、CHF3氣體、O2氣體、HBr氣體、He氣體、Cl2氣體、C4F8氣體、Ar氣體、CH4氣體、CH2F2氣體之氣體源。氣體源GS1~GS12係分別透過閥GV1~GV12及質流控制器GM1~GM12而連接至分流器FS。
電漿處理裝置10中,氣體供給部GS、分流器FS、第1及第2緩衝室34c及34b,以及複數氣體噴射孔34h係構成氣體供給系統。依據該氣體供給系統,從氣體源GS1~GS12的氣體中所選擇之氣體會藉由質流控制器來進行流量控制而供給至分流器FS。被供給於分流器FS的氣體,會以調整後的分配比藉由該分流器FS來供給至第1及第2緩衝室34c及34d,而從複數氣體噴射孔34h噴射至處理空間S內。連接於第1緩衝室34c的噴射孔34h係以對向於受處理基體W中央區域之方式來進行設置,又,連接於第2緩衝室34d的噴射孔34h係以對向於受處理基體W邊緣區域的方式來進行設置。從而,電漿處理裝置10中,能個別地調整供給至受處理基體W中央區 域上方之氣體流量與供給至受處理基體W邊緣區域上方之氣體流量。從而,能個別地調整受處理基體W中央區域之處理速度與受處理基體W邊緣區域之處理速度。
又,該電漿處理裝置10係具有能調整包含有下部電極之載置台14與上部電極34的距離之驅動機構。圖1所示的實施形態中,電漿處理裝置10係具有能將載置台14在軸線Z方向,亦即上下方向上移動的驅動機構。具體而言,電漿處理裝置中,係以包圍在載置台14周圍之方式設置有筒狀包圍部46。在筒狀包圍部46的上面係以包圍靜電夾具18之方式而設置有聚焦環FR。
筒狀包圍部46及基台16係藉由支撐台48加以支撐。支撐台48係包含有板部48a及筒狀的腳部48b。支撐台48的板部48a係連接有筒狀包圍部46的下端及基台16的下面,而該等筒狀包圍部46及基台16係固定於板部48a。腳部48b係從板部48a的下面往下方延伸。該支撐台48係以腳部48b的下端連接於支撐板50上面之方式而設置在支撐板50上,以固定於該支撐板50。
在支撐板50與筒狀包圍部46之間係設置有隔板52。隔板52係在支撐台48與處理容器12的側壁12a之間延伸為環狀。隔板52係設置有複數貫孔。又,在支撐板50的下面周緣部與處理容器12的下部之間係設置有筒狀的波紋管54。波紋管54係與處理容器12之側壁12a一同地區劃出透過隔板52而連通至處理空間S之排氣路徑VL,而將排氣路徑VL、所謂處理空間S之處理容器12內的空間從處理容器12的外側進行隔離。在處理容器12的下部係安裝有連通於排氣路徑VL之排氣管56,而該排氣管56係連接有排氣裝置58。
藉由波紋管54所圍繞之空間內係設置有腳部60、環狀板65以及腳部64。腳部60的上端係結合於支撐板50的下面,而腳部60的下端係結合於環狀板62的上面。環狀板62的下面係結合有腳部64的上端。該腳部64的下端係結合於環66的板部66a。
如圖1所示,環66係包含有該板部66a及2個柱狀部66b。板部66a係設置於處理容器12下部的下方。一種實施形態中,該板部66a係安裝有上述之匹配器24。又,在板部66a、支撐板50以及支撐台48的板部48a中 央係設置有延伸於軸線Z方向之貫孔,而上述供電棒22係通過板部66a的貫孔、環狀板62的內孔、支撐板50的貫孔以及支撐台48之板部48a的貫孔,而延伸至基台16。
柱狀部66b係從板部66a周緣向上方延伸。又,柱狀部66b係在側壁12a的外側中,與該側壁12a略平行地延伸。該等柱狀部66b係連接有滾珠螺桿之傳送機構。具體而言,2個螺桿軸68係在側壁12a的外側中而與2個柱狀部66b略平行地延伸。該等螺桿軸68係分別連接至2個馬達70。又,該等螺桿軸68係分別安裝有2個螺帽72。該等螺帽72係分別結合有2個柱狀部66。
依據相關驅動機構,藉由旋轉馬達70,使得螺帽72在軸線Z方向移動,亦即上下移動。隨著螺帽72的上下移動,間接地支撐於環66的載置台14便能在軸線Z方向移動,亦即上下移動。又,隨著載置台14的上下移動,會使得波紋管54伸縮。其結果,可將基台16,亦即下部電極與上部電極34之間的距離,在確保處理空間S氣密的同時,進行調整。
進一步地,一種實施形態中,電漿處理裝置10更具備有控制部Cnt。控制部Cnt可例如由可程序化的電腦所構成。控制部Cnt係連接於開關SW1、高頻電源20、匹配器24、高頻電源44、匹配器42、可變電容40d、開關SW2、氣體供給部GS、分流器FS、傳熱氣體供給部32、冷卻元件26、加熱電源HP、排氣裝置58以及馬達70。
控制部Cnt係基於輸入配方依照程式來動作,而將控制訊號送出。藉由來自控制部Cnt的控制訊號,可控制開關SW1的開閉、從高頻電源20的電力供給、匹配器24的阻抗、來自高頻電源44的電力供給、匹配器42的阻抗、可變電容40d的電容量、開關SW1的開閉、來自氣體供給部GS所提供氣體的選擇與流量、分流器FS的分配比、傳熱氣體供給部32的氣體供給、冷卻元件26的冷媒流量及冷媒溫度、加熱電源HP的電力供給、排氣裝置58的排氣、以及馬達70的驅動。
以下,就能藉由電漿處理裝置10處理的受處理基體W進行說明。圖4係顯示受處理基體的一範例之剖面圖。圖4所示之受處理基體W係具備有基板Sub、受蝕刻層EL、硬遮罩層HL、以及阻劑遮罩PRM。基板Sub例如為Si基板。受蝕刻層EL係設置於基板Sub的一主面上。受蝕刻層EL係例 如由橋甲基矽酸鹽或是SiN所構成。
硬遮罩層HL係設置於受蝕刻層EL上。一實施形態中,硬遮罩層HL可包含有在受蝕刻層EL上依序地層積之第1~第4層HL1~HL4。第1~第4層HL1~HL4係分別為TiN層、SOH(旋塗式硬遮罩)層、SiON層、反射防止膜(BARC)。阻劑遮罩PRM係設置於硬遮罩層HL上,並具有既定圖案。阻劑遮罩PRM係藉由將ArF阻劑曝光及顯影來來以製作。
以下,就在處理相關受處理基體W時之電漿處理裝置10的動作,及一實施形態相關之受處理基體的處理方法進行說明。圖5係顯示一實施形態相關之受處理基體的處理方法之流程圖。
如圖5所示,一實施形態相關之受處理基體的處理方法中,首先,進行圖4所示之將受處理基體W暴露於氫的活性基之工序S1。該工序S1中,在圖4所示之將受處理基體W載置於載置台14上的狀態中,將上部電極34與載置台14之間的距離設定為較小的第1距離。該第1距離係在50mm以下,例如35mm。然後在工序S1中,在處理容器12內中激發含氫氣體的電漿。
在以電漿處理裝置10實施工序S1的情況,係藉由來自控制部Cnt的控制訊號來驅動馬達70,如圖6所示,將上部電極34與載置台14之間的距離設定為第1距離nG。又,藉由來自控制部Cnt的控制訊號,從氣體源GS1提供H2氣體於處理容器12內,而供給高頻電力於上部電極34。藉此,處理容器12內便會激發H2氣體之電漿P。另外,在工序S1中,除H2氣體外,亦可從氣體源GS2供給N2氣體。
該工序S1中,係藉由激發含氫氣體的電漿,在處理容器12內發生稱為氫自由基的氫活性基。如圖7所示,阻劑遮罩PRM暴露於氫活性基時,會使得該阻劑遮罩PRM硬化。又,阻劑遮罩暴露於氫活性基時,該阻劑遮罩PRM的支鏈會從主鏈上被切斷,結果便會提升阻劑遮罩PRM的尺寸精度。具體而言,阻劑遮罩PRM的LWR(Line Width Roughness)、LER(Line Edge Roughness)以及SWR(Space Width Roughness)會變小。
又,工序S1中,受處理基體W如圖6所示,係暴露於靠近電漿P發生區域位置的氫活性基。亦即,工序S1中,以將阻劑遮罩PRM以短時間暴露於較多之氫活性基之方式,來設定受處理基體W的位置。從而,能縮短 阻劑遮罩PRM的LWR、LER及SWR成為所欲數值為止之工序S1的處理時間。如此般,本方法中,由於能縮短工序S1的處理時間,故可使得維持到工序S1結束時之阻劑遮罩PRM的厚度變大。這是因為當程序S1的處理時間變長,則會對阻劑遮罩PRM的主鏈發生損傷,但是本方法中藉由縮短了工序S1的處理時間而推測能減少對於阻劑遮罩PRM的主鏈之傷害。
接著,本方法中,如圖5所示,係實施施加負的直流電壓於上部電極34之工序S2。一實施形態中,在該工序S2之載置台14與上部電極34之間的距離係維持為第1距離nG。在電漿處理裝置中實施工序S2的情況,係在將受處理基體W載置在載置台14的狀態中,藉由來自控制部Cnt的控制訊號來關閉開關SW2。藉此,直流電源45所發生之負的直流電壓會施加於內側電極部34a。又,工序S2中,藉由來自控制部的控制訊號,從氣體源GS7供給He氣體至處理容器12內,並提供高頻電力至上部電極34。另外,工序S2中,亦可替代He氣體,而使用來自氣體源GS10所供給之Ar氣體等其他稀有氣體的其他氣體。又,工序S2中,亦可和He氣體或Ar氣體一同地,使用來自氣體源GS1所供給的H2氣體。
該工序S2中,如圖8所示,在處理容器12內藉由激發電漿所產生的正離子撞擊於上部電極34,藉此,會從上部電極34釋放出二次電子及矽。圖8中,以圓所圍繞之「+」係表示正離子,以圓所圍繞之「-」係表示二次電子,以圓所圍繞之「Si」係表示矽。工序S2中,二次電子會改質阻劑遮罩PRM,矽會沉積於阻劑遮罩PRM表面來保護阻劑遮罩PRM。亦即,工序S2中,係藉由PVD來將矽沉積於阻劑遮罩PRM上,而在阻劑遮罩PRM的表面沉積含矽的保護膜。
此處,便參照圖21及圖22,就藉由電漿CVD法所形成之保護膜與藉由PVD法所形成之保護膜的差異進行說明。圖21係用以說明就藉由電漿CVD法來對阻劑遮罩的保護膜之形成之圖式。圖22係用以說明就有藉由一實施形態相關的方法中之PVD來對阻劑遮罩的保護膜之形成之圖式。如圖21及圖22所示,阻劑遮罩PRM可含有圖案緻密地形成的區域RD(以下,稱為「緻密區域」RD)與圖案稀疏地形成之區域RI(以下,稱為「稀疏區域RI」)。阻劑遮罩PRM的圖案雖並不限定於此,但可具有例如從複數線LN所構成之線與空間的圖案。在緻密區域RD中,係以狹窄的間距來形 成複數線LN,稀疏區域RI中,係以較寬的間距來形成複數線LN。
在此般阻劑遮罩PRM上形成矽所構成之保護膜的情況,一般的方法係藉由使用SiCl4氣體等的電漿CVD法而將矽沉積於阻劑遮罩上來於阻劑遮罩PRM的表面形成保護膜PF。電漿CVD法中,Si自由基或含有Si分子的自由基會變得較多,來作為從SiCl4解離之活性基。圖21中,以圓所圍繞之「Si」係表示自由基。
自由基如圖21所示,係以多樣的入射角而照射至阻劑遮罩PRM。以此般入射角的自由基能在相鄰的線LN間之距離較大的稀疏區域RI中,進入至相鄰之線LN間的空間SP。從而,在稀疏區域RI中,會針對阻劑遮罩PRM的上面US、區劃出相鄰之線LN間的空間SP之阻劑遮罩PRM的側面SS以及空間SP的底面BS照射較均勻的自由基。其結果,在稀疏區域RI中,會使得形成在上面US的保護膜PF的厚度TTI、形成在側面SS的保護膜PF的厚度TS1以及形成在底面BS的保護膜PF的厚度TB1之相互差異變小。
另一方面,在相鄰之線LN間的距離較小的緻密區域RD中,如圖21所示,照射在阻劑遮罩PRM的上面US之自由基的量會變多,而進入至相鄰之線LN間的空間SP之自由基的量會變少。又,緻密區域RD中,因所形成之保護膜PF而使得空間SP之上部開口尺寸變小,使得自由基難以進入至空間SP。其結果,緻密區域RD中,雖然形成在上面US之保護膜PF的厚度TTD會變厚,但是形成在側面SS之保護膜PD的厚度TSD及形成在底面BS之保護膜PF的厚度TBD卻會變小。從而,使用電漿CVD法時,藉由緻密區域RD的線LN及保護膜PF所製作之複合體的寬度WD與藉由稀疏區域RI的線LN及保護膜PF所製作之複合體的寬度WI的差會變大。結果而言,電漿CVD法中,會難以在稀疏區域RI及緻密區域RD將硬遮罩層HL之蝕刻用遮罩的尺寸控制為相同。
相對於此,一實施形態的工序S2中,係不以CVD法,而藉由將正離子撞擊至上部電極34而從上部電極34釋放出之矽活性基來照射於阻劑遮罩PRM。亦即,一實施形態之工序S2中,係藉由PVD法,將矽活性基照射至阻劑遮罩PRM。雖然從上部電極34所釋放出之矽活性基係會朝向各個方向,但是上部電極34與受處理基體W之間的距離(GAP)變得越寬,會使得相對於該受處理基體W而垂直地入射之矽活性基的比例變得越大。為此, 如圖22所示,係針對受處理基體W而以高度直進性來加以照射。從而,緻密區域RD及稀疏區域RI的雙方中,矽活性基會進入相鄰之線LN間的空間SP。其結果,緻密區域RD及稀疏區域RI的雙方中,會針對於阻劑遮罩PRM的上面US、區劃出空間SP的阻劑遮罩PRM的側面SS以及空間SP的底面BS照射較均勻的離子。藉此,會使得形成於稀疏區域RI的阻劑遮罩PRM上面US之保護膜PF的厚度TT1、形成在稀疏區域RI的阻劑遮罩PRM側面SS之保護膜PF的厚度TSI、形成在稀疏區域RI的空間SP底面BS之保護膜PF的厚度TBI、形成在緻密區域RD的阻劑遮罩PRM上面US之保護膜PF的厚度TTD、形成在緻密區域RD的阻劑遮罩PRM之側面SS的保護膜PF的厚度TSD、形成在緻密區域RD之空間SPD底面BS的保護膜PF的厚度TBD之相互差異變小。亦即,使用PVD法之一實施形態的工序S2中,能在稀疏區域RI與緻密區域RD將硬遮罩層HL的蝕刻用遮罩尺寸控制為相同。
另外,在工序S2實施時,上部電極34與載置台14之間的距離可為第1距離nG,或是,可較該第1距離nG要大。例如,在工序S2實施時之上部電極34與載置台14之間的距離可為100mm以上。又,上述方法中,工序S2係在工序S1後且在工序S3之前所進行。然而,工序S2亦可與工序S1同時進行。該情況下,工序S1及工序S2中,會將稀有氣體例如Ar氣體,以及H2氣體供給至處理容器12內。又,在工序S1及工序S2同時實施時之上部電極34與載置台14之間的距離可為第1距離nG,或,可較第1距離nG要大。例如,在工序S1與工序S2同時實施時之上部電極34與載置台14之間的距離可為100mm以上。
再次參照圖5。接著,本方法中,會實施將硬遮罩層蝕刻之工序S3。工序S3中,係將上部電極34與載置台14之間的距離設定為較第1距離nG要大之第2距離wG,並於處理容器12內激發蝕刻劑氣體的電漿。亦即,工序S3中,如圖9所示,受處理基體W會在從電漿P發生區域遠離的區域(亦即,擴散區域)中被處理。
更具體而言,第2距離wG係在載置台上的各位置,亦即,受處理基體W的各位置中以貝克勒數(Peclet number)成為1以下之方式來加以設定。該貝克勒數Pe係以下式(1)來表示。
Pe=uL/DAB…(1)
其中,u為氣體流速[m/s],DAB為氣體種類之相互擴散係數[m2/s],L為代表長度且為受處理基體W的半徑。
在貝克勒數大於1的情況,支配氣體之輸送會係「流動」,而在貝克勒數為1以下的情況,支配氣體之輸送會係「擴散」。貝克勒數在成為1以下之第2距離wG係例如為100mm以上。如此般藉由以受處理基體W的各位置中之貝克勒數成為1以下之方式,來設定第2距離wG,而使得受處理基體W於電漿P之擴散區域中被處理。
又,第2距離wG,亦即,在工序S3中將受處理基體W處理的區域可以在載置台14上,亦即,受處理基體W上的氣體滯留時間,亦即,滯留時間來加以定義。於是,滯留時間便會與處理空間S之容積及處理空間S之壓力成正比,而與氣體之流量成反比。處理空間S之容積為V(公升)、處理空間之壓力為P(Torr)、氣體之流量為Q(sccm),則滯留時間τ(秒)係以式(2)所表示。
τ=(P×V)/(Q)…(2)
將處理空間S之壓力P與氣體之流量Q固定,會使載置台14與上部電極34間之距離增加,並且增加處理空間S之容積,而伴隨於此,滯留時間會增加。滯留時間變長,會使得氣體容易在處理空間S內滯留,而在處理空間S內之氣體「流動」成分與「擴散」成分中,會被「擴散」成分加以支配。圖10係顯示在處理空間S之壓力固定為10mTorr(1.333Pa),並且氣體之流量固定為20sccm時,載置台14與上部電極34之間的距離與滯留時間的關係。例如,滯留時間在約0.05秒以上時,氣體之流量中會被擴散成分加以支配。從而,第2距離wG如圖10所示,係可定義為100mm以上。
如此般,在工序S3中,將受處理基體W在電漿P之擴散區域中處理的結果,會減低受處理基體W之全區域中的處理速度差異,並減低形成於硬遮罩層HL之圖案尺寸差異。另外,工序S3中,雖然為了將受處理基體W於擴散區域中被處理,而使得該工序S3的處理時間變長,但是由於能如上述般縮短工序S1的處理時間,故能減低工序S3之處理時間對於本方法全體之處理時間的影響。
以下,參照圖9,以及圖11~圖14來詳細說明工序S3。首先,在以電 漿處理裝置10實施工序S3的情況,會藉由來自控制部Cnt的控制訊號來驅動馬達70,如圖9所示,將上部電極34與載置台14之間的距離設定為第2距離wG。
接著,工序S3中,係藉由將第4層HL4及第3層HL3蝕刻,而形成如圖11所示般之遮罩HM3及HM4。在以電漿裝置10實施該處理的情況,藉由來自控制部Cnt的控制訊號,將來自氣體源GS3~GS5的CF4氣體、CHF3氣體以及O2氣體供給至處理容器12內,並供給高頻電力至上部電極34。藉此,在處理容器12內便會激發電漿,而將阻劑遮罩PRM之圖案轉印至第4層HL4及第3層HL3來形成遮罩HM3及HM4。
接著,在工序S3中,係藉由將第2層HL2蝕刻,而形成如圖12所示般之遮罩HM2。在以電漿處理裝置10實施該處理的情況,係藉由來自控制部Cnt的控制訊號,將來自氣體源GS5~GS7的O2氣體、HBr氣體以及He氣體供給至處理容器12內,並供給高頻電力至上部電極34。藉此,在處理容器12內會激發電漿,而將遮罩HM3及HM4的圖案轉印至第2層HL2來形成遮罩HM2。該處理中,由於激發氧氣的電漿,故阻劑遮罩PRM會被加以去除。另外,在工序S3之第2層HL2的蝕刻中,亦可使用來自氣體源GS10所提供之Ar氣體來取代He氣體。
接著,在工序S3中,藉由將第1層HL1蝕刻,而形成如圖3所示之遮罩HM。在以電漿處理裝置10實施該處理的情況,藉由來自控制部Cnt的控制訊號,將來自氣體源GS8的Cl2氣體供給至處理容器12內,並將高頻電力供給至上部電極34。藉此,在處理容器12內激發氯氣的電漿,而將遮罩HM2的圖案轉印至第1層HL1來形成硬遮罩HM。該處理中,由於激發氯氣的電漿,故遮罩HM3及HM4會被加以去除。另外,在工序S3之第1層HL的蝕刻中,除了Cl2氣體外,亦可使用從氣體源GS10所提供之Ar氣體及從氣體源GS11所提供之CH4氣體。
接著,在工序S3中,藉由於處理容器12內激發氧氣的電漿,來去除遮罩HM2。藉此,如圖14所示,便可得到於受蝕刻層EL具有硬遮罩層HM之受處理基體W。
接著,本方法中,會實施將受蝕刻層EL蝕刻之工序S4。該工序S4中,係設定為於其之上載置圖14所示之受處理基體W的載置台14與上部電極34 之間的距離會較第2距離wG要短的距離。一實施形態中,工序S4之載置台14與上部電極34之間的距離係設定為第1距離nG。又,工序S4中,係在處理容器12內激發受蝕刻層EL之蝕刻用蝕刻劑氣體,亦即,氟碳系氣體的電漿。藉此,如圖15所示,硬遮罩HM的圖案便會轉印至受蝕刻層EL。
在以電漿處理裝置10實施工序S4的情況,藉由來自控制部Cnt的控制訊號來驅動馬達70,而將上部電極34與載置台14之間的距離設定為較第2距離wG要短的距離,例如設定為第1距離nG。又,藉由來自控制部Cnt的控制訊號來從氣體源GS9將C4F8氣體供給至處理容器12內,並供給高頻電力至上部電極34。藉此,在處理容器12內激發C4F8氣體的電漿P。另外,工序S4中,除C4F8氣體外,亦可使用從氣體源GS3所供給之CF4氣體及從氣體源GS12所供給之CH2F2氣體。
又,一種實施形態中,亦可在工序S4中,施加負的直流電壓至上部電極34。具體而言,藉由來自控制部Cnt的控制訊號來關閉開關SW2,並將藉由直流電源45所發生之負的直流電壓施加至內側電極部34a。該工序S4中如圖16所示,在處理容器12內所發生正離子會藉由施加負的直流電壓在內側電極部34a來加速而撞擊至上部電極34,來從上部電極34上釋放出矽。釋放出之矽會與在處理容器12內所發生之稱為氟離子或氟自由基之氟活性基結合。藉此,工序S4中便能減少氟活性基的量。另外,圖16中,以圓圍繞之「+」係表示為正離子,以圓圍繞之「-」係表示為二次電子,以圓圍繞之「Si」係表示為矽。
氟活性基雖然有助於受蝕刻層EL的蝕刻,但在另一方面,也會將由TiN所構成之硬遮罩層HM蝕刻。工序S4中,受處理基體W係在靠近上部電極34的位置,亦即,在靠近電漿發生區域中被加以處理。一實施形態之工序S4中,如上述般之矽與氟活性基結合的結果,可減少過度地發生的氟活性基。藉此,可使得受蝕刻層EL之蝕刻結束時所殘留的硬遮罩層HM的厚度變大。
以上,雖已就各種實施形態加以說明,但不限定於上述實施形態而可有各種變形樣態。例如,在上述實施形態的電漿處理裝置中,雖係採用構成下部電極之載置台14會移動於軸線Z方向之構造,但是亦可採用上部電極34會移動於軸線Z方向之構造。
以下,就使用電漿處理裝置10所進行之實驗例來進行說明。
(實驗例1及實驗例2)
在實驗例1中係將載置台14與上部電極34之間的距離設定為35mm,在實驗例2中係將載置台14與上部電極34之間的距離設定為130mm,而實施直徑300mm的受處理基體W之阻劑遮罩PRM的硬化處理(工序S1)。實驗例1及實驗例2的雙方中,阻劑遮罩PRM係具有75nm的厚度且具有50nm的寬度的線及50nm的寬度的空間之線與空間圖案的阻劑遮罩。又,實驗例1及實驗例2之雙方中,將工序S1的處理時間作為參數來加以變更。實驗例1及實驗例2之其他條件如下。另外,下述之可變電容40d之級數,亦即CPI,係可變電容40d之電容量的變更單位,而CPI之數值係與可變電容40d的電容量成正比之值。
處理容器12內的壓力:50mTorr(6.66Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:300W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的功率:0W
H2氣體流量:120sccm
N2氣體流量:180sccm
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
在實驗例1及實驗例2中,係從工序S1後的阻劑遮罩PRM的SEM照片求出LWR、LER以及SWR的合計值,進一步地,測定工序S1後的阻劑遮罩PRM的厚度。將實驗例1及實驗例2的結果表示於圖17。圖17之(a)係顯示實驗例1及實驗例2之工序S1的處理時間與阻劑遮罩PRM的LWR、LER以及SWR的合計值之關係的圖表。又,圖17之(b)係顯示實驗例1及實驗例2之工序S1的處理時間與阻劑遮罩PRM的厚度之關係的圖表。
如圖17之(a)所示,實驗例1中,確認到以處理時間為20秒左右,取得了LWR、LER及SER的合計值為極小值(約5nm)。另一方面,實驗例2中,確認到即便處理時間為300秒,LWR、LER及SER的合計值係不會成為與實驗例1 之極小值的相同值。因此,確認到藉由在將受處理基體W配置於接近電漿發生區域的狀態下實施阻劑遮罩PRM的硬化處理(工序S1),可以短時間提升阻劑遮罩PRM的尺寸精度。
又,如圖17之(b)所示,確認到雖然在實驗例1中,20秒的處理時間後之阻劑遮罩PRM係具有50nm之厚度,但在實驗例2中,300秒的處理時間後之阻劑遮罩PRM係成為43nm的厚度。因此,確認到藉由在將受處理基體W配置於靠近電漿發生區域的狀態下以短時間來實施阻劑遮罩PRM的硬化處理(工序S1),能加大工序S1結束時之阻劑遮罩PRM的厚度。
(實驗例3~6)
實驗例3中,準備具有平坦地形成在直徑300mm的基板上之阻劑遮罩的受處理基體,而將O2氣體的流量作為參數而改變,並將該阻劑遮罩使用CF4氣體與O2氣體之混合氣體來進行蝕刻。實驗例4中,準備具有平坦地形成在直徑300mm的基板上之SiO2層的受處理基體,而將O2氣體的流量作為參數而改變,並將該SiO2層使用CF4氣體與O2氣體之混合氣體來進行蝕刻。另外,SiO2在將CF4氣體與O2氣體之混合氣體作為蝕刻劑氣體使用的蝕刻中,會具有類似於構成硬遮罩層之材料的特性。實驗例3及4的其他條件如下。
處理容器12內的壓力:50mTorr(6.66Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:500W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的功率:100W
CF4氣體流量:200sccm
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
上部電極34與載置台14之間的距離:150mm
蝕刻時間:60秒
又,實驗例5中,準備具有平坦地形成在直徑300mm的基板上之阻劑遮 罩的受處理基體,而將高頻電源20之高頻電力的功率作為參數而改變,並將該阻劑遮罩使用CF4氣體與O2氣體之混合氣體來進行蝕刻。實驗例6中,準備具有平坦地形成在直徑300mm的基板上之SiO2層的受處理基體,而將高頻電源20之高頻電力的功率作為參數而改變,並將該阻劑遮罩使用CF4氣體與O2氣體之混合氣體來進行蝕刻。實驗例5及6的其他條件如下。
處理容器12內的壓力:50mTorr(6.66Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:500W
高頻電源20之高頻電力的頻率:13MHz
CF4氣體流量:200sccm
O2氣體流量:20sccm
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
上部電極34與載置台14之間的距離:150mm
蝕刻時間:60秒 在各別的實驗例3及5中,係從蝕刻前的阻劑遮罩之厚度與蝕刻後的阻劑遮罩之厚度,以及蝕刻時間,計算出在受處理基體直徑上之複數點的阻劑遮罩之蝕刻速率。又,在各別的實驗例4及6中,係從蝕刻前的SiO2層之厚度與蝕刻後的SiO2層之厚度,以及蝕刻時間,計算出在受處理基體直徑上之複數點中的SiO2層之蝕刻速率。
實驗例3及實驗例4的結果顯示於圖18,實驗例5及6的結果顯示於圖19。圖18之(a)係顯示將O2氣體的流量作為參數來進行變化之實驗例3的結果,亦即,在受處理基體直徑上之複數點中所計算出的阻劑遮罩的蝕刻速率。圖18之(b)係顯示將O2氣體的流量作為參數來進行變化之實驗例4的結果,亦即,在受處理基體直徑上之複數點中所計算出的SiO2層的蝕刻速率。圖19之(a)係顯示將高頻電源20之高頻電力的功率(LF)作為參數來進行變化之實驗例5的結果,亦即,在受處理基體直徑上之複數點中所計算出的阻劑遮罩 的蝕刻速率。圖19之(b)係顯示將高頻電源20之高頻電力的功率(LF)作為參數來進行變化之實驗例6的結果,亦即,在受處理基體直徑上之複數點中所計算出的SiO2層的蝕刻速率。另外,圖18之(a)及(b),且圖19之(a)及(b)所示的圖表橫軸係顯示將受處理基體之中心作為「0」時之受處理基體直徑上的位置。
如圖18所示,由實驗例3及4係確認到藉由調整O2氣體的流量,便能調整SiO2層與阻劑遮罩之蝕刻速率。又,如圖19所示,由實驗例5及6係確認到藉由調整高頻電源20之高頻電力的功率,亦即,高頻偏壓電力,能分別調整SiO2層與阻劑遮罩的蝕刻速率。進一步地,如圖18及圖19所示,由實驗例3~6係確認到藉由在擴散區域中處理受處理基體,即便改變O2氣體之流量及高頻電源20之高頻電力的功率,也會降低受處理基體直徑上之各位置的蝕刻速率差異。
(實驗例7~9)
實驗例7中係將載置台14與上部電極34之間的距離設定為87mm,實驗例8中係將載置台14與上部電極34之間的距離設定為130mm,實驗例9中係將載置台14與上部電極34之間的距離設定為170mm,來進行直徑300mm的受處理基體之硬遮罩層蝕刻。實驗例7~9中係使用在受蝕刻層上具有100nm厚度之SOH層HL2,在該SOH層HL2上具有40nm的反射防止膜(Si-ARC)HL4來作為硬遮罩層HL,以及在Si-ARC上具有120nm厚度的ArF阻劑遮罩來作為阻劑遮罩PRM之受處理基體。阻劑遮罩係具有50nm寬度之線及50nm寬度之空間的線與空間圖案者。實驗例7~9之其他條件如下。
<Si-ARC的蝕刻>
處理容器12內的壓力:10mTorr(1.33Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:500W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的功率:50W
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
蝕刻劑氣體:CF4氣體(150sccm)、CHF3氣體(75sccm)、O2氣體(5sccm)
蝕刻時間:使用終點檢出(EPD)226nm 43秒
<SOH層的蝕刻>
處理容器12內的壓力:10mTorr(1.33Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:500W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的功率:100W
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
蝕刻劑氣體:O2氣體(20sccm)、Ar氣體(200sccm)
蝕刻時間:使用終點檢出(EPD)226nm 90秒
在實驗例7~9中,係測定在SOH層蝕刻後由硬遮罩層HL所形成的線之寬度(CD值),並計算出該寬度的3 σ。實驗例7~9之3 σ分別為5.1nm、3.7nm以及3.1nm。從而,由實驗例7~9,確認到藉由將上部電極34與載置台14之距離變大,並如實驗例8及9般在擴散區域中將硬遮罩層蝕刻,便能減低CD值的差異。
又,拍攝實驗例8及9所得到之受處理基體剖面的SEM照片,觀察由SOH層HL2所製作之遮罩HM2及由反射防止膜HL4所形成之遮罩HM4的剖面。如圖20所示,將實驗例8及9所得到之遮罩HM2及HM4的層積體之上部角斜切而成為斜面。此處,係分別在受處理基體之中心區域與邊緣區域中測定該斜面之高度a及寬度b,而求出中心區域斜面之高度a與邊緣區域斜面之高度a的差之絕對值|△a|,以及中心區域斜面之寬度b與邊緣區域斜面之寬度b的差之絕對值|△b|,並計算出|△a|+|△b|。其結果,實驗例8所得到之受處理基體的|△a|+|△b|為17.2nm,實驗例9所得到之受處理基體的|△a|+|△b|為1.7nm。因此,確認到上部電極34與載置台14之距離越 多,會使得受處理基體中央區域的硬遮罩層剖面形狀與邊緣區域的硬遮罩剖面形狀之差異越小。
(實驗例10)
實驗例10中,係使用與實驗例8相同之受處理基體,並設定CPI為110,而進行硬遮罩層之蝕刻。實驗例10之其他條件係與實驗例8相同。然後,拍攝實驗例10所得到的受處理基體之SEM照片,來取得∣Δa∣+∣Δb∣。其結果,實驗例10之∣Δa∣+∣Δb∣為5.3nm。從實驗例8之∣Δa∣+∣Δb∣與實驗例10之∣Δa∣+∣Δb∣可知般,確認到藉由相對地調整施加至內側電極部34a之高頻電力的功率與施加至外側電極部34b之高頻電力的功率,能降低受處理基體之中央區域與邊緣區域中所形成之硬遮罩的形狀差異。
(實驗例11及實驗例12)
實驗例11中,係對圖4所示之受處理基體W而實施工序S1~S4。又,實驗例12中,雖係對圖4所示之受處理基體W而實施工序S1~S4,但在工序S4中,係不施加負的直流電壓至上部電極34。以下,便顯示實驗例11及12所使用之受處理基體W的細節,以及,實驗例11及12之工序S1~S4的條件。
<受處理基體W>
直徑:300mm
受蝕刻層EL:橋甲基矽酸鹽層(500nm)
第1層HL1:TiN層(30nm)
第2層HL2:SOH層(200nm)
第3層HL3:SiON層(30nm)
第4層HL4:Si-ARC(35nm)
阻劑遮罩PRM:ArF阻劑遮罩(120nm)、50nm之線寬及50nm之空間寬度的線與空間圖案
<工序S1>
處理容器12內的壓力:50mTorr(6.66Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的電源:300W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的電源:0W
H2氣體流量:120sccm
N2氣體流量:180sccm
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:20℃
靜電夾具18之邊緣區域溫度:20℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
上部電極34與載置台14之間的距離:35mm
處理時間:20秒
<工序S2>
處理容器12內的壓力:50mTorr(6.66Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:300W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的功率:0W
直流電源45的電壓:900V
氣體:H2氣體(100sccm)、Ar氣體(800sccm)
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
上部電極34與載置台14之間的距離:35mm
處理時間:20秒
<工序S3>
處理容器12內的壓力:10mTorr(1.33Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:500W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的功率:50W
第4層HL4的蝕刻劑氣體:CF4氣體(150sccm)、CHF3氣體(75sccm)、O2氣體(5sccm)
第3層HL3的蝕刻劑氣體:CF4氣體(150sccm)、CHF3氣體(75sccm)、O2氣體(5sccm)
第2層HL2的蝕刻劑氣體:O2氣體(20sccm)、HBr氣體(40sccm)、He氣體(200sccm)
第1層HL1的蝕刻劑氣體:Cl2氣體(30sccm)、Ar氣體(200sccm)、CH4氣體(10sccm)
直流電源45的電壓:900V
氣體:H2氣體(100sccm)、Ar氣體(800sccm)
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
上部電極34與載置台14之間的距離:100mm
第4層HL4的蝕刻時間:20秒
第3層HL3的蝕刻時間:20秒
第2層HL2的蝕刻時間:使用終點檢出(EPD)226nm 100秒
第1層HL1的蝕刻時間:30秒
<工序S4>
處理容器12內的壓力:40mTorr(5.33Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:100W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的功率:200W
直流電源45的電壓(僅施加於實驗例11):300V
蝕刻劑氣體:CF4氣體(120sccm)、CH2F2氣體(12sccm)、C4H8氣體(8sccm)
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
上部電極34與載置台14之間的距離:40mm
實驗例11及12中,拍攝受蝕刻層EL蝕刻後之受處理基體W剖面的SEM照片,並求出線之上部CD值與底部CD值的差,亦即CD偏差值。又,測定受蝕刻層EL蝕刻後之硬遮罩HM,亦即,由第1層HL1所製作之硬遮罩HM的厚度。其結果,實驗例11之CD偏差值為5nm,實驗例11之硬遮罩HM的厚度為24nm。另一方面,實驗例12之CD偏差值為44nm,實驗例12之硬遮罩HM的厚度為15nm。從而,由該等實驗例11及12,確認到藉由在工序S4中施加負的直流電壓至上部電極34,能提高形成於受蝕刻層EL的線圖案之高度方向的垂直性。又,確認到能使得維持至受蝕刻層EL之蝕刻結束時之硬遮罩層HM的厚度變大。
(實驗例13及實驗例14)
實驗例13中,係將載置台14與上部電極34之距離設定為130mm,並對直徑300mm之受處理基體W的阻劑遮罩PRM同時實施工序S1及工序S2。阻劑遮罩PRM係具有80nm厚度,並具有在緻密區域RD中55nm寬度之線及55nm寬度之空間的線與空間圖案,且具有在稀疏區域RI中220nm寬度之線及440nm寬度之空間的線與空間圖案之阻劑遮罩。同時實施實驗例13之工序S1及工序S2時其他的條件如下。
處理容器12內的壓力:50mTorr(6.66Pa)
高頻電源44之高頻電力的頻率:60MHz
高頻電源44之高頻電力的功率:300W
高頻電源20之高頻電力的頻率:13MHz
高頻電源20之高頻電力的功率:0W
直流電源45的電壓:1000V
H2氣體流量:100sccm
N2氣體流量:800sccm
朝緩衝室34c與緩衝室34d之氣體的分配比例:50對50
靜電夾具18之中央區域溫度:30℃
靜電夾具18之邊緣區域溫度:30℃
冷卻元件26的冷媒溫度:10℃
CPI:36Step
處理時間:20秒
又,在實驗例14中,係在對與實驗例13之受處理基體W相同之受處理基體的阻劑遮罩PRM施行藉由H2氣體的電漿之硬化處理後,進行電漿CVD法之保護膜形成。實驗例14中之電漿CVD的條件顯示於下。
處理容器內的壓力:10mT
電漿生成用之高頻電力的頻率:60MHz
電漿生成用之高頻電力的功率:500W
高頻偏壓電力的功率:0W
SiCl4氣體流量:25sccm
He氣體流量:200sccm
O2氣體流量:5sccm
處理時間:5秒
取得實驗例13及14之處理後受處理基體W之TEM照片。圖23係將實驗例13及14之處理後受處理基體W之TEM照片中的阻劑遮罩PRM及保護膜PF的輪廓以線圖來顯示。圖23之(a)係顯示實驗例13之處理後受處理基體W之緻密區域RD的阻劑遮罩PRM及保護膜PF的輪廓,圖23之(b)係顯示實驗例13之處理後受處理基體W之稀疏區域RI的阻劑遮罩PRM及保護膜PF的輪廓。又,圖23之(c)係顯示實驗例14之處理後受處理基體W之緻密區域RD的阻劑遮罩PRM及保護膜PF的輪廓,圖23之(d)係顯示實驗例14之處理後受處理基體W之稀疏區域RI的阻劑遮罩PRM及保護膜PF的輪廓。
然後,由實驗例13及14之處理後受處理基體W之TEM照片求出保護膜PF的厚度。具體而言,係求出形成於緻密區域RD之阻劑遮罩PRM的上面US之保護膜PF的厚度TTD、形成於緻密區域RD之阻劑遮罩PRM的側面SS之保護膜PF的厚度TSD、形成於緻密區域RD之空間SP的底面BS之保護膜PF的厚度TBD、形成於稀疏區域RI之阻劑遮罩PRM的上面US之保護膜PF的厚度TTI、形成於稀疏區域RI之阻劑遮罩PRM的側面SS之保護膜PF的厚度TSI、形成於稀疏區域RI之空間SP的底面BS之保護膜PF的厚度TBI。其結果係顯示於下表1
如表1所示,在電漿CVD法之實驗例14中,形成於稀疏區域RI的阻劑遮罩PRM上之保護膜PF的厚度與形成於緻密區域RD的阻劑遮罩PRM上之保護膜PF有很大的差異。特別是,在實驗例14中,形成於緻密區域RD之阻劑遮罩PRM的側面SS之保護膜PF的厚度TSD與形成於稀疏區域RI之阻劑遮罩PRM的側面SS之保護膜PF的厚度TSI有很大的差異。另一方面,如表1所示,確認到基於PVD法之實驗例13中,在緻密區域RD及稀疏區域RI的雙方之阻劑遮罩PRM上形成有均勻厚度的保護膜PF。
S1‧‧‧工序1
S2‧‧‧工序2
S3‧‧‧工序3
S4‧‧‧工序4

Claims (18)

  1. 一種方法,係對受處理基體進行處理之方法,該受處理基體係具有:受蝕刻層、設於該受蝕刻層上之硬遮罩層、以及設於該硬遮罩層上之阻劑遮罩,其中該方法係包含:在處理容器內所設置之載置台上將該受處理基體載置的狀態下,在處理容器內將阻劑遮罩暴露於激發含氫氣體的電漿所發生之氫的活性基的工序;以及在將該阻劑遮罩暴露於該氫氣的活性基之該工序後,在該處理容器內激發蝕刻劑氣體的電漿,而將該硬遮罩層蝕刻的工序;該含氫氣體的電漿及該蝕刻劑氣體的電漿係藉由在上部電極上施加電漿激發用之高頻電力,而在該上部電極與構成對向配置在該上部電極的該載置台之下部電極之間所發生之高頻電場來激發;在將該硬遮罩層蝕刻之該工序中的該上部電極與該載置台之間的距離會較以將該阻劑遮罩暴露該氫的活性基之該工序中的該上部電極與該載置台之間的距離要大。
  2. 如申請專範圍第1項之方法,其中更包含有使用以將該硬遮罩層蝕刻之工序而從該硬遮罩層所形成之硬遮罩來蝕刻該受蝕刻層的工序;該硬遮罩係由TiN所構成;在蝕刻該受蝕刻層之該工序中,係在該處理容器內生成氟碳系氣體的電漿;在蝕刻該受蝕刻層之該工序中之該上部電極與該載置台之間的距離會較蝕刻該硬遮罩層之該工序中之該上部電極與該載置台之間的距離要短。
  3. 如申請專利範圍1或2項之方法,其中更包含有以將該阻劑遮罩暴露於該氫的活性基之該工序中,或,在以將該阻劑遮罩暴露於該氫的活性基源之該工序與蝕刻該硬遮罩層之該工 序之間,在該上部電極上施加負的直流電壓之工序。
  4. 如申請專利範圍第2項之方法,其中在蝕刻該受蝕刻層之該工序中,係在該上部電極上施加負的直流電壓。
  5. 如申請專利範圍第3項之方法,其中該上部電極係含有矽。
  6. 如申請專利範圍第1或2項之方法,其中在蝕刻該硬遮罩層之該工序中的該上部電極與該載置台之間的距離係以在該載置台的上面中的貝克勒數成為1以下之方式來設定。
  7. 一種電漿處理裝置,具有:處理容器;載置台,係具有下部電極,並配置在該處理容器內;上部電極,係與該下部電極對向配置;驅動機構,係用以將該載置台移動於配列有該上部電極及該下部電極之方向;高頻電源,係在該上部電極上施加電漿激發用之高頻電力;氣體供給系統,係在該處理容器內供給含氫氣體及蝕刻劑氣體;以及控制部,係控制該驅動機構及該氣體供給系統;其中該控制部會讓該驅動機構將該上部電極與該載置台之間的距離設定為第1距離,讓該氣體供給系統供給該含氫氣體,來發生該含氫氣體的電漿;接著,讓該驅動機構將該上部電極與該載置台之間的距離設定為較該第1距離要大的第2距離,讓該氣體供給系統供給該蝕刻劑氣體,來發生蝕刻劑氣體的電漿。
  8. 如申請專利範圍第7項之電漿處理裝置,其中該氣體供給系統會進一步地供給氟碳系氣體; 該控制部會在發生該蝕刻劑氣體之電漿後,讓該驅動機構將該上部電極與該載置台之間的距離設定為較該第2距離要短的距離,讓該氣體供給系統供給氟碳系氣體,來發生該氟碳系氣體的電漿。
  9. 如申請專利範圍第7或8項之電漿處理裝置,其中更具備有連續於該上部電極,而發生負的直流電壓之直流電源,該控制部會在發生該含氫氣體的電漿期間中,或,在發生該含氫氣體的電漿後且在發生該蝕刻劑氣體的電漿前,以將負的直流電壓施加在該上部電極上之方式來控制該直流電源。
  10. 如申請專利範圍第8項之電漿處理裝置,其中更具備有連續該上部電極,而發生負的直流電壓之直流電源;該控制部會在發生該氟碳系氣體的電漿期間中,以將負的直流電壓施加在該上部電極上之方式來控制該直流電源。
  11. 如申請專利範圍第9項之電漿處理裝置,其中該上部電極係含有矽。
  12. 如申請專利範圍第7或8項之電漿處理裝置,其中該第2距離係以在該載置台上面中的貝克勒數為1以下之方式來設定。
  13. 一種方法,係對受處理基體進行處理之方法,包含有:在對向於處理容器所設置之電極的載置台上,載置形成有受蝕刻層、硬遮罩層及阻劑遮罩之該受處理基體之工序;將該電極與該載置台之距離設定成第1距離之工序;在將該電極與該載置台之距離設定成該第1距離之狀態下,將含氫氣體導入至該處理容器內,而產生該含氫氣體之電漿的工序; 將該阻劑遮罩暴露於該含氫氣體之電漿所產生的氫活性基之工序;將該電極及該載置台之距離設定成第2距離之工序;以及在將該電極與該載置台之距離設定成該第2距離之狀態下,將蝕刻劑氣體供給至該處理容器內,而產生該蝕刻劑氣體之電漿來蝕刻該硬遮罩層或該受蝕刻層之工序;該第2距離係較該第1距離要大。
  14. 如申請專利範圍第13項之方法,其中在設定於該第1距離之狀態下而暴露該阻劑遮罩之工序係將負的直流電壓施加至該電極來加以進行。
  15. 如申請專利範圍第13或14項之方法,其中在設定於該第2距離之狀態下而蝕刻該硬遮罩層或受蝕刻層之工序係將負的直流電壓施加至該電極來加以進行。
  16. 如申請專利範圍第13或14項之方法,其中該硬遮罩層係在該電極與該載置台之距離設定成該第2距離之狀態下被加以蝕刻,該受蝕刻層係在該電極與該載置台之距離設定成第3距離之狀態下被加以蝕刻,該第3距離係較該第2距離要小。
  17. 如申請專利範圍第13或14項之方法,其中該第2距離係以該載置台上面之貝克勒數成為1以下之方式來加以設定。
  18. 如申請專利範圍第16項之方法,其中該第3距離為該第1距離。
TW102132895A 2012-09-13 2013-09-12 A method of processing the substrate to be treated, and a plasma processing apparatus TWI587387B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012201825 2012-09-13
JP2013004786A JP6063264B2 (ja) 2012-09-13 2013-01-15 被処理基体を処理する方法、及びプラズマ処理装置

Publications (2)

Publication Number Publication Date
TW201426856A TW201426856A (zh) 2014-07-01
TWI587387B true TWI587387B (zh) 2017-06-11

Family

ID=50749497

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102132895A TWI587387B (zh) 2012-09-13 2013-09-12 A method of processing the substrate to be treated, and a plasma processing apparatus

Country Status (4)

Country Link
US (1) US9583361B2 (zh)
JP (1) JP6063264B2 (zh)
KR (1) KR102147822B1 (zh)
TW (1) TWI587387B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6336719B2 (ja) * 2013-07-16 2018-06-06 株式会社ディスコ プラズマエッチング装置
US9275869B2 (en) * 2013-08-02 2016-03-01 Lam Research Corporation Fast-gas switching for etching
JP6573325B2 (ja) * 2013-12-17 2019-09-11 東京エレクトロン株式会社 プラズマ密度を制御するシステムおよび方法
JP6329839B2 (ja) * 2014-07-29 2018-05-23 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
KR102545968B1 (ko) * 2014-08-05 2023-06-20 도쿄엘렉트론가부시키가이샤 마이크로전자 기판 상에서의 드라이 하드 마스크 제거의 방법
JP6559430B2 (ja) * 2015-01-30 2019-08-14 東京エレクトロン株式会社 被処理体を処理する方法
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US9978563B2 (en) * 2016-01-27 2018-05-22 Tokyo Electron Limited Plasma treatment method to meet line edge roughness and other integration objectives
JP2017174985A (ja) * 2016-03-24 2017-09-28 キヤノン株式会社 シリコン基板の加工方法
KR102362462B1 (ko) * 2016-03-29 2022-02-14 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
JP6784530B2 (ja) * 2016-03-29 2020-11-11 東京エレクトロン株式会社 被処理体を処理する方法
WO2017170411A1 (ja) 2016-03-29 2017-10-05 東京エレクトロン株式会社 被処理体を処理する方法
JP6770848B2 (ja) * 2016-03-29 2020-10-21 東京エレクトロン株式会社 被処理体を処理する方法
JP6804280B2 (ja) * 2016-12-07 2020-12-23 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP7133975B2 (ja) * 2018-05-11 2022-09-09 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US10886136B2 (en) 2019-01-31 2021-01-05 Tokyo Electron Limited Method for processing substrates
US11537049B2 (en) * 2019-02-26 2022-12-27 Tokyo Electron Limited Method of line roughness improvement by plasma selective deposition
TW202117802A (zh) * 2019-07-02 2021-05-01 美商應用材料股份有限公司 固化介電質材料的方法與設備

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192664A (ja) * 2010-03-11 2011-09-29 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670018A (en) * 1995-04-27 1997-09-23 Siemens Aktiengesellschaft Isotropic silicon etch process that is highly selective to tungsten
US6482744B1 (en) * 2000-08-16 2002-11-19 Promos Technologies, Inc. Two step plasma etch using variable electrode spacing
US6811956B1 (en) * 2002-06-24 2004-11-02 Advanced Micro Devices, Inc. Line edge roughness reduction by plasma treatment before etch
AU2003244166A1 (en) 2002-06-27 2004-01-19 Tokyo Electron Limited Plasma processing method
JP4722550B2 (ja) * 2004-06-16 2011-07-13 東京エレクトロン株式会社 半導体装置の製造方法
JP2007189153A (ja) 2006-01-16 2007-07-26 Elpida Memory Inc 半導体装置の製造方法
US20070218691A1 (en) * 2006-03-17 2007-09-20 Tokyo Electron Limited Plasma etching method, plasma etching apparatus and computer-readable storage medium
US8298958B2 (en) * 2008-07-17 2012-10-30 Lam Research Corporation Organic line width roughness with H2 plasma treatment
JP2011049360A (ja) * 2009-08-27 2011-03-10 Tokyo Electron Ltd プラズマエッチング方法
US8329585B2 (en) * 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist
US8877641B2 (en) * 2009-12-28 2014-11-04 Spansion Llc Line-edge roughness improvement for small pitches
JP5568340B2 (ja) * 2010-03-12 2014-08-06 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP2012004160A (ja) * 2010-06-14 2012-01-05 Tokyo Electron Ltd 基板処理方法及び基板処理装置
EP2472324A1 (en) * 2010-12-31 2012-07-04 Rohm and Haas Electronic Materials LLC Monomers, polymers, photoresist compositions and methods of forming photolithographic patterns
CN102915922B (zh) * 2011-08-03 2015-04-22 中芯国际集成电路制造(北京)有限公司 一种制作半导体器件的方法
JP5792563B2 (ja) * 2011-08-31 2015-10-14 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
KR101913891B1 (ko) * 2011-09-27 2018-10-31 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 반도체 장치의 제조 방법
JP5580844B2 (ja) * 2012-03-06 2014-08-27 東京エレクトロン株式会社 エッチング方法
US8999184B2 (en) * 2012-08-03 2015-04-07 Lam Research Corporation Method for providing vias
US8828744B2 (en) * 2012-09-24 2014-09-09 Lam Research Corporation Method for etching with controlled wiggling
JP6230898B2 (ja) * 2013-12-13 2017-11-15 東京エレクトロン株式会社 エッチング方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192664A (ja) * 2010-03-11 2011-09-29 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置

Also Published As

Publication number Publication date
JP2014075567A (ja) 2014-04-24
KR102147822B1 (ko) 2020-08-25
JP6063264B2 (ja) 2017-01-18
KR20150053926A (ko) 2015-05-19
US20150243524A1 (en) 2015-08-27
TW201426856A (zh) 2014-07-01
US9583361B2 (en) 2017-02-28

Similar Documents

Publication Publication Date Title
TWI587387B (zh) A method of processing the substrate to be treated, and a plasma processing apparatus
JP6734973B2 (ja) プラズマ処理方法
US10658181B2 (en) Method of spacer-defined direct patterning in semiconductor fabrication
TWI594087B (zh) 光阻遮罩之處理方法及半導體裝置製造方法
TWI545646B (zh) 臨界尺寸偏差降低之含矽抗反射塗布層之蝕刻方法
JP4733214B1 (ja) マスクパターンの形成方法及び半導体装置の製造方法
US8809196B2 (en) Method of etching a thin film using pressure modulation
TW202205428A (zh) 用於高深寬比結構之移除方法
JP5608920B2 (ja) 二酸化炭素/一酸化炭素に基づく処理を利用した基板アッシング方法
TW201703116A (zh) 在自對準圖案化架構中不使用硬遮罩而增加圖案密度之方法
JP5486883B2 (ja) 被処理体の処理方法
TWI587390B (zh) 用以蝕刻有機硬遮罩之方法
CN1664995A (zh) 等离子体处理方法和等离子体处理装置
JP2007165883A (ja) 有機シリコン酸化膜及び多層レジスト構造を形成するための方法
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
KR102469451B1 (ko) 마이크로전자 공작물의 제조를 위해 실리콘 질화물층을 영역 선택 에칭하는 방법
CN100426453C (zh) 微细图案形成方法
WO2014042192A1 (ja) 被処理基体を処理する方法、及びプラズマ処理装置
TW200411718A (en) Method for enhancing critical dimension uniformity after etch