JP2011049360A - プラズマエッチング方法 - Google Patents

プラズマエッチング方法 Download PDF

Info

Publication number
JP2011049360A
JP2011049360A JP2009196431A JP2009196431A JP2011049360A JP 2011049360 A JP2011049360 A JP 2011049360A JP 2009196431 A JP2009196431 A JP 2009196431A JP 2009196431 A JP2009196431 A JP 2009196431A JP 2011049360 A JP2011049360 A JP 2011049360A
Authority
JP
Japan
Prior art keywords
etching
gas
amorphous carbon
film
plasma etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009196431A
Other languages
English (en)
Inventor
Kosuke Koiwa
幸介 小岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2009196431A priority Critical patent/JP2011049360A/ja
Priority to US12/861,270 priority patent/US20110049098A1/en
Publication of JP2011049360A publication Critical patent/JP2011049360A/ja
Priority to US14/480,109 priority patent/US9117769B2/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • H01J37/32449Gas control, e.g. control of the gas flow
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】アモルファスカーボン膜を良好な形状性でかつエッチング部分を拡大させずにエッチングすることができるプラズマエッチング方法を提供すること。
【解決手段】アモルファスカーボン膜を有する被処理基板Wを処理容器10内に設置し、無機膜をマスクとしてアモルファスカーボン膜をプラズマエッチングするにあたり、エッチングガスとしてOガスを用い、Oガスの前記処理容器におけるレジデンスタイムが0.37msec以下となるようにOガスを流してアモルファスカーボン膜をプラズマエッチングする。
【選択図】図1

Description

本発明は、アモルファスカーボン膜をプラズマエッチングするプラズマエッチング方法に関する。
半導体デバイスの製造プロセスにおいては、デザインルールの微細化にともない、ホールパターンやラインパターンのエッチングにおいて高アスペクト比のエッチングが要求されており、そのための技術として、ArFレジストの下に無機膜と有機膜とが積層された構造のマスク(多層レジスト)を用いた方法が提案されており、下層の有機膜として耐エッチング性の高いアモルファスカーボン膜が用いられている。
無機膜をマスクとしてアモルファスカーボン膜等のカーボンを主体とする有機膜をエッチングする際には、エッチングガスとしてOガスを用いることが一般的に行われている(例えば特許文献1)。
特開2004−214465号公報
しかしながら、Oガスのプラズマでアモルファスカーボン膜をエッチングしてホール形状やライン形状を形成する際には、エッチングが縦方向だけでなく、横方向にも進行し、ボーイング等のエッチング形状不良が発生したり、ホール径やライン幅が設計値より拡大したりする。このようなエッチング形状不良等が発生すると、その下のエッチング対象膜にもエッチング形状不良等が発生してしまう。このようなエッチング形状不良等は、COSガスを添加することにより改善されることが知られているが、COSガスの残渣等が問題になって使えない場合もあり、Oガス単ガスで良好なエッチング形状が得られることが望まれる。
本発明はかかる事情に鑑みてなされたものであって、アモルファスカーボン膜を良好な形状性でかつエッチング部分を拡大させずにエッチングすることができるプラズマエッチング方法を提供することを目的とする。
上記課題を解決するため、本発明は、アモルファスカーボン膜を有する被処理基板を処理容器内に設置し、無機膜をマスクとして前記アモルファスカーボン膜をプラズマエッチングするプラズマエッチング方法であって、エッチングガスとしてOガスを用い、Oガスの前記処理容器におけるレジデンスタイムが0.37msec以下となるようにOガスを流してアモルファスカーボン膜をプラズマエッチングすることを特徴とするプラズマエッチング方法を提供する。
また、本発明は、コンピュータ上で動作し、プラズマエッチング装置を制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、上記プラズマエッチング方法が行われるように、コンピュータに前記プラズマエッチング装置を制御させることを特徴とする記憶媒体を提供する。
本発明によれば、エッチングガスとしてOガスを用い、Oガスの前記処理容器におけるレジデンスタイムが0.37msec以下となるようにOガスを流してアモルファスカーボン膜をプラズマエッチングするので、Oラジカルの量が少なくなってOラジカルによる横方向のエッチングを抑制することができ、ボーイング等のエッチング形状不良が発生したり、エッチングにより形成されたホールの径やライン(溝)の幅が拡大したりすることを抑制することができる。
すなわち、横方向のエッチングを進行させるOラジカルは、Oガスが解離して生成されるから、Oガスの滞留時間すなわちレジデンスタイムを0.37msec以下と短くしてOガスのOラジカルへの解離を生じ難くすることによりエッチングの形状性および寸法精度を良好にすることができる。
本発明のプラズマエッチング方法を実施することが可能なプラズマエッチング装置を示す概略断面図である。 本発明の実施形態に係るプラズマエッチング方法に適用される半導体ウエハの構造例を模式的に示す図である。 本発明の効果を確認した実験に用いた半導体ウエハの構造を模式的に示す図である。 初期ホール径とレジデンスタイムを変化させてアモルファスカーボンをエッチングした際のΔCD、3σ、σ/Ave.の値を示す図である。 初期ホール径が120nmでレジデンスタイムを変化させてアモルファスカーボンをエッチングした場合におけるエッチングホールの走査型電子顕微鏡写真である。 初期ホール径が180nmでレジデンスタイムを変化させてアモルファスカーボンをエッチングした場合におけるエッチングホールの走査型電子顕微鏡写真である。 初期ホール径が120nmおよび180nmでレジデンスタイムを変化させてアモルファスカーボンをエッチングした場合におけるホールの形状およびサイズの指標を示す図である。
以下、添付図面を参照して本発明の実施の形態について具体的に説明する。
図1は、本発明のプラズマエッチング方法を実施するためのプラズマエッチング装置の一例を示す概略断面図である。
このプラズマエッチング装置は、容量結合型平行平板プラズマエッチング装置として構成されており、例えば表面が陽極酸化処理されたアルミニウムからなる略円筒状のチャンバ(処理容器)10を有している。このチャンバ10は保安接地されている。
チャンバ10の底部には、セラミックス等からなる絶縁板12を介して円柱状のサセプタ支持台14が配置され、このサセプタ支持台14の上に例えばアルミニウムからなるサセプタ16が設けられている。サセプタ16は下部電極を構成し、その上に被処理基板である半導体ウエハWが載置される。この半導体ウエハWとしては、本発明のエッチング対象であるアモルファスカーボン膜が形成されたものが用いられる。
サセプタ16の上面には、半導体ウエハWを静電力で吸着保持する静電チャック18が設けられている。この静電チャック18は、導電膜からなる電極20を一対の絶縁層または絶縁シートで挟んだ構造を有するものであり、電極20には直流電源22が電気的に接続されている。そして、直流電源22からの直流電圧により生じたクーロン力等の静電力により半導体ウエハWが静電チャック18に吸着保持される。
静電チャック18(半導体ウエハW)の周囲でサセプタ16の上面には、エッチングの均一性を向上させるための、例えばシリコンからなる導電性のフォーカスリング(補正リング)24が配置されている。サセプタ16およびサセプタ支持台14の側面には、例えば石英からなる円筒状の内壁部材26が設けられている。
サセプタ支持台14の内部には、例えば円周上に冷媒室28が設けられている。この冷媒室には、外部に設けられた図示しないチラーユニットより配管30a,30bを介して所定温度の冷媒、例えば冷却水が循環供給され、冷媒の温度によってサセプタ上の半導体ウエハWの処理温度を制御することができる。
さらに、図示しない伝熱ガス供給機構からの伝熱ガス、例えばHeガスがガス供給ライン32を介して静電チャック18の上面と半導体ウエハWの裏面との間に供給される。
下部電極であるサセプタ16の上方には、サセプタ16と対向するように平行に上部電極34が設けられている。そして、上部および下部電極34,16間の空間がプラズマ生成空間となる。上部電極34は、下部電極であるサセプタ16上の半導体ウエハWと対向してプラズマ生成空間と接する面、つまり対向面を形成する。
この上部電極34は、絶縁性遮蔽部材42を介して、チャンバ10の上部に支持されており、サセプタ16との対向面を構成しかつ多数の吐出孔37を有する電極板36と、この電極板36を着脱自在に支持し、導電性材料、例えばアルミニウムからなる水冷構造の電極支持体38とによって構成されている。電極板36は、ジュール熱の少ない低抵抗の導電体または半導体が好ましく、また、後述するようにレジストを強化する観点からはシリコン含有物質が好ましい。このような観点から、電極板36はシリコンやSiCで構成されるのが好ましい。電極支持体38の内部には、ガス拡散室40が設けられ、このガス拡散室40からはガス吐出孔37に連通する多数のガス通流孔41が下方に延びている。
電極支持体38にはガス拡散室40へ処理ガスを導くガス導入口62が形成されており、このガス導入口62にはガス供給管64が接続され、ガス供給管64にはエッチングガスとしてのOガスを供給するOガス供給源66が接続されている。ガス供給管64には、上流側から順にマスフローコントローラ(MFC)68および開閉バルブ70が設けられている(MFCの代わりにFCSでもよい)。そして、Oガス供給源66から、アモルファスカーボン膜をエッチングするためのOガスがガス供給管64からガス拡散室40に至り、ガス通流孔41およびガス吐出孔37を介してシャワー状にプラズマ生成空間に吐出される。すなわち、上部電極34は処理ガスを供給するためのシャワーヘッドとして機能する。なお、上部電極34は接地されている。本プラズマエッチング装置を他の膜のエッチングにも適用する場合には、上部電極34に直流電源が接続されていてもよい。
チャンバ10の側壁から上部電極34の高さ位置よりも上方に延びるように円筒状の接地導体10aが設けられている。
下部電極であるサセプタ16には、第1の整合器46を介して、第1の高周波電源48が電気的に接続されている。第1の高周波電源48は、27〜100MHzの周波数、例えば40MHzの高周波電力を出力する。第1の整合器46は、第1の高周波電源48の内部(または出力)インピーダンスに負荷インピーダンスを整合させるもので、チャンバ10内にプラズマが生成されている時に第1の高周波電源48の出力インピーダンスと負荷インピーダンスが見かけ上一致するように機能する。
また、下部電極であるサセプタ16には、第2の整合器88を介して第2の高周波電源90も電気的に接続されている。この第2の高周波電源90から下部電極であるサセプタ16に高周波電力が供給されることにより、半導体ウエハWに高周波バイアスが印加され半導体ウエハWにイオンが引き込まれる。第2の高周波電源90は、400kHz〜20MHzの範囲内の周波数、例えば13MHzの高周波電力を出力する。第2の整合器88は第2の高周波電源90の内部(または出力)インピーダンスに負荷インピーダンスを整合させるためのもので、チャンバ10内にプラズマが生成されている時に第2の高周波電源90の内部インピーダンスとチャンバ10内のプラズマを含めた負荷インピーダンスが見かけ上一致するように機能する。
チャンバ10の底部には排気口80が設けられ、この排気口80に排気管82を介して排気装置84が接続されている。排気装置84は、ターボ分子ポンプなどの真空ポンプを有しており、チャンバ10内を所望の真空度まで減圧可能となっている。また、チャンバ10の側壁には半導体ウエハWの搬入出口85が設けられており、この搬入出口85はゲートバルブ86により開閉可能となっている。また、チャンバ10の内壁に沿ってチャンバ10にエッチング副生物(デポ)が付着することを防止するためのデポシールド11が着脱自在に設けられている。すなわち、デポシールド11がチャンバ壁を構成している。また、デポシールド11は、内壁部材26の外周にも設けられている。チャンバ10の底部のチャンバ壁側のデポシールド11と内壁部材26側のデポシールド11との間には排気プレート83が設けられている。デポシールド11および排気プレート83としては、アルミニウム材にY等のセラミックスを被覆したものを好適に用いることができる。
プラズマエッチング装置の各構成部、例えば電源系やガス供給系、駆動系、さらには第1の高周波電源48、第2の高周波電源90、整合器46,88等は、マイクロプロセッサ(コンピュータ)を含む制御部(全体制御装置)100に接続されて制御される構成となっている。また、制御部100には、オペレータがプラズマエッチング装置を管理するためにコマンドの入力操作等を行うキーボードや、プラズマエッチング装置の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース101が接続されている。
さらに、制御部100には、プラズマエッチング装置で実行される各種処理を制御部100の制御にて実現するための制御プログラムや、処理条件に応じてプラズマエッチング装置の各構成部に処理を実行させるためのプログラムすなわち処理レシピが格納された記憶部102が接続されている。処理レシピは記憶部102の中の記憶媒体に記憶されている。記憶媒体は、ハードディスクや半導体メモリであってもよいし、CDROM、DVD、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
そして、必要に応じて、ユーザーインターフェース101からの指示等にて任意の処理レシピを記憶部102から呼び出して制御部100に実行させることで、制御部100の制御下で、プラズマエッチング装置での所望の処理が行われる。
次に、このように構成されるプラズマエッチング装置により実施される、本発明の一実施形態に係るプラズマエッチング方法について説明する。
本実施形態では、被処理体である半導体ウエハWとして、図2に示すような、最終的なエッチング対象となるエッチング対象膜201、本実施形態でのエッチングが行われるエッチング対象膜のマスクとして用いられるアモルファスカーボン膜(ACL)202、アモルファスカーボン膜(ACL)202のエッチングマスクとなるSiON等の無機系のハードマスク層203、有機系の反射防止膜(BARC)204、フォトレジスト膜205を順次形成した後、フォトレジスト膜205にフォトリソグラフィにより所定パターンを形成した構造のものが一例として挙げることができる。このような構造は、上層の多層レジスト構造(202〜205)を用いてエッチング対象膜201をエッチングするためのものであり、最終的にエッチング対象膜201をエッチングするためのマスクとなるアモルファスカーボン膜(ACL)202のエッチングを対象とする。
すなわち、図2の状態から、まず、フォトレジスト膜205をマスクとして反射防止膜(BARC)204およびハードマスク層203をエッチングした後、本実施形態の対象であるアモルファスカーボン膜(ACL)202をハードマスク層203をマスクとしてエッチングする。エッチング後のアモルファスカーボン膜(ACL)202は、上述したようにエッチング対象膜201のエッチングの際のマスクとして機能する。アモルファスカーボン膜(ACL)202の厚さは100〜1000nm程度である。
エッチング対象膜201としては、SiO膜を好適なものとして挙げることができる。また、ハードマスク層203としては、SiON膜の他、SiN膜、SiO膜、SOG膜等を用いることができ、その厚さは10〜100nm程度である。反射防止膜(BARC)204としてはSiON膜や有機系のものを用いることができ、その厚さは20〜100nm程度である。フォトレジスト膜205は、典型的にはArFレジストであり、その厚さは100〜400nm程度である。
まず、ゲートバルブ86を開状態とし、搬入出口85を介して図2の状態からハードマスク層203のエッチングまでが終了した半導体ウエハWをチャンバ10内に搬入し、サセプタ16上に載置する。そして、排気装置84によりチャンバ10内を排気しながら、処理ガス供給源66から処理ガスを所定の流量でガス拡散室40へ供給し、ガス通流孔41およびガス吐出孔37を介してチャンバ10内へ供給しつつ、その中の圧力を例えば30mTorr以下(4Pa以下)の設定値とする。この状態で、下部電極であるサセプタ16に第1の高周波電源48から27〜100MHzの周波数、例えば40MHzの比較的高い周波数のプラズマ生成用の高周波電力を印加し、かつ第2の高周波電源90から400kHz〜20MHzの周波数、例えば13MHzのプラズマ生成用の高周波電力よりも低い周波数のイオン引き込み用の高周波電力を高周波バイアスとして印加しつつ、処理ガスとしてOガスを供給して半導体ウエハWのアモルファスカーボン膜(ACL)202に対してプラズマエッチングを行う。ただし、第1の高周波電源48によるセルフバイアスのみで高周波バイアスが十分な場合には、必ずしも第2の高周波電源90からの電力供給は必要ではない。プラズマが生成された際に、直流電源22から静電チャック18の電極20に直流電圧を印加することにより、ウエハWが静電チャック18に固定される。
上部電極34の電極板36に形成されたガス吐出孔37から吐出されたOガスは、高周波電力により生じた上部電極34と下部電極であるサセプタ16間のグロー放電中でプラズマ化し、このプラズマで生成されるOイオンやOラジカルによってアモルファスカーボン膜(ACL)202にプラズマエッチングが施される。
アモルファスカーボンを無機系のハードマスク層203をマスクとしてOガス単ガスでプラズマエッチングを行う場合には、エッチングが縦方向だけでなく、横方向にも進行し、ボーイング等のエッチング形状不良が発生したり、ホール径やライン幅が設計値より拡大したりするが、このような横方向のエッチングは、Oラジカルの作用であると考えられる。OラジカルはOガスがプラズマで解離することで発生するため、この際のOラジカルへの解離を抑制することができれば、横方向のエッチングを抑制することができる。
Oラジカルへの解離を抑制するためには、Oガスのチャンバ内での滞留時間すなわちレジデンスタイムを短くすることが有効である。すなわち、Oガスの滞留時間が長いほどOガスがOラジカルに解離するチャンスが大きくなり多くのOラジカルが発生するが、逆にOガスの滞留時間が短くなればOラジカルに解離するチャンスが小さくなり発生するOラジカルの量を少なくすることができる。
レジデンスタイムRt[sec]は以下の(1)式で表すことができる。
Rt[sec]=9.42×10(Pr・Ts/Ps・Tr)Rw・d/F ……(1)
ここで、Pr:チャンバ内の圧力[Pa]、Tr:チャンバ内のガス温度[K]、Ps:標準気圧[Pa]、Ts:標準温度[K]、Rw:ウエハ半径[m]、d:上下電極間距離[m]、F:ガス流量[sccm]である。
上記(1)式のうち、チャンバ内のガス温度Trは標準温度(25℃)と同等であり、ウエハ半径Rwは0.15mであり、上下電極間距離は0.001〜0.3mの範囲、例えば0.03m(30mm)に設定され、チャンバ内圧力Prは、プロセスに応じて上述の30mTorr以下(4Pa以下)の範囲で決定されるから、上記(1)式のうち実質的に変化させることができるのがFである。したがって、レジデンスタイムを短くするためにはガス流量Fを多くすればよい。ここでは、Oラジカルを極力少なくするために、Oガス流量を極端に大きくしてレジデンスタイムを0.37msec以下と小さくする。
これにより、Oラジカルの量が少なくなってOラジカルによる横方向のエッチングを抑制することができ、ボーイング等のエッチング形状不良が発生したり、エッチングにより形成されたホールの径やライン(溝)の幅が拡大したりすることを抑制することができる。
このようにアモルファスカーボン膜(ACL)202を形状性良くかつ寸法精度良くエッチングすることができるので、これをマスクとして被エッチング膜201をエッチングする場合にも、形状性および寸法精度良くエッチングすることができる。
エッチング形状性の指標としては、従来は、ボーイングによって最も広がった部分の径を用いていたが、ホールの平均CDが変化するため、ボーイングCD−トップCDを計算してΔCDを求め、これを指標とすることにより、より精度よくエッチング形状性を把握することができる。しかし、この場合でもトップCDが変化する場合等、必ずしも正確ではない。そこで、LWR(Line Width Roughness)測長の技術を利用してばらつきを測定する。すなわち、ホールまたはライン(溝)の断面において、トップからボトムまで、複数、例えば100点の径または幅を測定し、そのばらつきの値として3σ(σは標準偏差)をとり、これをエッチング形状性の指標とする。そして、このばらつき値が小さいほどエッチング形状性が良好であると判断する。これにより正確にボーイング等によるエッチング形状不良を把握することができる。ただし、3σは、ホール径により値に多少影響がでるため、変動係数σ/Ave.(Ave.はホール径またはライン幅の平均値)を一層正確な形状性の指標として用いることができる。
上記ばらつき3σは50nm以下であることが好ましい。また、σ/Ave.は0.1以下であることが好ましい。さらに、エッチングにより形成するホールの径およびライン(溝)の幅は100nm以上が好ましく、アスペクト比は7以下であることが好ましい。これにより、エッチング形状性をより良好にすることができ、安定して上記ばらつき3σを50nm以下、σ/Ave.を0.1以下にすることができる。
アモルファスカーボン膜(ACL)202のエッチングにおける具体的なOガスの流量は、500〜3000sccm(mL/min)の範囲とすることが好ましい。また、エッチングに寄与するガスとしてはOガス単独でよいが、必要に応じてその他にArガスやHeガス等の希ガスからなる希釈ガスを供給してもよい。
なお、アモルファスカーボン膜202のエッチングは、以上のように図1の装置を用いて単独で行うことができるが、同一のチャンバで有機系の反射防止膜(BARC)204とSiON膜等のハードマスク層203をエッチングしてもよい。その場合には図1の装置の上部電極に直流電圧を印加できるようにし、アモルファスカーボン膜202のエッチングに先立って、反射防止膜(BARC)204とSiON膜203を、例えば後述する実験における「シュリンク条件」または「ノーマル条件」で一括エッチングする。
次に、本発明の効果を実験によって確認した結果について以下に説明する。
ここでは、図3に示すように、Si基板301上に、厚さ100nmのエッチングストップ膜としてのSiN膜302、厚さ3000nmのエッチング対象膜である非ドープシリカガラス(USG)膜303、厚さ900nmのアモルファスカーボン膜(ACL)304、厚さ60nmのハードマスク層としてのSiON膜305、厚さ78nmの有機材料からなる反射防止膜(BARC)306、厚さ150nmのArFレジストからなるレジスト膜307が順次形成された後、フォトレジスト膜307にフォトリソグラフィにより、所定の径を有するホールパターンを形成した構造のものを用いた。
フォトレジスト膜307のホール径は100nm、120nm、160nm、180nmの4種類とし、反射防止膜(BARC)306のエッチングの際の条件によりCDシュリンクを調整して、エッチングの際の初期ホール径を50nm、100nm、120nm、180nmの4種類とした。
すなわち、ホール径100nm、160nmのフォトレジスト膜307を用いて、以下に示すCDシュリンクが生じる条件であるシュリンク条件により反射防止膜(BARC)306およびSiON膜305をエッチングすることにより、SiON膜305のホール径をそれぞれ50nm、100nmにシュリンクさせることにより初期ホール径50nm、100nmを形成し、ホール径120nm、180nmのフォトレジスト膜307を用いて、以下に示すCDシュリンクが生じない条件であるノーマル条件により反射防止膜(BARC)306およびSiON膜305をエッチングすることにより初期ホール径120nm、180nmを形成した。そして、以下に示す条件にてアモルファスカーボン膜をエッチングした。なお、ホール径:50nmはアスペクト比:13超に相当し、ホール径:100nmはアスペクト比:約7に相当し、ホール径:120nmはアスペクト比:約6に相当し、ホール径:180nmはアスペクト比:約4に相当する。
<反射防止膜(BARC)およびSiON膜のエッチング条件>
(i)シュリンク条件
・チャンバ内圧力:150mTorr(20Pa)
・第1の高周波電源(40MHz)のパワー:750W
・第2の高周波電源(13MHz)のパワー:300W
・上部電極に印加する直流電圧:−300V
・処理ガス
CHF(流量:200sccm(mL/min))
CFI(流量:50sscm(mL/min)
・時間:2分
(ii)ノーマル条件
・チャンバ内圧力:75mTorr(10Pa)
・第1の高周波電源(40MHz)のパワー:750W
・第2の高周波電源(13MHz)のパワー:0W
・上部電極に印加する直流電圧:−300V
・処理ガス
CF(流量:250sccm(mL/min))
(流量:8sccm(mL/min))
・時間:1分48秒
アモルファスカーボン膜のエッチングにおいては、以下の条件を共通条件にして、Oガス流量を130、450、900、1350[sccm(mL/min)]と変化させて、レジデンスタイムを1.29、0.37、0.19、0.12[msec]と変化させた。そして、これらの条件で、アモルファスカーボン膜(ACL)304を途中までエッチングしたサンプルと、30%オーバーエッチングしたサンプルを作成した。なお、エッチングにおいて、装置の上下電極間の距離を30mmに設定した。また、エッチングの際のチャンバ内の温度は、約60℃であった。
<アモルファスカーボン膜のエッチング条件(共通条件)>
・チャンバ内圧力:2.66Pa
・第1の高周波電源(40MHz)のパワー:800W
・第2の高周波電源(13MHz)のパワー:0W
これらエッチングサンプルについて、横方向のエッチングの程度を把握するために、ボーイングにより最も広がった径(ボーイングCD)からトップCDを引いたΔCDを測定した。また、コンピュータの画像解析により、ホールトップからホールボトムまで、100点のホール径を測定し、3σ(σは標準偏差)をとってホール径のばらつき値として求めた。また、変動係数σ/Ave.を求めた。
30%オーバーエッチング後の各条件におけるΔCD、3σ、σ/Ave.の値を図4にまとめて示す。図4に示すように、各ホール径について、O流量が増加してレジデンスタイムRtが減少するに従って、ΔCD、3σ、σ/Ave.が小さくなる傾向があることが確認された。そして、これらの改善効果は、レジデンスタイムRtが0.37msec以下で認められた。ただし、O流量が1350sccm(mL/min)になるとこれらの値が若干増加した。また、ボーイング等のエッチング形状性の改善効果は、初期ホール径が100nm以上で優れたものとなり、ホールのアスペクト比7以下が好ましいことが確認された。そして、これらの中では、初期ホール径が120nm、および180nmのものが特に優れた効果を示した。
以下、これら初期ホール径が120nm、および180nmのエッチング結果について詳細に説明する。
ガス流量を変化させてアモルファスカーボン膜(ACL)304を54secで途中までエッチングしたもの(Partial)と、30%オーバーエッチングしたもの(OE30%)について、ホールの状態を把握した。図5は初期ホール径が120nmにおけるエッチングホールの走査型電子顕微鏡(SEM)写真であり、図6は初期ホール径が180nmにおけるエッチングホールの走査型電子顕微鏡(SEM)写真である。
図5および図6から、初期ホール径120nmおよび180nmともレジデンスタイム短縮によりエッチング形状性が良好になっていることが確認される。また、レジデンスタイム短縮によりCDがシュリンクしていることがわかる。
これらエッチングホールの具体的な数値について図7に示す。この図から120nm、180nmのパーシャルの結果を見ると、レジデンスタイムRtが0.37msec以下になることにより、最大CDが急激に低下し、ボーイングが改善されたことがわかる。また、ホール径100点の平均値も減少しており、3σ、σ/Ave.ともレジデンスタイムRtが1.29msecから0.37msecに低下することにより、半減していることがわかる。
実際のエッチングに相当するOE30%では、初期ホール径120nmの場合に、レジデンスタイムRtが1.29msecで最大CDが211nmであったものが、Rtが0.19msecになると145nmに減少し、ボーイングが著しく改善されていることがわかる。また、3σが65.08nmから33.88に減少し、σ/Ave.も0.13から0.10に減少してエッチング形状性も改善されていることが確認された。さらに、ボトムCDも133nmから100nmとシュリンクしており、ホール径の拡大が抑制されていることが確認された。
またOE30%での初期ホール径180nmの場合にも、レジデンスタイムRtが1.29msecで最大CDが304nmであったものが、Rtが0.19msecになると221nmに減少し、ボーイングが著しく改善されていることがわかる。また、3σが82.8nmから40.2に減少し、σ/Ave.も0.11から0.07に減少してエッチング形状性も改善されていることが確認された。さらに、ボトムCDも211nmから176nmとシュリンクしており、ホール径の拡大が抑制されていることが確認された。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく種々変形可能である。例えば、上記実施形態では、本発明の方法を実施する装置として下部電極に周波数の異なる2つの高周波電力を印加する装置を示したが、これに限らず、下部電極にプラズマ生成用の一つの高周波電力を印加するようにしてもよいし、高周波電力を上部電極に印加するようにしてもよいし、上部電極にプラズマ生成用の高周波電力を印加し、下部電極にバイアス用の高周波電力を印加するようにしてもよい。また、上記実施形態では、マスクとして用いるアモルファスカーボン膜のエッチングについて説明したが、これに限らず、シリンダー等のそれ自体が実用部位として用いる用途にも適用可能である。さらに、被処理基板は半導体ウエハに限らず、FPD(フラットパネルディスプレイ)等の他の基板にも適用可能である。
10…チャンバ(処理容器)
16…サセプタ(下部電極)
34…上部電極
48…第1の高周波電源
66…Oガス供給源
90…第2の高周波電源
100…制御部
102…記憶部
W…半導体ウエハ(被処理基板)

Claims (7)

  1. アモルファスカーボン膜を有する被処理基板を処理容器内に設置し、無機膜をマスクとして前記アモルファスカーボン膜をプラズマエッチングするプラズマエッチング方法であって、
    エッチングガスとしてOガスを用い、Oガスの前記処理容器におけるレジデンスタイムが0.37msec以下となるようにOガスを流してアモルファスカーボン膜をプラズマエッチングすることを特徴とするプラズマエッチング方法。
  2. 前記アモルファスカーボン膜は、被処理基板に形成された被エッチング膜のエッチングマスクとして用いるものであることを特徴とする請求項1に記載のプラズマエッチング方法。
  3. ガス単ガスでエッチングすることを特徴とする請求項1または請求項2に記載のプラズマエッチング方法。
  4. アモルファスカーボンにエッチングにより形成されるホールの径または溝の幅は100nm以上であり、アスペクト比が7以下であることを特徴とする請求項1から請求項3のいずれか1項に記載のプラズマエッチング方法。
  5. アモルファスカーボンにエッチングにより形成されたホールまたは溝の断面形状において、トップからボトムの間の複数点の径または幅を測定した際の、ばらつき値3σ(σは標準偏差を示す)が50以下であることを特徴とする請求項1から請求項4のいずれか1項に記載のプラズマエッチング方法。
  6. アモルファスカーボンにエッチングにより形成されたホールまたは溝の断面形状において、トップからボトムの間の複数点の径または幅を測定した際の、標準偏差σを平均値Ave.で割った値、σ/Ave.が0.1以下であることを特徴とする請求項1から請求項4のいずれか1項に記載のプラズマエッチング方法。
  7. コンピュータ上で動作し、プラズマエッチング装置を制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、請求項1から請求項6のいずれかのプラズマエッチング方法が行われるように、コンピュータに前記プラズマエッチング装置を制御させることを特徴とする記憶媒体。
JP2009196431A 2009-08-27 2009-08-27 プラズマエッチング方法 Pending JP2011049360A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009196431A JP2011049360A (ja) 2009-08-27 2009-08-27 プラズマエッチング方法
US12/861,270 US20110049098A1 (en) 2009-08-27 2010-08-23 Plasma etching method
US14/480,109 US9117769B2 (en) 2009-08-27 2014-09-08 Plasma etching method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009196431A JP2011049360A (ja) 2009-08-27 2009-08-27 プラズマエッチング方法

Publications (1)

Publication Number Publication Date
JP2011049360A true JP2011049360A (ja) 2011-03-10

Family

ID=43623309

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009196431A Pending JP2011049360A (ja) 2009-08-27 2009-08-27 プラズマエッチング方法

Country Status (2)

Country Link
US (1) US20110049098A1 (ja)
JP (1) JP2011049360A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117769B2 (en) 2009-08-27 2015-08-25 Tokyo Electron Limited Plasma etching method
KR20170034346A (ko) 2015-09-18 2017-03-28 샌트랄 글래스 컴퍼니 리미티드 드라이 에칭 방법 및 드라이 에칭제
JPWO2017150628A1 (ja) * 2016-03-02 2019-01-10 国立研究開発法人産業技術総合研究所 微細立体構造形成方法、及び微細立体構造

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130011569A (ko) * 2011-07-22 2013-01-30 삼성전자주식회사 콘택홀 형성 방법 및 이를 형성하기에 적합한 식각 장치
JP6063264B2 (ja) * 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
CN102867742B (zh) * 2012-09-17 2015-06-24 上海华力微电子有限公司 一种消除形貌变形的等离子刻蚀方法
CN104445049B (zh) * 2013-09-24 2016-08-03 中芯国际集成电路制造(上海)有限公司 Mems器件形成方法
JP6544902B2 (ja) * 2014-09-18 2019-07-17 東京エレクトロン株式会社 プラズマ処理装置
US10049918B2 (en) 2016-09-29 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Directional patterning methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163205A (ja) * 2001-11-28 2003-06-06 Sony Corp 酸化膜エッチング方法
JP2007180358A (ja) * 2005-12-28 2007-07-12 Tokyo Electron Ltd プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP2008047810A (ja) * 2006-08-21 2008-02-28 Elpida Memory Inc 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5017403A (en) * 1989-04-13 1991-05-21 Massachusetts Institute Of Technology Process for forming planarized films
US5362356A (en) * 1990-12-20 1994-11-08 Lsi Logic Corporation Plasma etching process control
JPH05508266A (ja) * 1991-04-03 1993-11-18 イーストマン・コダック・カンパニー GaAsをドライエッチングするための高耐久性マスク
JP3323530B2 (ja) * 1991-04-04 2002-09-09 株式会社日立製作所 半導体装置の製造方法
US5605637A (en) * 1994-12-15 1997-02-25 Applied Materials Inc. Adjustable dc bias control in a plasma reactor
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
US6482744B1 (en) * 2000-08-16 2002-11-19 Promos Technologies, Inc. Two step plasma etch using variable electrode spacing
US7857982B2 (en) * 2005-07-19 2010-12-28 Micron Technology, Inc. Methods of etching features into substrates
KR100780596B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163205A (ja) * 2001-11-28 2003-06-06 Sony Corp 酸化膜エッチング方法
JP2007180358A (ja) * 2005-12-28 2007-07-12 Tokyo Electron Ltd プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP2008047810A (ja) * 2006-08-21 2008-02-28 Elpida Memory Inc 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117769B2 (en) 2009-08-27 2015-08-25 Tokyo Electron Limited Plasma etching method
KR20170034346A (ko) 2015-09-18 2017-03-28 샌트랄 글래스 컴퍼니 리미티드 드라이 에칭 방법 및 드라이 에칭제
US9929021B2 (en) 2015-09-18 2018-03-27 Central Glass Company, Limited Dry etching method and dry etching agent
JPWO2017150628A1 (ja) * 2016-03-02 2019-01-10 国立研究開発法人産業技術総合研究所 微細立体構造形成方法、及び微細立体構造

Also Published As

Publication number Publication date
US20110049098A1 (en) 2011-03-03

Similar Documents

Publication Publication Date Title
US9117769B2 (en) Plasma etching method
TWI508164B (zh) Manufacturing method of semiconductor device
JP2011049360A (ja) プラズマエッチング方法
US9177823B2 (en) Plasma etching method and plasma etching apparatus
WO2017154407A1 (ja) プラズマ処理方法およびプラズマ処理装置
JP5642001B2 (ja) プラズマエッチング方法
JP4652140B2 (ja) プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
TWI401741B (zh) Plasma etching method
KR101061621B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 기억 매체
JP4754374B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
KR100894345B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
KR101737021B1 (ko) 플라즈마 처리 방법 및 기억 매체
JP2008028022A (ja) プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP6050944B2 (ja) プラズマエッチング方法及びプラズマ処理装置
JP2008192906A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
JP5064319B2 (ja) プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
JP5065787B2 (ja) プラズマエッチング方法、プラズマエッチング装置、および記憶媒体
US20060292876A1 (en) Plasma etching method and apparatus, control program and computer-readable storage medium
JP2020088174A (ja) エッチング方法及び基板処理装置
US7943523B2 (en) Plasma etching method and computer readable storage medium
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
KR20120001773A (ko) 플라즈마 에칭 방법
US20030153193A1 (en) Etching method
JP6226668B2 (ja) プラズマ処理方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120827

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130604

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130726

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131126

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140226

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140305

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20140418