CN1505831A - 蚀刻有机抗反射涂层(arc)的方法 - Google Patents

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Abstract

本发明公开了蚀刻有机涂层，尤其是抗反射涂层(ARC)的两步法。在主蚀刻过程中，使用由第一源气体产生的等离子体蚀刻有机涂层，此第一源气体包括氟碳化合物以及不含碳的含卤素的气体。使用第一基片偏压功率进行蚀刻。在过蚀刻步骤中，通过将基片暴露于由第二源气体产生的等离子体中、将主蚀刻之后剩余的残留有机涂层材料去除掉，此第二源气体包括含氯的气体、含氧的气体，不包括形成聚合物的气体。使用比第一基片偏压功率小的第二基片偏压功率进行蚀刻。在主蚀刻步骤中，第一源气体和第一基片偏压功率在密集部件区域比在孤立部件区域提供了更高的蚀刻速度，而在过蚀刻步骤中，第二源气体和第二基片偏压功率在孤立部件区域比在密集部件区域提供了更高的蚀刻速度，其产生了整体匀衡的效果。

Description

蚀刻有机抗反射涂层(ARC)的方法
发明背景
1、发明领域
本发明涉及一种蚀刻有机抗反射涂层(ARC)，尤其是底部抗反射涂层(BARC)的方法。正如其名所示，有机抗反射涂层包括含碳和氢的材料，通常实质上为聚合物。抗反射涂层是用于制备半导体器件的蚀刻叠层的一部分，它们是被蚀刻为亚微尺寸的图案。本方法可以控制被蚀刻部件尺寸的关键尺寸变化，不论基片表面上部件间距是否变化，均在半导体基片的整个表面上提供ARC的均匀蚀刻。
2、背景技术简述
在半导体器件制造领域中，已知当器件的部件尺寸降至约0.18μm和更小时，利用光刻胶材料的掩模图案化要求使用深紫外线波长(DUV)的成像辐射。抗反射涂层与其它光刻胶中的DUV光刻胶结合使用，以降低驻波和背散射光，使得可更好地控制光刻胶中图案的尺寸。
通常将光刻胶施加在其它层的叠层之上，该叠层的图案化是半导体器件制造工艺的一部分。在将成为功能器件一部分的底层的图案化过程中，叠层中的部分层被消耗掉。根据用途不同，ARC层可出现在叠层内许多不同的位置。当ARC层施加于叠层之上时，其被称为顶部抗反射涂层(TAR)。当ARC层位于光刻胶层之下时，其通常被称为底部抗反射涂层(BARC)。TAR涂层通常在光刻胶图案化(显影)过程中被去除，而BARC层往往需要干法蚀刻去除步骤。
通常在等离子蚀刻系统中完成有机ARC的干法蚀刻工艺。ARC蚀刻等离子源气体的成分变化很大。等离子源气体组合物的一些实例包括CHF3/CF4/Ar-O2、CF4/He-O2、O2/N2、HBr/O2和HBr/CO2/O2-Ar。
在蚀刻位于含硅基片之上的有机抗反射涂层工艺中，将基片放置于处理室内并利用等离子体进行处理。由处理气体产生等离子体，该处理气体包括氧气以及选自含氢和溴的化合物、含氢和碘的化合物、及其混合物的一种化合物。调整工艺变量以提供有机抗反射涂层的各向异性蚀刻。
在另一蚀刻处理中，使用由氧气、氮气和至少一种惰性气体的混合物形成的等离子体对位于半导体基片之上的抗反射涂层进行蚀刻。在另一可选择的方法中，可使用包括惰性气体而无氧气的氮等离子体来蚀刻抗反射涂层，尽管报道称由此会降低蚀刻速度。
等离子蚀刻位于半导体基片之上的BARC层的另一种方法使用了由等离子处理气体提供的蚀刻化学成分，该处理气体包括HBr、CO2和O2与氩气或另一惰性气体。
有关上述此种工艺的更多信息可见1998年1月21日公开的Zhao等的欧洲专利申请No.EP0820093、1999年6月8日公开的Gupta等的美国专利No.5,910,453和1998年8月19日公开的Yang等的欧洲专利申请No.EP0859400。
晶片蚀刻的均匀性长期引起关注，通常涉及有机抗反射涂层蚀刻的文献侧重于维持被蚀刻部件的关键尺寸，比如线宽、接点尺寸(contact pad)、门尺寸等。同时，也侧重选择蚀刻工艺，其中对ARC层的蚀刻速度与相邻层材料、比如置于ARC层之下的含硅层的蚀刻速度进行比较。
控制被蚀刻部件在基片，比如半导体晶片上的关键尺寸均匀性是一个重要的因素，随着被蚀刻部件关键尺寸的减小而变得更加重要。例如，当被蚀刻成ARC层的图案为一系列线条和间距，并且，基片表面不同位置上的线条之间的间距不同时，ARC的蚀刻速度在基片表面不同位置可发生变化。这可影响蚀刻的深度，并且影响被蚀刻部件的外形。这也影响基片上关键尺寸的均匀性。基片表面整体蚀刻性能随着被蚀刻部件间距的变化而变化的现象有时被称为“微载荷”效应。蚀刻速度和/或被蚀刻部件外形部分出现差异的原因是：在基片表面一定位置上有效的蚀刻剂种类有变化，所生成的蚀刻副产品的量也有变化。有效的蚀刻剂种类和残留副产品有变化的原因之一是：处理气体的输入和分布、处理气体的去除以及由处理室产生的蚀刻副产品并非经常均匀。另一个原因是：在基片表面不同部位(位置)上布图部件之间的间距不同。倾向于由两种不同的机理产生蚀刻副产品：1)使用含大量钝化气体(passivating gas)(例如，氮气或产生聚合物的气体，比如含碳的气体)的蚀刻剂气体组成，和/或2)在蚀刻过程中将所蚀刻的材料背溅射(back sputtering)至部件的侧壁。产生蚀刻剂气体的钝化层(1)倾向于相对均匀地堆积在基片表面之上的部件侧壁。反向溅射钝化层(2)倾向于更多地沉积在基片孤立的部件区域，其中有更多的反向溅射，这是因为被蚀刻材料的量倾向于比基片的密集部件区域多。
Shen等共同拥有的未审申请U.S.No.09/611,085公开了一种ARC层等离子蚀刻处理的工艺，该工艺在基片表面提供了关键尺寸的均匀性。ARC蚀刻处理使用了CF4、HBr和O2化学成分。此工艺在蚀刻1500厚的BARC层时可提供良好的关键尺寸的均匀性，但是，当此处理用于蚀刻更厚(例如，2000)的BRAC层时，关键尺寸的均匀性不太好。这被认为是由于需要更长的蚀刻时间来蚀刻更厚的BRAC层。因此，当蚀刻更厚(＞1500厚)BARC层时，希望提供一种能在基片表面提供良好关键尺寸均匀性的BARC层蚀刻处理工艺。
发明概述
本发明包括一种蚀刻有机涂层，尤其是抗反射涂层的方法。本方法赋予基片表面蚀刻部件改进的关键尺寸均匀性，同时，提供的选择比相对于含硅底层而言有助于抗反射涂层的蚀刻。本方法在蚀刻更厚(＞1500)的有机涂层过程中已显示出提供良好的关键尺寸均匀性。
我们已经发现了一种蚀刻有机涂层的方法，其意想不到地控制了蚀刻部件的关键尺寸以及基片表面上关键尺寸的均匀性(CD变化范围)，不论基片表面上蚀刻部件之间的间距差如何。
使用两步法蚀刻有机涂层。此方法的第一步是主蚀刻步骤，在此步骤中，基本上将有机涂层的整个厚度蚀刻至终点。主蚀刻使用了由第一源气体产生的等离子体，该源气体包括氟碳气体以及不含碳的含卤素气体。
本方法的第二步是过蚀刻步骤，在此步骤中，将主蚀刻之后剩余在部件表面上的残留涂层材料去除掉。过蚀刻步骤使用了由第二源气体产生的等离子体，该源气体包括含氯的气体、含氧的气体和惰性气体(即，不活泼气体)。相对于含硅底层而言，此化学成分为蚀刻抗反射涂层提供了良好的(＞20∶1)选择比。在过蚀刻步骤中向基片施加偏压的功率小于主蚀刻步骤中向基片施加偏压的功率。
关于线条和间距的图案(例举说明，并非限制)，主蚀刻步骤使用的蚀刻化学成分和处理条件在密集区域(其中，部件间距相互更紧密)产生的蚀刻线宽小于在孤立区域(其中，部件间距更分开)的蚀刻线宽。通常，在密集区域和孤立区域内的蚀刻线宽均小于用于使有机涂层(比如ARC)图案化的光刻胶胶的线宽。目标线宽产生的线宽降低被称为“负CD变化”或“CD损失”。因此，在主蚀刻过程中，密集区域内的负CD变化比孤立区域内的大。基片上的负CD变化被称作“CD变化范围”。
如上所述，孤立区域被蚀刻的材料总量大于密集区域；因此，在蚀刻过程中，有更多聚合材料重新沉积和堆积在孤立部件的侧壁。堆积的此聚合材料形成了钝化层，抑制了侧壁的蚀刻并且降低了孤立部件的蚀刻速度。另外，主蚀刻步骤中使用的化学成分包括CF4，其形成的聚合物有助于在蚀刻过程中孤立部件侧壁钝化层的堆积。
过蚀刻步骤使用的蚀刻化学成分和处理条件使得在孤立区域产生的负CD变化大于密集区域的负CD变化。这与在主蚀刻步骤中发现的结果相反。原因是在主蚀刻步骤中大多数有机涂层材料已被蚀刻，过蚀刻步骤中由聚合物沉积而在孤立区域内引起钝化层的堆积不再是一个主要因素，这与主蚀刻步骤不同。另外，过蚀刻步骤中使用的蚀刻化学成分不包括产生聚合物(钝化)等离子的源气体。
另一个重要的处理变量是，主蚀刻步骤中使用的基片偏压功率与过蚀刻步骤的比较。在过蚀刻步骤中施加于基片的功率小于主蚀刻步骤。因此，在过蚀刻步骤中，将蚀刻剂引入基片表面的驱功率更小，这趋于降低蚀刻速度。此效果在密集部件区域比在孤立区域更明显，因为密集区域内部件之间更窄的间距(更高的纵横比)倾向于防止暴露的蚀刻侧壁部件影响活性组分。因此，蚀刻化学成分和在过蚀刻步骤使用的更小基片偏压的组合，使得过蚀刻步骤在孤立部件区域比在密集区域形成更快的蚀刻。从而，当主蚀刻步骤和过蚀刻步骤结合使用时，存在着匀衡效果。此匀衡效果降低了CD变化范围。
总之，本发明使用了双蚀刻步骤，其相互弥补，利用不同机理沿基片表面获得蚀刻均匀性。因此，本文公开的是一种蚀刻位于半导体基片之上的有机涂层的方法，其在主蚀刻和过蚀刻步骤中使用了蚀刻化学成分以及基片偏压的组合，以使半导体基片的密集和孤立区域匀衡蚀刻。
附图说明
图1A为优选实施方式的一种等离子处理装置的示意图，可使用此种装置来完成本文所述的蚀刻过程。
图1B为基片表面的示意图，显示了基片的底部、左部、中部、右部和顶部位置，此与图1A所示处理装置的示意图相对应。
图2A所示为蚀刻叠层200，其代表了实施本发明方法的起始结构类别。蚀刻叠层200从顶端到底端包括光刻胶图案层210、有机抗反射涂层(ARC)208、多晶硅层206和二氧化硅栅极介电层204，所有这些均沉积在硅基片202上。未按比例显示出叠层膜的相对厚度。
图2B所示的是完成本发明方法主蚀刻步骤后的蚀刻叠层200。使用第一等离子源气体将ARC层208的整个厚度蚀刻至终点，暴露多晶硅层206的上表面207。残留的ARC材料覆盖在基片表面特定区域内的多晶硅层表面207上。
图2C所示的是完成本发明方法过蚀刻步骤后的蚀刻叠层200。已从多晶硅层表面207上去除了残留的ARC材料，但未对多晶硅层产生任何明显的蚀刻。
图3所示的是，当使用CF4、HBr和O2的等离子源气体来蚀刻有机ARC层时，蚀刻部件关键尺寸变化302(即，被蚀刻ARC的线宽与用于使ARC图案化的光刻胶线宽之间的差异)与基片表面不同位置上蚀刻部件间距304的关系图300。
图4所示的是，当使用CF4、HBr和O2的等离子源气体来蚀刻有机ARC层时，蚀刻部件关键尺寸的变化402(在基片密集和孤立区域测量所得)  与BARC层厚度404的关系图400。
图5所示的是，当使用CF4、Cl2和N2的等离子源气体来蚀刻有机ARC层时，蚀刻部件关键尺寸的变化502与基片表面不同位置上蚀刻部件间距504的关系图500。
图6所示的是，当使用Cl2、O2和Ar的等离子源气体来蚀刻有机ARC层时，蚀刻部件关键尺寸的变化602与基片表面不同位置上蚀刻部件间距604的关系图600。
图7所示的是，当使用主蚀刻化学成分CF4和Cl2、过蚀刻化学成分Cl2、O2和Ar来蚀刻有机ARC层时，蚀刻部件关键尺寸的变化702与基片表面不同位置上蚀刻部件间距704的关系图700。
图8是Applied Materials公司的MXP+多晶硅蚀刻容器的示意图，可选择该装置实例来完成此处所述的蚀刻处理。
优选实施方式的详述
本发明公开的内容提供了两步蚀刻有机涂层，比如有机抗反射涂层(ARC)的方法。本方法在基片表面提供了良好的关键尺寸(CD)均匀性，不管基片表面部件之间的间距变化如何。
本方法的第一步是主蚀刻步骤，在此步骤中，有机涂层的整个厚度基本上被蚀刻至终点。主蚀刻使用了由第一源气体产生的等离子体，该气体包括氟碳气体以及不含碳的含卤素气体。氟碳气体通常为CF4，但是，也可选择例如CHF3、CH2F2、C2F6、C4F8或其组合。不含碳的含卤素气体通常为Cl2，但是，也可选择例如HBr、HCl或Cl2、HBr和/或HCl的任何组合。
含CF4和Cl2的第一源气体效果非常好。通常在第一源气体中的CF4∶Cl2体积比范围约1∶1至约6∶1，优选约2∶1至约5∶1。如果需要，CF4/Cl2源气体组合可包含微量的钝化气体，比如N2或HBr。
在本发明可选择的但又不太优选的实施方式中，可使用包括CF4、HBr和O2的第一源气体进行主蚀刻。与CF4/Cl2源气体组合相比，该主蚀刻等离子源气体的特定组合增加了负CD变化。
在主蚀刻步骤中，通常使用约30W至约90W范围内的基片偏压功率。
主蚀刻步骤中所使用的蚀刻化学成分和处理条件，使得在半导体基片密集部件区比在孤立部件区具有更高的蚀刻速度。
本方法的第二步是过蚀刻步骤，在此步骤中，将主蚀刻步骤后剩余在部件表面上的残留涂层材料去除掉。
过蚀刻步骤使用了由第二源气体产生的等离子体，该气体包括含氯的气体、含氧的气体和惰性气体(不活泼气体)。含氯的气体通常为Cl2，但也可选择例如HCl。含氧的气体通常为O2，其可以He/O2的形式提供(其中，O2约占He/O2混合物体积的30％)。惰性气体通常为氩气，但也可选择为不同的惰性气体例如氦气、氖气、氙气、氪气，或惰性气体可以是惰性气体的组合。通常在第二源气体中的Cl2∶O2体积比范围约2∶3至约3∶1，优选约1∶1至约3∶1。另外，第二源气体中氩气约占20vol％至约80vol％，优选约30vol％至约50vol％。
过蚀刻步骤使用的基片偏压功率比主蚀刻步骤使用的要小。当过蚀刻基片偏压功率小于80％、优选小于70％的主蚀刻步骤所用基片偏压功率时，其效果非常好。
有机抗反射涂层(ARC)常常为半导体结构的一部分，其中ARC层位于含硅材料层比如多晶硅之上，而含硅层进一步位于栅极介电层之上。为了避免ARC层的极度过蚀刻和多晶硅底层的蚀坑，第二源气体优选提供的蚀刻有机涂层和多晶硅的选择比至少为10∶1。(术语“选择比”通常用来指两种材料的蚀刻速度比)。避免多晶硅层的蚀坑很重要，因为在接下来的多晶硅层的蚀刻过程中，此蚀坑将直接转移到下面的(薄)介电层，可造成薄介电层穿孔。
主蚀刻步骤中使用的化学成分和处理条件使得在密集部件区产生的负CD变化大于孤立部件区。过蚀刻化学成分和处理条件使得在基片上的孤立部件区产生的负CD变化大于密集部件区。从而，主蚀刻和过蚀刻相互抵消，导致基片表面上的CD变化范围降低，并且在基片表面提供了改进的关键尺寸均匀性。
作为详细描述的前言，应该指出，除非文中有明确提示。用于本说明书和所附权利要求的单数形式包括复数指示物。
I.实施本发明的装置
利用由Applied Materials，Inc.，of Santa Clara，California购得的CenturaIntegrated Processing System来进行此处描述的实施例蚀刻处理。Collins等的美国专利No.5,583,737描述了此系统，在此一并引用其公开内容作为参考。尽管图1示出了用于处理实施例所述基片的蚀刻处理室，但通过对其它处理参数作一些调整，任何适用于工业的蚀刻处理装置可利用本文所述的蚀刻化学成分。
图1示意图所示的设备包括一种去耦等离子体源(DecoupledPlasma Source)(DPS)，Yan Ye等在1996年5月7日的第11界国际等离子体处理学术会议(Proceedings of the Eleventh InternationalSymposium of Plasma Processing)上对此进行了描述，并出版在电化学协会会议文集(Electrochemical Society Proceedings)，第96-12卷，pp.222-233(1996)上。图1为单个CENTURADPSTM多晶硅蚀刻容器102的示意图，用于Applied Materials′CENTURA多晶硅蚀刻系统。设计CENTURADPSTM多晶硅蚀刻容器100使其安置在标准的CENTURA蚀刻主体架上。
CENTURADPSTM多晶硅蚀刻容器100包括具有陶瓷圆顶106的顶室104以及底室108。底室108包括单极静电卡盘(ESC)阴极110。通过使气体均匀分布的气体喷嘴114将气体引入室内。利用具有节流阀118的封闭回路压力控制系统(未示出)来控制容器压力。在处理过程中，通过入口122将基片120引入容器底部108。利用在静电卡盘(ESC)阴极110表面产生的静电荷将基片120夹持在一定的位置，此静电荷是通过向位于卡盘表面介电膜下方的导电层施加直流电压而产生的。随后，通过晶片升降机将阴极110和基片120升高，并且在处理位置紧靠顶室104密封。利用陶瓷气体喷嘴114将蚀刻气体引入室104顶部。多晶硅蚀刻室100使用了感应耦合等离子体源功率126以及在12.56MHZ下工作的匹配网络128，其与感应线圈134连接以产生并维持高密度等离子体。利用RF源130以及在13.56MHZ下工作的匹配网络132对晶片产生偏压。利用单独的控制器(未显示)来控制等离子源126和为基片加偏压的设备130的功率。
利用含液体的管道(未显示)来控制蚀刻室侧壁表面的温度，该管道位于蚀刻室100的侧壁内。通过稳定其上放有基片120的静电卡盘阴极110的温度，来控制半导体基片的温度。使用氦气来实现基片和底座之间的热传输。在蚀刻处理中，利用等离子体将基片120逐渐加热到稳定态温度，根据处理条件的不同，其温度大致比基片支撑板的温度高10至40℃。在我们的大多数实验中，估算出基片表面的温度通常约40℃至85℃。使用先前描述的冷却管使蚀刻室100侧壁的表面温度维持在约65℃。陶瓷圆顶106的温度维持在约80℃。
当利用蚀刻至不同材料界面来显示蚀刻的终点信息时，终点子系统(未显示)通过监视蚀刻室100内等离子体发射光的变化来感应蚀刻处理的结束。然后数据显示在PC监视器上。操作员设定一种算法来控制终点系统。
图1B所示为基片120表面140的示意图，相对于位于基片120底部142的槽口152而言，它包括基片120(此情况下为硅片)的底部142、左侧144、中部146、右侧148和顶部150表面。相对于图1B所示的处理装置100的示意图所示的这些表面位置中，箭头154表示指向真空节流阀118的方向，箭头156表示指向入口122的方向，所示的基片120位于静电卡盘110的上表面158上。
另外，本发明的方法也可在蚀刻处理装置内完成，其中利用单个功率控制器比如Applied Materials公司的MXP或MXP+多晶硅蚀刻室来控制等离子体发生源的功率和在基片上施加偏压的设备功率。图8为Applied Materials公司的MXP多晶硅蚀刻室800的示意图，它是本领域熟知的平行盘等离子体蚀刻室。MXP+多晶硅蚀刻室优于其它相似蚀刻室之处在于：它包括简化的二维气体分布盘802，该盘可使整个室内的气体分布更加均匀。另一个修正是可移动的铝处理室衬底804，在每个湿法清洁过程中，可容易地移动和替换该衬底，从而提供了更快的清洁周期。再一个修正是改进的聚焦环806，其与阴极808一起移动(而非单独)，因装置内移动的部件更少而导致产生的颗粒更少。高温阴极808具有独立的温度控制器(未示出)，其功能是响应由底部温度传感器812读取的温度，该传感器允许在超过处理室温度的温度下处理。将待处理的基片(未示出)置于与阴极808相连的静电卡盘底座810上。
II.本发明蚀刻有机抗反射涂层(ARC)的方法
在进行本发明的方法之前，必须首先提供起始蚀刻叠层。通常的蚀刻叠层描述如下。
图2A所示的蚀刻叠层200是实施本发明方法所用的起始结构类型。图案是线条和间距，图2A所示的是这些线条和间距的截面图。
蚀刻叠层200由顶部到底部包括如下层：光刻胶的图案化层210、有机抗反射涂层(ARC)208、含硅层206和栅极介电层204，所有这些均沉积在基片202上。
光刻胶层210的厚度和图案化的方法取决于所使用的特定光刻胶材料和在光刻胶内成像的图案。光刻胶层210可以是本领域已知的任何适宜的光刻胶材料。通常，光刻胶材料是有机的含碳材料。常常使用深紫外(DUV)光刻胶将图案转移到基片上。通常此DUV光刻胶膜的厚度约4000至约6000。在以下实施例所蚀刻的起始蚀刻叠层中，光刻胶层210是厚度约6000的DUV光刻胶。例如，DUV光刻胶可由JSR或SHIPLEY公司市售获得，但不受限制。
当使用DUV光刻胶时，通常需要ARC层来降低光刻胶在成像过程中一般出现的驻波和背散射光。在某些情况下，优选有机ARC，因为它们与光刻胶更加相溶。可由本领域已知的任何有机ARC材料、并利用本领域已知的常规方法比如旋涂技术来形成有机ARC层208。通常有机ARC层208的厚度在约300至约3000的范围内。在以下实施例所蚀刻的起始蚀刻叠层中，有机ARC层208的厚度约2000。
含硅层206通常为多晶硅或非晶硅。如果需要(比如提供低电阻栅极结构)，可以对含硅层206进行掺杂。通常所形成的含硅层206厚度在约1500至约3000的范围内。在以下实施例所蚀刻的起始蚀刻叠层中，含硅层206为采用本领域已知的化学气相沉积(CVD)技术进行沉积的多晶硅。多晶硅层206的厚度约2000。
底部的多晶硅层206是薄的栅极介电层204，它通常为无机氧化物，比如二氧化硅、氮氧化硅或五氧化二钽。另外，栅极介电层可以是有机介电层，比如聚亚芳基醚、聚亚芳基醚唑、聚对二甲苯-N、聚酰亚胺、聚奈-N、聚苯基喹喔啉、聚苯并唑、聚茚、聚降莰烷、聚亚苯基氧化物、或αC。
通常形成的二氧化硅栅极介电层204的厚度在约15至约100范围内。具有不同电性能的其它材料可以不同的厚度得以应用。例如，在以下实施例所蚀刻的起始蚀刻叠层中，栅极介电层204是二氧化硅，其厚度约60。当使用五氧化二钽时，栅极介电层的厚度可小于使用二氧化硅的情况。通常采用本领域已知的常规方法来形成或沉积此栅极介电层，比如热氧化或等离子体增强的化学气相沉积(PECVD)。
基片202通常是硅，但也可以选择比如玻璃或介电体上硅(SOI)。当基片为硅时，含硅层206可以是多晶硅或非晶硅。但是，当使用玻璃基片时，含硅层206必须是非晶硅，因为为了形成多晶硅，需要底部硅基片作为晶种层。采用常规的物理气相沉积(PVD)或化学气相沉积(CVD)技术来沉积非晶硅。
根据本发明的一方法，进行主蚀刻步骤以基本将有机ARC层208的整个厚度蚀刻透，如图2B所示暴露多晶硅层206的上表面207。主蚀刻步骤优选使用由含CF4和Cl2的源气体产生的等离子体。如果需要，第一等离子源气体中可含微量钝化气体、比如N2。
在本发明另一不太优选的实施方式中，可使用含CF4、HBr和O2的第一源气体进行主蚀刻。与此化学成分相适应的处理条件已在公开未审的Shen等共同拥有的U.S申请No.09/611,085中进行了详细描述，在此一并整体加以引用作为参考。
使用波长为4390的光学发射光谱(OES)终点检测系统来检测主蚀刻步骤的终点。
关于图2C，随后进行过蚀刻步骤以去除残留的ARC材料，该材料为完成主蚀刻步骤时剩余在多晶硅层表面207上的材料。过蚀刻步骤使用的等离子源气体优选提供蚀刻有机ARC层208和多晶硅层206的选择比至少为10∶1，以避免严重的过蚀刻造成多晶硅层206表面的潜在蚀坑。如果多晶硅层206的表面207形成了蚀坑，则此蚀坑可能会转移至下面的栅极介电层204。我们已经发现，由含氯气体、含氧气体和惰性气体(不活泼气体)产生的等离子体提供的蚀刻有机ARC材料和多晶硅的选择比至少为20∶1。
下表1提供了主蚀刻和过蚀刻步骤的典型处理条件的范围。
表1有机ARC层主蚀刻和过蚀刻的典型处理条件
处理条件 主蚀刻 过蚀刻
总气体流量(sccm) 100-200 50-200
CF4(sccm) 50-150 --
Cl2(sccm) 10-100 10-100
N2(sccm) 0-50 --
O2(sccm) -- 10-50
氩气(sccm) -- 20-100
等离子体源功率(W) 200-600 200-600
基片偏压功率(W) 30-90※ 20-60※
处理室压力(毫托) 3-10 3-10
基片温度(℃) 30-65 30-65
蚀刻时间(sec) 30-120 5-40
等离子体密度(e-/cm3) ≥1×1011 ≥1×1011
处理条件 主蚀刻 过蚀刻
总气体流量(sccm) 100-200 50-200
CF4(sccm) 50-150 --
Cl2(sccm) 10-100 10-100
N2(sccm) 0-50 --
O2(sccm) -- 10-50
氩气(sccm) -- 20-100
等离子体源功率(W) 200-600 200-600
基片偏压功率(W) 30-90※ 20-60※
处理室压力(毫托) 3-10 3-10
基片温度(℃) 30-65 30-65
蚀刻时间(sec) 30-120 5-40
等离子体密度(e-/cm3) ≥1×1011 ≥1×1011
*其中，过蚀刻步骤施加的基片偏压功率低于主蚀刻步骤施加的基片偏压功率。
III.实施例
使用图2A所示的蚀刻叠层200进行下面实施例所描述的实验，该叠层为(由顶部到底部列出层)：6000的DUV光刻胶层210(之前已图案化)；2000的有机ARC层208；200的多晶硅层206；以及60的二氧化硅栅极介电层204，所有这些均沉积在硅基片202上。使用本领域已知的上述常规技术来制备蚀刻叠层。
对比例1：
使用CF4、HBr和O2等离子源气体来蚀刻ARC层208。改变不同实验的处理条件，比如气体流动速度和偏压功率。在实验3过程中使用的等离子源气体还包括N2；在实验4过程中使用的等离子源气体包括氩气(而非氮气)。
表2提供了ARC层蚀刻过程中的实验处理条件以及产生的关键尺寸数据。
表2使用CF4、HBr和O2的BARC蚀刻
 实验# 1 2 3 4 5 6
 CF4(sccm) 60 60 60 30 60 60
 HBr(sccm) 20 20 20 10 20 20
 O2(sccm) 40 40 40 20 20 40
 N2(sccm) -- -- 30 -- -- --
 Ar(sccm) -- -- -- 60 -- --
 源功率(W) 300 300 300 300 300 300
 偏压功率(W) 90 75 90 90 90 90
 室压力(毫托) 4 4 4 4 4 4
 终点※(sec) 38.0 43.1 42.8 45.6 47.2 41.6
 过蚀刻(sec) 7.6 8.6 8.5 9.1 9.4 8.3
 平均CD变化(nm) -44.4 -51.9 -45.6 -37.8 -22.5 -39.9
 CD变化范围(nm) 14.8 13.3 13.6 15.8 20.8 14
*利用光学发射光谱(OES)测定终点。
关于上面的表2，术语“CD变化”是指被蚀刻ARC的线宽与用于使ARC图案化的光刻胶的线宽之间的差。因此，正CD变化显示蚀刻后的CD大于蚀刻前的图案CD。负CD变化(也称为“CD损失”)显示蚀刻后的CD小于蚀刻前的图案CD。“平均CD变化”指的是，在基片不同位置(例如，顶部、中部、底部)和对各种部件间距(密集或孤立)测得的平均CD变化值。
“CD变化范围”是指测量的最高CD变化与测量的最低CD变化之间的差，其显示了基片表面的CD均匀性。CD变化的波动(由CD变化范围显示)归因于位置因素(即，基片表面上的位置)或统计因素(即，被蚀刻线条之间的距离)。尽管希望具有很小的CD变化，但不同基片位置和不同部件间距之间CD变化的一致性很关键。如果CD变化(即，被蚀刻ARC的线宽与用于使ARC图案化的光刻胶的线宽之间的差)相对高，但CD变化波动(CD变化范围)低，这意味着在基片表面上发生的蚀刻一致性好，可调整蚀刻处理来弥补CD变化。但是，很难弥补较高的CD变化波动，此意味着基片表面上的蚀刻过程不一致。
图3的曲线300是实验1的蚀刻部件间距与蚀刻部件关键尺寸变化的之间的关系图。标示为302的轴示出了线条和间距图案中蚀刻线条的关键尺寸变化(μm)。标示为304的轴示出了与线条之间距离(μm)成函数关系的关键尺寸的变化。曲线图上有四条线：线306表示图1B所示的基片的底部位置，线308表示基片的左侧位置，线310表示基片的中部位置，线312表示基片的顶部位置。
由曲线300可看出属于基片表面位置的关键尺寸变化范围、以及属于被蚀刻线条之间距离差的关键尺寸变化范围。由图3易于看出，因间距差而引起的CD变化大于因基片表面位置而引起的CD变化。当CD变化范围约0.015μm(测量值：14.8nm)时，最高的CD变化约-0.050μm，最低的CD变化约-0.035μm。平均关键尺寸变化为-44.4nm。基片密集区域(即，具有更小间距宽度的区域)趋向有更大的CD损失。
由于半导体器件结构的尺寸减小，器件制造者寻求基片上关键尺寸的变化范围(CD变化范围)约10nm(0.01μm)或更小(CD均匀性)。也希望平均CD变化为30nm(0.03μm)或更小。如表2所示，Runs#1-6使用的等离子源气体和处理条件的组合均不能提供所需的CD变化范围和可接受的平均CD变化。实际上，平均CD变化和CD变化范围存在着匀衡。当平均CD变化降低时，基片上的CD均匀性(表示为CD变化范围)恶化(见实验5)。当CD变化范围相对低时(显示可接受的均匀性)，平均CD变化变高而无法接受(见实验2)。
图4所示为实验1的BARC层厚度与蚀刻部件关键尺寸变化的函数关系曲线400。标示为402的轴示出了线条和间距图案中蚀刻线条的关键尺寸变化(μm)。标示为404的轴示出了与BARC层厚度()成函数关系的关键尺寸的变化。曲线图上有两条线：线406表示基片上孤立的线条，线408表示线条的密集排列。如图4所示，当蚀刻更薄的BARC层时，CD变化可以接受(≤0.03μm)。但是，当BARC层厚度增加到1500以上时，基片密集和孤立区域的CD变化均增加。可以认为，需要更长的蚀刻时间来蚀刻透更厚的BARC层。也应该注意到，随着BARC层厚度的增加，孤立406和密集408线条之间的背离增加，表明是恶化的CD变化范围。
实施例2：
讨论所获得的使用了CF4、HBr和O2等离子源气体的BARC蚀刻关键尺寸的数据后，我们认为需要新的BARC蚀刻处理，以在蚀刻更厚(即，大于1500)的BARC层时提供可接受的CD变化和CD均匀性。
使用CF4、Cl2和N2等离子源气体对图2A所示的上述蚀刻叠层的ARC层208进行蚀刻。改变不同实验的处理条件、比如等离子源功率和偏压功率。在实验13中使用的等离子源气体还包括氩气N2；在实验12中使用的等离子源气体不包括N2。
表3提供了ARC层蚀刻过程中的实验处理条件以及产生的关键尺寸数据。
表3使用CF4、Cl2和N2的BARC蚀刻
 实验 7  8  9  10  11  12  13  14
 CF4(sccm) 100  100  100  100  100  100  100  100
 Cl2(sccm) 20  20  20  20  20  20  20  20
 N2(sccm) 20  20  20  20  20  0  20  20
 Ar(sccm) --  -  -  -  -  -  10  -
 源功率(W) 315  315  500  315  250  315  315  315
 偏压功率(W) 50  50  50  90  40  50  50  50
 室压力(毫托) 4  4  4  4  4  4  4  4
 终点※(sec) 62  64.8  52  49.3  78.2  52  59  76.6
 过蚀刻(sec) 18  12.9  11  9.8  15.6  20  8  15.3
 平均CD变化(nm) -19.2  -16.2  -22.2  4.5  -16.4  -18.5  -21.8  -25.8
 CD变化范围(nm) 17.2  18  23.3  44.7  18.3  15.9  18.9  15.7
*利用光学发射光谱(OES)测定终点。
如表3所示，在Runs#7-14使用的等离子源气体组成和处理条件的组合均不能提供所需的CD变化范围(≤10nm)和可接受的平均CD变化(≤30nm)。如Runs#1-6所发现的一样，平均CD变化和CD变化范围也存在着匀衡。当平均CD变化降低时，基片上的CD均匀性(表示为CD变化范围)恶化(见实验10)。当CD变化范围相对低时(显示可接受的均匀性)，平均CD变化变高而无法接受(见实验14)。
图5所示为实验14的蚀刻部件间距与蚀刻部件关键尺寸变化的关系曲线500。标示为502的轴示出了线条和间距图案中蚀刻线条的关键尺寸变化(μm)。标示为504的轴示出了与线条之间距离(μm)成函数关系的关键尺寸的变化。曲线图上有五条线：线506表示基片的底部位置，线508表示基片的左侧位置，线510表示基片的中部位置，线512表示基片的右侧位置，线514表示基片的顶部位置。
此外，因间距差而引起的CD变化大于因基片表面位置而引起的CD变化。CD变化范围为15.7nm，平均CD变化约-25.8。另外，基片密集区域(即，在部件之间具有更小间距宽度的区域)趋向有更大的CD损失。
实施例3：
我们决定研究使用氯和氧基等离子体来蚀刻有机BARC层。下表4总结的实验使用了Cl2、O2和Ar的等离子体源气体。
表4  使用Cl2、O2和Ar的BARC蚀刻
 实验 15
 Cl2(sccm) 18
 O2(sccm) 18
 Ar(sccm) 20
 源功率(W) 210
 偏压功率(W) 33
 室压力(毫托) 3
 终点※(sec) 74.7
 过蚀刻(sec) 15
 平均CD变化(nm) -26.6
 CD变化范围(nm) 18.6
*利用光学发射光谱(OES)测定终点。
图6所示为实验15的蚀刻部件间距与蚀刻部件关键尺寸变化的关系曲线600。标示为602的轴示出了线条和间距图案中蚀刻线条的关键尺寸变化(μm)。标示为604的轴示出了与线条之间距离(μm)成函数关系的关键尺寸的变化。曲线图上有五条线：线606表示基片的底部位置，线608表示基片的左侧位置，线610表示基片的中部位置，线612表示基片的右侧位置，线614表示基片的顶部位置。
CD变化范围为18.6nm，平均CD变化约26.6。但是，实验15中使用Cl2/O2/Ar蚀刻化学成分导致基片孤立区域(即，在部件之间具有更大间距宽度的区域)趋向有更大的CD损失，这与当使用CF4/HBr/O2(实验1-6)或CF4/Cl2/N2(实验7-14)蚀刻化学成分时发现的在密集区域趋向更大的CD损失相反。
Cl2/O2/Ar蚀刻化学成分提供了蚀刻BARC层208和多晶硅底层206的良好选择比(＞20∶1)。
实施例4：
下一个实验包括使用第一蚀刻化学成分进行BARC主蚀刻，接着通过第二蚀刻化学成分进行过蚀刻步骤。BARC主蚀刻使用了选择性地与N2组合(在实验16-18中)的CF4和Cl2等离子源气体。过蚀刻步骤使用Cl2、O2和Ar等离子源气体。改变不同实验的处理条件，比如气体流动速率、等离子源功率和偏压功率。
表5提供了BARC主蚀刻和过蚀刻的实验处理条件以及在ARC蚀刻过程中产生的关键尺寸数据。
表5使用CF4/Cl2主蚀刻和Cl2/O2/Ar过蚀刻的BARC蚀刻
实验# 16 17 18 19 20 21 22
主蚀刻化学成分(sccm) 100CF420Cl220N2 100CF420Cl220N2 100CF420Cl220N2 100CF420Cl2 100CF420Cl2 100CF420Cl2 100CF420Cl2
源功率(W) 315 315 315 315 315 315 315
偏压功率(W) 30 30 50 50 60 50 50
室压力(毫托) 4 4 4 4 4 4 4
终点(sec) 77.7 74.6 56.8 50.8 47.6 51.8 50.8
过蚀刻化学成分(sccm) 18Cl218O220Ar 18Cl218O220Ar 18Cl218O220Ar 18Cl218O220Ar 18Cl218O220Ar 18Cl212O220Ar 18Cl218O220Ar
源功率(W) 210 300 300 300 300 300 300
偏压功率(W) 33 30 30 30 30 30 30
室压力(毫托) 3 3 3 3 3 3 3
终点(sec) 15 10 7 10 10 10 10
平均CD变化(nm) -34.0 -35.3 -22.8 -26.2 -24.3 -29.2 -28.2
CD变化范围(nm) 13.8 13.1 14.7 8.5 11.9 11.2 9.5
如上所述，CF4/Cl2蚀刻化学成分显示了在密集区域趋向更大的CD损失，而Cl2/O2/Ar蚀刻化学成分显示了在基片孤立区域趋向更大的CD损失。如上表5所示，主蚀刻和过蚀刻化学成分的微小载荷趋势似乎相互弥补，基片上产生了改进的CD均匀性。实验19和22(使用了相同的等离子体源气体组成和工艺)提供了小于30nm的平均CD变化和小于10nm的CD变化范围。
图7所示为实验19蚀刻部件间距与蚀刻部件关键尺寸变化的关系曲线600。标示为702的轴示出了线条和间距图案中蚀刻线条的关键尺寸变化(μm)。标示为704的轴示出了与线条之间距离(μm)成函数关系的关键尺寸的变化。曲线图上有五条线：线706表示基片的底部位置，线708表示基片的左侧位置，线710表示基片的中部位置，线712表示基片的右侧位置，线714表示基片的顶部位置。
与先前图3、4、5和6任一所示的CD均匀性数据相比，从图7的曲线图700可清楚地看出，使用本发明ARC蚀刻方法获得了改进的CD均匀性。
上述优选实施方式并非用于限制本发明范围，根据本申请公开内容，本领域技术人员能扩展得出与本发明下述权利要求主题一致的实施方式。

Claims (36)

1.一种蚀刻有机涂层的方法，它包括以下步骤：
a)主蚀刻步骤，其中，使用第一源气体产生的等离子体，基本上蚀刻所述有机涂层的整个厚度，所述第一源气体包括氟碳化合物气体以及不含碳的含卤素气体；和
b)过蚀刻步骤，其中，通过将所述残留的有机涂层材料暴露于第二源气体产生的等离子体中，从而去除所述主蚀刻步骤之后剩余的残留有机涂层材料，所述第二源气体包括含氯的气体、含氧的气体和惰性气体。
2.权利要求1的方法，其中，所述氟碳化合物气体选自CF4、CHF3、CH2F2、C2F6、C4F8及其组合。
3.权利要求2的方法，其中，所述氟碳化合物气体是CF4。
4.权利要求1的方法，其中，所述不含碳的含卤素气体选自Cl2、HBr和HCl。
5.权利要求4的方法，其中，所述不含碳的含卤素气体是Cl2。
6.权利要求3的方法，其中，所述第一源气体包含CF4和Cl2。
7.权利要求6的方法，其中，在所述第一源气体中CF4∶Cl2的体积比范围为约1∶1至约6∶1。
8.权利要求6的方法，其中，所述第一源气体还包含选自N2和HBr的惰性气体。
9.权利要求3的方法，其中，所述第一源气体包含CF4、HBr和O2。
10.权利要求1的方法，其中，所述含氯的气体选自由Cl2和HCl。
11.权利要求10的方法，其中，所述含氯气体是Cl2。
12.权利要求1的方法，其中，所述含氧气体是O2。
13.权利要求1的方法，其中，所述惰性气体选自氩气、氦气、氙气、氡气及其组合。
14.权利要求13的方法，其中，所述惰性气体是氩气。
15.权利要求11的方法，其中，所述第二源气体包含Cl2、O2和氩气。
16.权利要求15的方法，其中，在所述第二源气体中Cl2∶O2的体积比范围为约2∶3至约3∶1。
17.权利要求15的方法，其中，氩气占第二源气体的约20vol％至约80vol％。
18.权利要求17的方法，其中，氩气占第二源气体的约30vol％至约50vol％。
19.权利要求1的方法，其中，在所述过蚀刻步骤中使用的所述基片偏压功率小于在所述主蚀刻步骤中使用的基片偏压功率。
20.权利要求19的方法，其中，在所述过蚀刻步骤中使用的所述基片偏压功率为在所述主蚀刻步骤中使用的所述基片偏压功率的80％或更小。
21.权利要求1的方法，其中，所述有涂层为抗反射涂层(ARC)。
22.权利要求21的方法，其中，所述第二源气体提供的蚀刻所述ARC涂层和含硅底层的选择比至少为20∶1。
23.权利要求22的方法，其中，所述含硅底层是多晶硅。
24.权利要求1的方法，其中，所述有机涂层的厚度至少为1500。
25.一种蚀刻半导体基片上有机涂层的方法，它包括如下步骤：
a)主蚀刻步骤，其中，使用由第一源气体产生的等离子体基本蚀刻有机涂层的整个厚度，其中使用第一基片偏压功率进行蚀刻；并且其中，所述主蚀刻步骤在所述基片密集部件区域比在所述基片孤立部件区域提供的蚀刻速度高，和
b)过蚀刻步骤，其中，通过将所述基片暴露于由第二源气体产生的等离子体中，将所述主蚀刻步骤之后剩余的残留有机涂层材料去除，其中，使用小于所述第一基片偏压功率的第二基片偏压功率进行蚀刻，并且其中，所述过蚀刻步骤在所述基片孤立部件区域比在所述基片密集部件区域提供的蚀刻速度高。
26.权利要求25的方法，其中，所述第二基片偏压功率为所述第一基片偏压功率的80％或更小。
27.权利要求26的方法，其中，所述第二基片偏压功率为所述第一基片偏压功率的70％或更小。
28.权利要求25的方法，其中，所述第一源气体含氟碳化合物气体和不含碳的含卤素气体。
29.权利要求28的方法，其中，所述第一源气体包含CF4和Cl2。
30.权利要求29的方法，其中，所述第一源气体还包含选自N2和HBr的钝化气体。
31.权利要求25的方法，其中，所述第二源气体包括含氯的气体、含氧的气体和惰性气体。
32.权利要求31的方法，其中，所述第二源气体包括Cl2、O2和氩气。
33.权利要求25的方法，其中，所述有机涂层为抗反射涂层(ARC)。
34.权利要求33的方法，其中，所述第二源气体提供的蚀刻所述ARC涂层和含硅底层的选择比至少为20∶1。
35.权利要求34的方法，其中，所述含硅底层为多晶硅。
36.权利要求35的方法，其中，所述有机涂层的厚度至少为1500。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254811A (zh) * 2010-05-21 2011-11-23 中芯国际集成电路制造(上海)有限公司 减少刻蚀残留物的晶圆氧化层刻蚀方法
CN101621000B (zh) * 2008-07-04 2011-12-28 东京毅力科创株式会社 等离子体蚀刻方法
CN102867745A (zh) * 2012-09-27 2013-01-09 无锡华润上华科技有限公司 一种改善晶圆内图案临界尺寸均匀度的蚀刻方法和系统
CN104253017A (zh) * 2013-06-27 2014-12-31 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法
CN104835908A (zh) * 2015-04-17 2015-08-12 上海华虹宏力半导体制造有限公司 用于3d amr的氮化钽刻蚀方法
CN108281381A (zh) * 2018-02-28 2018-07-13 佛山市宝粤美科技有限公司 一种半导体互连结构的制备方法
CN108346568A (zh) * 2017-01-24 2018-07-31 东京毅力科创株式会社 处理被加工物的方法
CN108376671A (zh) * 2018-02-28 2018-08-07 佛山市宝粤美科技有限公司 一种具有多孔介质层的半导体结构的制备方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864041B2 (en) * 2001-05-02 2005-03-08 International Business Machines Corporation Gate linewidth tailoring and critical dimension control for sub-100 nm devices using plasma etching
US20030092281A1 (en) * 2001-11-13 2003-05-15 Chartered Semiconductors Manufactured Limited Method for organic barc and photoresist trimming process
JP3883470B2 (ja) * 2002-05-14 2007-02-21 沖電気工業株式会社 半導体装置の製造方法
US20040041272A1 (en) * 2002-08-29 2004-03-04 Signorini Karen T. Method for etching anti-reflectant coating layers
US20040077160A1 (en) * 2002-10-22 2004-04-22 Koninklijke Philips Electronics N.V. Method to control dimensions of features on a substrate with an organic anti-reflective coating
AU2003297861A1 (en) * 2002-12-23 2004-07-29 Tokyo Electron Limited Method and apparatus for bilayer photoresist dry development
US7344991B2 (en) 2002-12-23 2008-03-18 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
CN100521088C (zh) * 2002-12-23 2009-07-29 东京毅力科创株式会社 双层光刻胶干法显影的方法和装置
JP4001559B2 (ja) * 2003-03-04 2007-10-31 東京エレクトロン株式会社 インライン接続設定方法および装置
US7622051B1 (en) * 2003-03-27 2009-11-24 Lam Research Corporation Methods for critical dimension control during plasma etching
WO2004095551A1 (en) * 2003-03-31 2004-11-04 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US8048325B2 (en) * 2003-03-31 2011-11-01 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
CN100423192C (zh) * 2003-03-31 2008-10-01 东京毅力科创株式会社 用于多层光致抗蚀剂干式显影的方法和装置
US20040219790A1 (en) * 2003-04-30 2004-11-04 Wilson Aaron R Etching methods, RIE methods, and methods of increasing the stability of photoresist during RIE
TWI225574B (en) * 2003-05-01 2004-12-21 Nanya Technology Corp Photomask structure and method of reducing lens aberration and pattern displacement
US6976782B1 (en) * 2003-11-24 2005-12-20 Lam Research Corporation Methods and apparatus for in situ substrate temperature monitoring
US20050136666A1 (en) * 2003-12-23 2005-06-23 Tokyo Electron Limited Method and apparatus for etching an organic layer
JP4723871B2 (ja) * 2004-06-23 2011-07-13 株式会社日立ハイテクノロジーズ ドライエッチング装置
KR100639213B1 (ko) * 2004-12-28 2006-10-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20070045230A1 (en) * 2005-08-30 2007-03-01 Micron Technology, Inc. Methods for independently controlling one or more etching parameters in the manufacture of microfeature devices
KR100801308B1 (ko) * 2005-11-12 2008-02-11 주식회사 하이닉스반도체 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법
KR100741921B1 (ko) 2005-12-29 2007-07-24 동부일렉트로닉스 주식회사 반도체 소자의 금속 식각 방법
KR100932315B1 (ko) * 2007-02-09 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US7838426B2 (en) * 2007-08-20 2010-11-23 Lam Research Corporation Mask trimming
US7785484B2 (en) * 2007-08-20 2010-08-31 Lam Research Corporation Mask trimming with ARL etch
US8017526B2 (en) * 2007-11-30 2011-09-13 Applied Materials, Inc. Gate profile control through effective frequency of dual HF/VHF sources in a plasma etch process
US8524112B2 (en) * 2007-12-21 2013-09-03 Solvay Fluor Gmbh Process for the production of microelectromechanical systems
US7888267B2 (en) * 2008-02-01 2011-02-15 Tokyo Electron Limited Method for etching silicon-containing ARC layer with reduced CD bias
US20090283714A1 (en) * 2008-05-14 2009-11-19 Chung-Chih Chen Etching gas for removing organic layers
JP2014107520A (ja) * 2012-11-30 2014-06-09 Hitachi High-Technologies Corp プラズマエッチング方法
US9847302B2 (en) * 2013-08-23 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer surface conditioning for stability in fab environment
CN104465364B (zh) * 2014-04-22 2018-02-02 上海华力微电子有限公司 一种消除有源区损伤的多晶硅刻蚀方法
JP2018524201A (ja) 2015-05-19 2018-08-30 コーニング インコーポレイテッド シートをキャリアと結合するための物品および方法
TWI810161B (zh) 2016-08-31 2023-08-01 美商康寧公司 具以可控制式黏結的薄片之製品及製作其之方法
CN111615567B (zh) * 2017-12-15 2023-04-14 康宁股份有限公司 用于处理基板的方法和用于制备包括粘合片材的制品的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4919748A (en) 1989-06-30 1990-04-24 At&T Bell Laboratories Method for tapered etching
US5910453A (en) 1996-01-16 1999-06-08 Advanced Micro Devices, Inc. Deep UV anti-reflection coating etch
US5772906A (en) 1996-05-30 1998-06-30 Lam Research Corporation Mechanism for uniform etching by minimizing effects of etch rate loading
TW363220B (en) 1996-07-15 1999-07-01 Applied Materials Inc Etching organic antireflective coating from a substrate
US5972796A (en) * 1996-12-12 1999-10-26 Texas Instruments Incorporated In-situ barc and nitride etch process
EP0859400A3 (en) 1996-12-23 1998-09-02 Texas Instruments Incorporated Improvements in or relating to integrated circuits
US6013582A (en) 1997-12-08 2000-01-11 Applied Materials, Inc. Method for etching silicon oxynitride and inorganic antireflection coatings
US6296780B1 (en) * 1997-12-08 2001-10-02 Applied Materials Inc. System and method for etching organic anti-reflective coating from a substrate
JP3003657B2 (ja) * 1997-12-24 2000-01-31 日本電気株式会社 半導体装置の製造方法
US6004850A (en) 1998-02-23 1999-12-21 Motorola Inc. Tantalum oxide anti-reflective coating (ARC) integrated with a metallic transistor gate electrode and method of formation
US6001538A (en) 1998-04-06 1999-12-14 Taiwan Semiconductor Manufacturing Company Ltd. Damage free passivation layer etching process
US6040248A (en) * 1998-06-24 2000-03-21 Taiwan Semiconductor Manufacturing Company Chemistry for etching organic low-k materials
US6156629A (en) * 1998-10-01 2000-12-05 Taiwan Semiconductor Manufacturing Company Method for patterning a polysilicon gate in deep submicron technology
US6156485A (en) * 1999-01-19 2000-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Film scheme to solve high aspect ratio metal etch masking layer selectivity and improve photo I-line PR resolution capability in quarter-micron technology
US6004853A (en) 1999-05-27 1999-12-21 Vanguard International Semiconductor Corporation Method to improve uniformity and the critical dimensions of a DRAM gate structure

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101621000B (zh) * 2008-07-04 2011-12-28 东京毅力科创株式会社 等离子体蚀刻方法
CN102254811A (zh) * 2010-05-21 2011-11-23 中芯国际集成电路制造(上海)有限公司 减少刻蚀残留物的晶圆氧化层刻蚀方法
CN102867745A (zh) * 2012-09-27 2013-01-09 无锡华润上华科技有限公司 一种改善晶圆内图案临界尺寸均匀度的蚀刻方法和系统
CN102867745B (zh) * 2012-09-27 2016-01-20 无锡华润上华科技有限公司 一种改善晶圆内图案临界尺寸均匀度的蚀刻方法和系统
CN104253017A (zh) * 2013-06-27 2014-12-31 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法
CN104835908A (zh) * 2015-04-17 2015-08-12 上海华虹宏力半导体制造有限公司 用于3d amr的氮化钽刻蚀方法
CN108346568A (zh) * 2017-01-24 2018-07-31 东京毅力科创株式会社 处理被加工物的方法
CN108346568B (zh) * 2017-01-24 2022-04-22 东京毅力科创株式会社 处理被加工物的方法
CN108281381A (zh) * 2018-02-28 2018-07-13 佛山市宝粤美科技有限公司 一种半导体互连结构的制备方法
CN108376671A (zh) * 2018-02-28 2018-08-07 佛山市宝粤美科技有限公司 一种具有多孔介质层的半导体结构的制备方法
CN108281381B (zh) * 2018-02-28 2020-09-11 新沂市锡沂高新材料产业技术研究院有限公司 一种半导体互连结构的制备方法

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US6599437B2 (en) 2003-07-29
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