JP2011049303A - 電気部品およびその製造方法 - Google Patents

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Abstract

【課題】回路素子と機能素子とが同一基板上に絶縁膜を介して積層して形成される電気部品において、２つの素子間を結ぶ接続配線の信頼性を従来に比して高められる電気部品を提供する。
【解決手段】ＣＭＯＳトランジスタ１１に接続され、第１の絶縁膜２０上に形成される第１の配線２２Ａと、第１の配線２２Ａ上に形成される第２の絶縁膜３０を介して形成され、ＭＥＭＳ素子５０に接続される第２の配線３１と、第２の配線３１上を覆う第３と第４の絶縁膜４０，６０と、第２の配線３１と第１の配線２２Ａとを接続する接続配線７０とを備え、接続配線７０は、第２の配線３１の形成位置内で第４と第３の絶縁膜６０，４０を貫通する第１のビア７１と、第１の配線２２Ａの形成位置内で第４〜第２の絶縁膜６０，４０，２０を貫通するビア７０２と、第４の絶縁膜６０上で第１と第２のビア７０１，７０２とを結ぶ接続用配線７０３とが同一材料で一体的に形成されている。
【選択図】図１

Description

本発明は、ＭＥＭＳ（Micro ElectroMechanical System）デバイスなどの電気部品およびその製造方法に関する。
複数の半導体素子を集積化する手法の１つとして、チップを積層する方法が用いられる。この手法では、Ｓｉ基板などの半導体基板上に別々に半導体素子を形成した後に、両者を積層させるため、素子ごとに半導体基板が必要となる。そのため、薄膜化が制限されるとともに、コストもかかってしまう。そこで、機能の異なる複数の半導体素子を積層して電気部品を形成する手法として、単一の半導体基板上に素子を形成後、連続して別の素子を形成する手法が提案されている（たとえば、特許文献１参照）。この特許文献１では、先に集積回路などの半導体素子と配線層とを形成し、ＭＥＭＳ素子などの機能素子の形成前に、ＭＥＭＳ素子と配線層とを電気的に接続するためのコンタクトホールを両者の間に存在する絶縁膜に形成し、その後に、機能素子を形成し、コンタクトホールに導電性材料を埋め込んで両者間を電気的に接続することによって、電気部品を製造している。
しかし、従来の電気部品では、集積回路などの半導体素子とＭＥＭＳ素子との間の絶縁層で、両者を電気的に接続するための配線構造が増えるため、素子間の接続界面が増加する。その結果、接続界面で配線構造が接続されなくなる可能性があり、信頼性が低下してしまうという問題点があった。また、従来の電気部品の製造方法では、素子間に層間絶縁膜が形成されると、素子間を接続するためのコンタクトホールの形成や配線層の形成などをほぼ形成される層間絶縁膜ごとに行うため、工程数が増加し、生産性が低下してしまうという問題点もあった。
特開２００８−１４０８６７号公報
本発明は、回路素子と機能素子とが同一基板上に絶縁膜を介して積層して形成される電気部品において、２つの素子間を結ぶ接続配線の信頼性を従来に比して高めることができる電気部品およびその製造方法を提供することを目的とする。また、本発明は、回路素子と機能素子とが同一基板上に絶縁膜を介して積層して形成される電気部品の製造方法において、従来に比して工程数を削減することができる電気部品の製造方法を提供することも目的とする。
本発明の一態様によれば、回路素子と、前記回路素子に接続され、所定形状を有する第１の配線と、前記第１の配線上に形成される第１の絶縁層と、前記第１の絶縁層上に形成される第２の配線と、前記第１の絶縁層上に形成されるとともに前記第２の配線と接続される機能素子と、前記第２の配線および前記機能素子上を覆う第２の絶縁層と、前記第２の配線と前記第１の配線とを接続する接続配線と、を備える電気部品であって、前記接続配線は、前記第２の配線の形成位置内で、前記第２の絶縁層を貫通する第１のビアホールに導電性材料を埋め込んだ第１のビアと、前記第１の配線の形成位置内で、前記第１および第２の絶縁層を貫通する第２のビアホールに導電性材料を埋め込んだ第２のビアと、前記第２の絶縁層上で前記第１のビアと前記第２のビアとを結ぶ接続用配線と、を有し、前記第１および第２のビアと前記接続用配線とが同一材料で一体的に形成されていることを特徴とする電気部品が提供される。
また、本発明の一態様によれば、回路素子に接続される第１の配線を形成する第１の工程と、前記第１の配線上に、第１の絶縁層を形成する第２の工程と、前記第１の絶縁層上に第２の配線を形成する第３の工程と、前記第１の絶縁層上に、前記第２の配線と接続される機能素子を形成する第４の工程と、前記機能素子と前記第２の配線とが形成された前記第１の絶縁層上に第２の絶縁層を形成する第５の工程と、前記機能素子と接続される前記第２の配線の形成位置内に前記第２の絶縁層を厚さ方向に貫通する第１のビアホールを形成するとともに、前記第１の配線の形成位置内に前記第２および第１の絶縁層を貫通する第２のビアホールを形成する第６の工程と、前記第１および第２のビアホールを埋めるとともに、前記第１および第２のビアホール間を結ぶ接続配線を形成する第７の工程と、を含むことを特徴とする電気部品の製造方法が提供される。
本発明によれば、回路素子と機能素子とが同一基板上に絶縁膜を介して積層して形成される電気部品において、２つの素子間を結ぶ接続配線の信頼性を従来に比して高めることができるという効果を有する。
また、本発明によれば、回路素子と機能素子とが同一基板上に絶縁膜を介して積層して形成される電気部品の製造方法において、従来に比して工程数を削減することができるという効果も有する。
図１は、実施の形態にかかる電気部品の構成の一例を模式的に示す断面図である。 図２は、実施の形態による電気部品の製造方法の一例を模式的に示す一部断面図である（その１）。 図３は、実施の形態による電気部品の製造方法の一例を模式的に示す一部断面図である（その２）。 図４は、実施の形態による電気部品の製造方法の一例を模式的に示す一部断面図である（その３）。 図５は、実施の形態による電気部品の製造方法の一例を模式的に示す一部断面図である（その４）。 図６は、実施の形態による電気部品の製造方法の一例を模式的に示す一部断面図である（その５）。 図７は、機能素子と回路素子とを接続する一般的な配線構造の一例を模式的に示す断面図である。
以下に添付図面を参照して、本発明の実施の形態にかかる電気部品およびその製造方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる電気部品の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
図１は、実施の形態にかかる電気部品の構成の一例を模式的に示す断面図である。この図１を用いて、電気部品の概略的な構成について説明する。シリコン基板などの半導体基板１０上には、回路素子としてＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタ１１が形成されている。ＣＭＯＳトランジスタ１１が形成された半導体基板１０上には、たとえば５．０μｍの厚さのシリコン酸化膜からなる第１の絶縁膜２０が形成され、この第１の絶縁膜２０上には第１の配線２２，２２Ａが形成されている。第１の配線２２，２２Ａは、ＣＭＯＳトランジスタ１１のソース／ドレイン領域と、第１の絶縁膜２０に形成されたコンタクト２１を介して接続されている。このうち第１の配線２２Ａは、ＣＭＯＳトランジスタ１１と後に形成するＭＥＭＳ素子５０とを接続するために、第１の絶縁膜２０上に引き回されて形成される配線である。ここでは、ＭＥＭＳ素子５０と接続するための第１の配線２２Ａが図中右側付近に形成されている。
第１の配線２２，２２Ａが形成された第１の絶縁膜２０上には、５．０μｍの厚さのＳｉ−Ｏ骨格を有するシリコン酸化膜や炭素を主成分とする有機膜などからなる第２の絶縁膜３０が形成されている。また、この第２の絶縁膜３０上には、たとえば厚さ１．０μｍのアルミニウムからなる第２の配線３１と、機能素子としてのたとえば高周波フィルタなどのＭＥＭＳ素子５０と、が形成されている。第２の配線３１および第２の絶縁膜３０上には、第１のパッシベーション膜３２が形成されている。第１のパッシベーション膜３２は、たとえば０．２μｍのシリコン窒化膜からなる。
ＭＥＭＳ素子５０は、ＭＥＭＳ可動素子５１と、ＭＥＭＳ可動素子５１の側面および上面を覆う薄膜ドーム構造状のキャップ膜５２とが、第２の絶縁膜３０上の機能素子形成領域ＲFに形成された構造を有する。ＭＥＭＳ可動素子５１は、所定の方向に延在する振動子５１１と、振動子５１１を支持する支持部材としての複数のアンカー５１２と、を備える。振動子５１１とアンカー５１２は、ともにアルミニウムなどの導電性材料によって構成される。また、アンカー５１２の下部は、機能素子形成領域ＲFに形成された第２の配線３１と電気的に接続されている。
キャップ膜５２は、第３の絶縁膜４０と、オーバシール層５２１と、から構成される。第３の絶縁膜４０は、ＭＥＭＳ可動素子５１を所定の間隔をおいて覆うようなドーム状の構造を有し、基板面とほぼ平行な上面部４１と、上面部４１と第１のパッシベーション膜３２の上面とを接続する側面部４２と、を有する。また、第３の絶縁膜４０の上面部４１には、第３の絶縁膜４０を厚さ方向に貫通する犠牲層除去用貫通孔４３が形成されている。このように、第３の絶縁膜４０と第１のパッシベーション膜３２とで囲まれる領域は、中空構造となる。なお、第３の絶縁膜４０は、機能素子形成領域ＲF以外の領域では、第１のパッシベーション膜３２を覆うように形成される。第３の絶縁膜４０は、たとえば厚さ３．０μｍのシリコン酸化膜などによって構成される。
オーバシール層５２１は、第３の絶縁膜４０に形成された犠牲層除去用貫通孔４３を覆うように第３の絶縁膜４０の上面を含む領域に設けられる。このオーバシール層５２１は、たとえば、厚さ３．０μｍのポイリイミドなどの有機材料膜、またはシリコン酸化膜やシリコン窒化膜などの絶縁膜によって形成される。
ＭＥＭＳ素子５０および第３の絶縁膜４０上には、厚さ０．５μｍのシリコン酸化膜や炭素を主成分とする有機膜などからなる第４の絶縁膜６０が形成されている。
ＣＭＯＳトランジスタ１１に接続される第１の配線２２Ａと、ＭＥＭＳ素子５０に接続される第２の配線３１とは、接続配線７０によって互いに接続される。具体的には、接続配線７０は、第２の配線３１の形成位置に対応して、第４の絶縁膜６０から第１のパッシベーション膜３２までを貫通するように設けられた第１のビアホール７１、および第１の配線２２Ａの形成位置に対応して、第４の絶縁膜６０から第２の絶縁膜３０までを貫通するように設けられた第２のビアホール７２に銅などの導電性材料を埋め込んで形成される第１のビア７０１および第２のビア７０２と、これらの第１と第２のビア７０１，７０２間を結ぶ接続用配線７０３と、によって構成される。接続配線７０、すなわち第１および第２のビア７０１，７０２と接続用配線７０３は、同一材料で、同一工程で一体的に形成される。
また、第４の絶縁膜６０上には、ＣＭＯＳトランジスタ１１に外部から電源を供給するための第３の配線７５が形成されている。さらに、第４の絶縁膜６０、接続配線７０および第３の配線７５上を覆うように、たとえば厚さ０．２μｍのシリコン窒化膜からなる第２のパッシベーション膜７６が形成される。第３の配線７５上に形成される第２のパッシベーション膜７６の一部には、後に形成するピラー材８２と接続されるように、開口７７が設けられている。また、第２の絶縁膜３０と第３の配線７５上を覆うように、上面が平坦化された樹脂層８０が設けられている。この樹脂層８０は、水蒸気に対するバリア機能も有する。樹脂層８０には、第３の配線７５の形成位置に対応して貫通孔８１が設けられ、この貫通孔８１を埋めるように銅などの導電性材料が埋め込まれたピラー材８２が形成され、さらにこのピラー材８２上には、外部の配線と接続するためのバンプ８３が設けられている。
ここで、第１のビアホール７１と第２のビアホール７２の形状について説明する。上記したように、第１のビアホール７１の深さに比して第２のビアホール７２の深さの方が深くなっている。また、第２のビアホール７２の上部の径（開口径）ａ２の方が、第１のビアホール７１の上部の径（開口径）ａ１に比して大きくなっている。つまり、浅く形成するビアホールの開口径を小さく、深く形成するビアホールの開口径を大きくしている。これによって、第１のビアホール７１と第２のビアホール７２の実効的なアスペクト比を揃えることができる。また、第２の配線３１と接続される第１のビアホール７１の径ａ１を、第１の配線２２Ａと接続される第２のビアホール７２の径ａ２よりも小さくしたので、機能素子部のチップ面積を、すべてを第２のビアホール７２の径ａ２に合わせた場合に比して低減することができる。
つぎに、このような構造の電気部品の製造方法について説明する。図２〜図６は、実施の形態による電気部品の製造方法の一例を模式的に示す一部断面図である。まず、図２（ａ）に示されるように、シリコン基板などの半導体基板１０上に、通常の半導体製造プロセスを用いて、回路素子としてのＣＭＯＳトランジスタ１１を形成する。たとえば、半導体基板１０の表面に素子分離絶縁膜１２を形成し、素子分離絶縁膜１２で区画される領域内に、ゲート絶縁膜１３とゲート電極１４の積層体と、この積層体の線幅方向両側の半導体基板１０の表面に形成されるソース／ドレイン領域１５と、を有するＭＯＳトランジスタが形成される。このとき、Ｐ型ＭＯＳトランジスタの場合には、ソース／ドレイン領域はＰ型不純物拡散層で構成され、Ｎ型ＭＯＳトランジスタの場合には、ソース／ドレイン領域は、Ｎ型不純物拡散層で構成される。
その後、ＣＭＯＳトランジスタ１１を形成した半導体基板１０上に、第１の絶縁膜２０を形成し、第１の絶縁膜２０に下層のＣＭＯＳトランジスタ１１と接続するためのコンタクトホール２１ａを形成する。ついで、コンタクトホール２１ａ内を埋めるコンタクト２１を形成するとともに、第１の絶縁膜２０上にＣＭＯＳトランジスタ１１に接続される第１の配線２２，２２Ａを形成する。第１の絶縁膜２０として、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法によって形成される厚さ５．０μｍのシリコン酸化膜（ＳｉＯ膜）や炭素を主成分とする有機膜などを挙げることができる。また、コンタクト２１は、タングステンなどの導電性材料によって形成される。さらに、第１の配線２２は、タングステンやアルミニウムなどの導電性材料膜を１．０μｍ程度の厚さで第１の絶縁膜２０上に形成した後、リソグラフィ技術とエッチング技術とを用いて所定の形状にパターニングすることによって形成される。
ついで、図２（ｂ）に示されるように、第１の配線２２を形成した第１の絶縁膜２０上に、プラズマＣＶＤ法などの成膜法によって、５．０μｍの厚さのシリコン酸化膜または炭素を主成分とする有機膜などからなる第２の絶縁膜３０を形成する。その後、第２の絶縁膜３０上にアルミニウムなどの導電性材料膜を１．０μｍ程度の厚さで形成し、リソグラフィ技術とエッチング技術とを用いてＭＥＭＳ素子５０に接続するための第２の配線３１をパターニングする。そして、第２の配線３１を形成した第２の絶縁膜３０上にシリコン酸化膜、シリコン窒化膜などからなる厚さ数百ｎｍ〜数μｍの第１のパッシベーション膜３２を形成する。
ついで、機能素子形成領域ＲFにＭＥＭＳ素子５０を、通常のＭＥＭＳ形成プロセスを用いて形成する。たとえば、図３（ａ）に示されるように、機能素子形成領域ＲF内の第２の配線３１を含む領域にポリイミドなどの有機材料を用いて、基板面に垂直な断面が台形状となるように、たとえば厚さ２．５μｍの第１の犠牲層１０１を形成する。また、この第１の犠牲層１０１の第２の配線３１の形成位置に対応する位置に、後に形成する振動子５１１を支持固定するアンカー５１２を形成するための第２の配線３１まで到達する貫通孔１０２を形成する。その後、第１の犠牲層１０１を形成したパッシベーション膜上にＡｌなどの金属膜を形成する。このとき、貫通孔１０２内にも埋め込まれるように金属膜を厚さ２．０μｍ程度の厚さで形成する。そして、リソグラフィ技術とエッチング技術とを用いて金属膜を振動子５１１形状にパターニングする。これによって、振動子５１１がアンカー５１２に支持された構造のＭＥＭＳ可動素子５１が形成される。
ついで、図３（ｂ）に示されるように、ＭＥＭＳ可動素子５１が形成された第１の犠牲層１０１上に、ポリイミドなどの有機材料を用いて、基板面に垂直な断面が台形状となるように、たとえば厚さ６．０μｍの第２の犠牲層１０３を形成する。その後、第２の犠牲層１０３を形成した第１のパッシベーション膜３２上の全面にシリコン酸化膜やシリコン窒化膜などからなる第３の絶縁膜４０を、約３．０μｍの厚さで形成する。これによって、機能素子形成領域ＲFでは、第１と第２の犠牲層１０１，１０３の積層構造の形状に合わせて、第３の絶縁膜４０が凸状の構造となる。すなわち、基板面に平行な上面部４１と、第１のパッシベーション膜３２と上面部４１とを接続する側面部４２とが機能素子形成領域ＲF上に形成される。
ついで、第３の絶縁膜４０上に図示しないレジストを塗布し、リソグラフィ技術によって露光、現像を行って、機能素子形成領域ＲF内の所定の位置に犠牲層除去用貫通孔４３を形成するためのレジストパターンを形成する。そして、このレジストパターンをマスクとして、ＲＩＥ法などのドライエッチング法やウエットエッチング法を用いて第３の絶縁膜４０をエッチングして、犠牲層除去用貫通孔４３を形成する。ここでは、第３の絶縁膜４０の上面部４１の中央付近に犠牲層除去用貫通孔４３を形成する。
その後、図４（ａ）に示されるように、Ｏ2ガスなどを用いたアッシングによって、第１の絶縁膜２０上に形成されたレジストパターンと、第２および第１の犠牲層１０３，１０１の除去を行う。第２の犠牲層１０３は、犠牲層除去用貫通孔４３を介して流入したＯ2ガスによってアッシングが行われ、第１の犠牲層１０１は、第２の犠牲層１０３が除去された後、同じくＯ2ガスによってアッシングが行われる。これによって、第３の絶縁膜４０の凸状構造内が中空となる。ついで、第３の絶縁膜４０に形成された犠牲層除去用貫通孔４３を塞ぐように、第１の絶縁膜２０上にオーバシール層５２１を３．０μｍ程度の厚さで形成する。このオーバシール層５２１は、ポリイミドなどの有機材料を塗布して成膜することで、あるいは、シリコン酸化膜またはシリコン窒化膜などの絶縁膜をＣＶＤ法などの方法で成膜することで形成される。これによって、中空部分が封止され、機能素子形成領域ＲFに薄膜ドーム構造のキャップ膜５２が完成する。
ついで、図４（ｂ）に示されるように、キャップ膜５２上および第３の絶縁膜４０上に、ＣＶＤ法などの方法でシリコン酸化膜やシリコン窒化膜などからなる第４の絶縁膜６０を、たとえば数μｍ程度の厚さで形成する。その後、第２の絶縁膜３０上の全面にレジスト１１１を塗布し、リソグラフィ技術で、第２の配線３１に到達する第１のビアホール７１を形成するための開口１１２と、第１の配線２２Ａに到達する第２のビアホール７２を形成するための開口１１３と、を有するレジストパターンを形成する。このとき、第１のビアホール７１を形成するための開口１１２の径ｃ１の方が、第２のビアホール７２を形成するための開口１１３の径ｃ２よりも小さくなるようにパターニングされる。より望ましくは、後の工程での各エッチング箇所において、形成されたビアホールのアスペクト比が等しくなるように、より具体的には深い箇所までエッチングする位置では開口径が大きくなるように、パターニングされる。
ついで、図５（ａ）に示されるように、パターンを形成したレジスト１１１をマスクとして、ＲＩＥ法などの方法によってエッチングを行う。このとき、第１および第２の配線２２Ａ，３１がストッパ膜として機能するような条件下でエッチングを行う。その結果、開口１１２では、第４の絶縁膜６０から第１のパッシベーション膜３２までを貫通し、第２の配線３１に到達するようにエッチングが行われ、第１のビアホール７１が形成される。また、開口１１３では、第４の絶縁膜６０から第２の絶縁膜３０までを貫通し、第１の配線２２Ａに到達するようにエッチングが行われ、第２のビアホール７２が形成される。このエッチングによって、浅い位置に形成される第２の配線３１に接続される第１のビアホール７１を形成するためのレジストパターンの開口１１２の径ｃ１は、第１の配線２２Ａに接続される第２のビアホール７２を形成するためのレジストパターンの開口１１３の径ｃ２に比して小さく設計されているので、形成される各ビアホールの実効的なアスペクト比を揃えることができる。
ついで、図５（ｂ）に示されるように、レジスト１１１をアッシングなどの方法によって除去した後、第１と第２のビアホール７１，７２を形成した第４の絶縁膜６０上の全面にレジスト１１５を塗布する。その後、リソグラフィ技術によって配線を形成する領域を開口したパターンを形成する。ここでは、図５（ａ）で開口した第１と第２のビアホール７１，７２と、第１と第２のビアホール７１，７２間の領域と、第３の配線７５を形成する領域が開口するようにパターニングを行う。
ついで、銅を用いためっき法などの方法によって、接続配線７０と第３の配線７５とを形成する。具体的には、形成した第１と第２のビアホール７１，７２内に銅を埋め込んだ第１と第２のビア７０１，７０２と、第１と第２のビア７０１，７０２間を結ぶ接続用配線７０３と、を有する接続配線７０を一体的に形成する。また、第３の配線７５の形成位置では、たとえばシード層を予め形成しておくことによって、接続配線７０の形成と同時に第３の配線７５が形成される。
アッシングなどの方法によってレジスト１１５を除去した後、図６に示されるように、接続配線７０と第３の配線７５を形成した第４の絶縁膜６０上に、たとえば厚さ０．２μｍのシリコン窒化膜からなる第２のパッシベーション膜７６を形成する。
さらに、第２のパッシベーション膜７６上に水蒸気に対するバリア機能を有する樹脂層８０を形成し、上面を平坦化する。そして、第３の配線７５の形成位置に対応する位置に、樹脂層８０を貫通する貫通孔８１を形成し、この貫通孔８１内部にめっき法などの方法によって銅を埋め込み、ピラー材８２を形成する。そして、ピラー材８２の上面にバンプ８３を形成することで、図１に示される電気部品が得られる。
図７は、機能素子と回路素子とを接続する一般的な配線構造の一例を模式的に示す断面図である。ここでも、回路素子としてのＣＭＯＳトランジスタ３１１と、機能素子としてのＭＥＭＳ素子３５０とが、絶縁膜を介して厚さ方向に積層された構造を有している。半導体基板３１０上にＣＭＯＳトランジスタ３１１が形成され、ＣＭＯＳトランジスタ３１１に接続される第１の配線３２２，３２２Ａは、第１の絶縁膜３２０上に形成されている。また、第１の絶縁膜３２０上には第２の絶縁膜３３０が形成されている。第２の絶縁膜３３０の所定の位置には、ＭＥＭＳ素子３５０と接続される第２の配線３３１Ａが形成され、第１の配線３２２Ａの形成位置に対応して第２の配線３３１Ｂが形成されている。第１の配線３２２Ａと第２の配線３３１Ｂとの間は、第２の絶縁膜３０を貫通するように形成されたビアホール３３５内に埋め込まれたビア３３６によって互いに接続されている。
第２の配線３３１Ａ，３３１Ｂ上には第１のパッシベーション膜３３２が形成され、その上には実施の形態で説明したように、ＭＥＭＳ素子３５０を含む第３の絶縁膜３４０と、ＭＥＭＳ素子３５０と第３の層間絶縁膜３４０を覆う第４の絶縁膜３６０が形成される。
第２の配線３３１Ａ，３３１Ｂ上の所定の位置には、第４の絶縁膜３６０から第２のパッシベーション膜３３２までを貫通し、それぞれ第２の配線３３１Ａ，３３１Ｂに到達するビアホール３７１，３７２が形成される。そして、これらのビアホール３７１，３７２を埋めるとともにビアホール３７１，３７２間を接続する接続配線３７０が第４の層間絶縁膜３６０上に形成される。なお、その他の構成は、上記した実施の形態と同様であるので、詳細な説明は省略する。
このように、複数の素子が絶縁膜を介して接続される一般的な配線構造での回路素子に接続される第１の配線３２２Ａと、機能素子に接続される第２の配線３３１Ａとの間を接続する接続配線３７０の形成手順について説明する。まず、第２の絶縁膜３３０の第１の配線３２２Ａの形成位置内にビア３３６を形成し、このビア３３６と接続する第２の配線３３１Ｂを第２の絶縁膜３３０上にパターニングする。また、このパターニング時に、ＭＥＭＳ素子３３５０に接続される第２の配線３３１Ａも形成される。
ついで、第２の絶縁膜３３０上にＭＥＭＳ素子３５０を形成する。このとき、第３と第４の絶縁膜３４０，３６０も形成される。その後、第２の配線３３１Ａ，３３１Ｂの形成位置内に、第４の絶縁膜３６０から第１のパッシベーション膜３３２までを貫通するビアホール３７１，３７２を形成する。そして、めっき法などの方法によって、ビアホール３７１，３７２を埋めるとともに、両者間を結ぶ接続配線３７０を形成する。
このように、一般的な配線構造では、ＣＭＯＳトランジスタ３１１（回路素子）とＭＥＭＳ素子３３５（機能素子）との間には、第１の配線３２２Ａ、ビア３３６、第２の配線３３１Ｂ、接続配線３７０、第２の配線３３１Ａのように配線とビアとが交互に形成されており、接続界面が多くなっている。そのため、それぞれのビアや配線の形成時に、既に形成された下層の配線やビアとの間で位置ずれなどが発生してしまう虞があり、接続の信頼性に問題があった。また、上記のように絶縁膜ごとにビアや配線の形成処理を行うと、工程数が増加してしまうという問題もあった。
しかし、本実施の形態によれば、ＣＭＯＳトランジスタ３１１（回路素子）とＭＥＭＳ素子３３５（機能素子）との間には、第１の配線２２Ａ、接続配線７０、第２の配線３１のように、図７の場合に比して、配線の接続界面が少なくなっている。特に、第１の配線２２Ａ上の第２の絶縁膜３０上には配線が形成されないので、ビアや配線の形成時における既に形成された下層の配線との間の位置ずれの発生の度合いが抑えられるという効果を有する。また、絶縁膜ごとの加工を行わず、たとえば第２のビアホール７０２のように、一括して第４の絶縁膜６０から第２の絶縁膜３０を貫通するビアホール７２を形成し、そこにビア７０２を形成するようにしているので、工程数を図７の場合に比して削減できるという効果も有する。その結果、低コストで、高信頼な電気部品を提供することができる。また、複数の素子の積層化によって、電気部品の薄膜化を実現することもできる。
１０…半導体基板、１１…ＣＭＯＳトランジスタ、２０…第１の絶縁膜、２１…コンタクト、２１ａ…コンタクトホール、２２，２２Ａ…第１の配線、３０…第２の絶縁膜、３１…第２の配線、３２…第１のパッシベーション膜、４０…第３の絶縁膜、５０…ＭＥＭＳ素子、６０…第４の絶縁膜、７０…接続配線、７１，７２…ビアホール、７５…第３の配線、７６…第２のパッシベーション膜、８０…樹脂層、８２…ピラー材、８３…バンプ。

Claims (5)

  1. 回路素子と、
    前記回路素子に接続され、所定形状を有する第１の配線と、
    前記第１の配線上に形成される第１の絶縁層と、
    前記第１の絶縁層上に形成される第２の配線と、
    前記第１の絶縁層上に形成されるとともに前記第２の配線と接続される機能素子と、
    前記第２の配線および前記機能素子上を覆う第２の絶縁層と、
    前記第２の配線と前記第１の配線とを接続する接続配線と、
    を備える電気部品であって、
    前記接続配線は、
    前記第２の配線の形成位置内で、前記第２の絶縁層を貫通する第１のビアホールに導電性材料を埋め込んだ第１のビアと、
    前記第１の配線の形成位置内で、前記第１および第２の絶縁層を貫通する第２のビアホールに導電性材料を埋め込んだ第２のビアと、
    前記第２の絶縁層上で前記第１のビアと前記第２のビアとを結ぶ接続用配線と、
    を有し、前記第１および第２のビアと前記接続用配線とが同一材料で一体的に形成されていることを特徴とする電気部品。
  2. 前記第１のビアホールの開口径は、前記第２のビアホールの開口径よりも小さいことを特徴とする請求項１に記載の電気部品。
  3. 前記第１および第２のビアホールの開口径は、それぞれのビアホールにおけるアスペクト比が同一となるように前記ビアホールの深さに応じて定められることを特徴とする請求項２に記載の電気部品。
  4. 回路素子に接続される第１の配線を形成する第１の工程と、
    前記第１の配線上に、第１の絶縁層を形成する第２の工程と、
    前記第１の絶縁層上に第２の配線を形成する第３の工程と、
    前記第１の絶縁層上に、前記第２の配線と接続される機能素子を形成する第４の工程と、
    前記機能素子と前記第２の配線とが形成された前記第１の絶縁層上に第２の絶縁層を形成する第５の工程と、
    前記機能素子と接続される前記第２の配線の形成位置内に前記第２の絶縁層を厚さ方向に貫通する第１のビアホールを形成するとともに、前記第１の配線の形成位置内に前記第２および第１の絶縁層を貫通する第２のビアホールを形成する第６の工程と、
    前記第１および第２のビアホールを埋めるとともに、前記第１および第２のビアホール間を結ぶ接続配線を形成する第７の工程と、
    を含むことを特徴とする電気部品の製造方法。
  5. 前記第６の工程で、前記第１のビアホールの開口径が前記第２のビアホールの開口径に比して小さくなるように、前記第１および第２のビアホールが形成されることを特徴とする請求項４に記載の電気部品の製造方法。
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