TWI440136B - 電氣組件及電氣組件製造方法 - Google Patents

電氣組件及電氣組件製造方法 Download PDF

Info

Publication number
TWI440136B
TWI440136B TW99125088A TW99125088A TWI440136B TW I440136 B TWI440136 B TW I440136B TW 99125088 A TW99125088 A TW 99125088A TW 99125088 A TW99125088 A TW 99125088A TW I440136 B TWI440136 B TW I440136B
Authority
TW
Taiwan
Prior art keywords
line
insulating layer
electrical component
forming
insulating film
Prior art date
Application number
TW99125088A
Other languages
English (en)
Other versions
TW201133706A (en
Inventor
Akihiro Kojima
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201133706A publication Critical patent/TW201133706A/zh
Application granted granted Critical
Publication of TWI440136B publication Critical patent/TWI440136B/zh

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00246—Monolithic integration, i.e. micromechanical structure and electronic processing unit are integrated on the same substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/015—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being integrated on the same substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0735—Post-CMOS, i.e. forming the micromechanical structure after the CMOS circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Description

電氣組件及電氣組件製造方法
本文中所述之實施例一般關於電氣組件及電氣組件製造方法。
作為集成複數半導體元件的方法的一者，堆疊晶片的方法被使用。於此方法中，在將半導體元件分開形成在諸如Si基板的半導體基板上之後，半導體基板及半導體元件被堆疊。因此，用於各別元件之半導體基板係必要的。因此，厚度減小受限制以及成本增加。因此，作為堆疊複數具有不同功能的半導體元件以形成電氣組件的方法，在將元件形成在單半導體基板上之後將另一元件繼續形成在該半導體基板上的方法被建議(見例如日本專利申請案先行公開公報第2008-140867號)。特別的是，首先，諸如積體電路之半導體元件及配線層被形成。接著，在諸如MEMS元件的功能元件的形成之前，用於電連接功能元件及配線層之接觸孔係形成於存在於功能元件及配線層之間的絕緣膜。其後，功能元件被形成以及一導電材料被充填於接觸孔以電連接功能元件及配線層。以此方式，電氣組件被製造。
然而，於過去的電氣組件中，用於電連接諸如積體電路的半導體元件及功能元件之配線結構係附加地形成於半導體元件及功能元件間之絕緣層。因此，元件間之連接介面增加。結果，很可能的是，配線結構未被連接在連接介面上，以及電氣組件的可靠性降低。於過去製造電氣組件的方法中，當層間絕緣膜被形成於元件間時，用於連接元件之接觸孔的形成、配線層的形成及類似製程通常被實施於將被形成之每一層間絕緣膜。因此，步驟的數目增加及生產力降低。
自參照附圖之示範性實施例的以下說明，本發明的進一步特徵將更為清楚。
依據本發明的一實施例，電氣組件包括：第一絕緣層，其形成在第一線上；第二線與功能元件，其形成在該第一絕緣層上；第二絕緣層，其成在該第一絕緣層上；及連接線，其連接該第一線與該第二線。於該連接線中，第一通路、第二通路及通路間線係由相同材料整體形成。該第一通路係形成於該第二絕緣層中。該第二通路係形成於該第一與第二絕緣層中。
通常，依據一實施例，電氣組件包括：第一線，其連接至電路元件且具有預定形狀；第一絕緣膜，其形成在第一線上；第二線，其形成在第一絕緣膜上；功能元件，其形成在第一絕緣膜上且連接至第二線；第二絕緣膜，其覆蓋第二線及功能元件；以及連接線，其連接第二線及第一線。於連接線中，第一通路、第二通路、及通路間線係以相同材料一體形成。第一通路係形成於第二絕緣膜中。第二通路係形成於第一與第二絕緣膜中。通路間線被形成以連接第二絕緣膜上之第一通路及第二通路。
以下將參照附圖詳細解說電氣組件的示範性實施例及製造電氣組件的方法。本發明不限於以下實施例。下述實施例中所指之電氣組件的剖面圖係簡要的。一層的厚度及寬度間之關係與類似特性係和實際情形不同。
圖1係依據實施例之電氣組件的組態的實例的簡要剖面圖。電氣組件的簡要組態係參照圖1來解說。作為電路元件之互補金屬氧化物半導體(CMOS)電晶體11係形成在諸如矽基板之半導體基板10上。在形成有CMOS電晶體11之半導體基板上，以具有例如5.0微米的厚度之矽氧化物膜所形成之第一絕緣膜20被形成。第一線22及22A係形成在第一絕緣膜20上。第一線22及22A係經由形成於第一絕緣膜20的接點21而連接至CMOS電晶體11的源極與汲極區。第一線22A係形成來在第一絕緣膜20上拉繞以連接CMOS電晶體11及而後形成的MEMS元件50之線。用於連接至MEMS元件50的第一線22A係形成繞著圖中的右側。
在形成有第一線22及22A之第一絕緣膜20上，以例如具有Si-O構架的矽氧化物膜或具有例如5.0微米厚度含碳作為主成份的有機膜所形成之第二絕緣膜30被形成。在第二絕緣膜30上，具有例如1.0微米厚度以鋁所形成之第二線31及諸如高頻濾波器作為功能元件之MEMS元件50被形成。第一鈍化膜32係形成在第二線31及第二絕緣膜30上。第一鈍化膜32係以具有例如0.2微米厚度之矽氮化物膜而形成。
MEMS元件50具有一結構，其中MEMS可動元件51及具有覆蓋MEMS可動元件51的側邊及上表面之薄膜囊結構形狀之罩膜52係形成於第二絕緣膜30上之功能元件形成區RF 。MEMS可動元件51包括延伸於預定方向之振盪器511及複數支承振盪器511作為支承構件之固定器512。振盪器511及固定器512兩者係以諸如鋁的導電材料而形成。固定器512的下部係電連接至形成於功能元件形成區RF 之第二線31。
罩膜52包括第三絕緣膜40及在上密封層521。第三絕緣膜40具有：上表面部位41，其具有囊形狀的結構，上表面部位41在預定空間覆蓋MEMS可動元件51，且實質平行於至基板表面；及側部位42，其連接上表面部位41及第一鈍化膜32的上表面。於第三絕緣膜40的上表面部位41中，於厚度方向穿過第三絕緣膜40用於犧牲層除用之貫通孔43被形成。因此，由第三絕緣膜40及第一鈍化膜32所包圍之區係中空結構。於除了功能元件形成區RF 比外之區，第三絕緣膜40被形成以覆蓋第一鈍化膜32。第三絕緣膜40係以具有例如3.0微米的厚度之矽氧化物膜或類似膜所形成。
在上密封層521係設於包括第三絕緣膜40的上表面之區以覆蓋形成於第三絕緣膜40之貫通孔43。在上密封層521係以具有例如3.0微米的厚度之諸如聚醯亞胺或諸如矽氧化物膜之有機材料膜或矽氮化物膜的絕緣膜而形成。
在MEMS元件50及第三絕緣膜40上，具有0.5微米的厚度之以矽氧化物膜之第四絕緣膜60、含碳作為主成份之有機膜或類似膜被形成。連接至MEMS可動元件51之第二線31係形成為拉出至第一線22A的形成位置側。因此，階部61係形成接近第三絕緣膜40中的第二線31的端及形成在第二線31上之第四絕緣膜60。
連接至CMOS電晶體11之第一線22A及連接至MEMS元件50之第二線31係藉由連接線70相互連接。特別地，連接線70包括第一通路701及第二通路702以及連接第一、第二通路701、702之通路間線703。第一通路701及第二通路702係藉由充填諸如銅的導電材料於第一通路孔71及第二通路孔72而形成，第一通路孔71係設置自第四絕緣膜60穿過至第一鈍化膜32以對應於第二線31的形成位置，以及第二通路孔72係設置自第四絕緣膜60穿過至第二絕緣膜30以對應至第一線22A的形成位置。連接線70亦即，第一、第二通路701、702與通路間線703，係以相同材料一體形成於相同製程中。因為通路間線703係形成來連接第一線22A及第二線31的形成位置，通路間線703係形成在階部61上。因此，通路間線703的下表面具有階部，而其上表面係實質平坦。
在第四絕緣膜60上，用於自外界供應電力至CMOS電晶體11之第三線75被形成。再者，具有例如0.2微米的厚度以矽氮化物膜所形成之第二被動膜76係形成來覆蓋第四絕緣膜60、連接線70及第三線75。於形成在第三線75上之第二被動膜76的部份中，開口77係設置成連接至而後形成之柱構件82。具有平面化上層之樹脂層80係設置來覆蓋第二絕緣膜30及第三線75。樹脂層80亦具有防蒸汽之阻隔功能。於樹脂層80，通孔81係設置對應至第三線75的形成位置。充填有諸如銅的導電材料之柱構件82係形成來充填通孔81。在柱構件82上，用於連接柱構件82至外線之隆起83被設置。
以下解說第一通路孔71及第二通路孔72的形狀。如上述，第二通路孔72的深度係大於第一通路孔71的深度。第二通路孔72的上部的直徑(開口直徑)a2係大於第一通路孔71的上部之直徑(開口直徑)a1。換言之，形成淺之通路孔的開口直徑係設置小，而形成深之通路孔的開口直徑係設置大。此使其可能等化第一通路孔71及第二通路孔72的有效寬高比。因為連接至第二線31之第一通路孔71的直徑a1係設置小於連接至第一線22A之第二通路孔72的直徑a2，相較於當第一通路孔71的直徑a1設置相同如第二通路孔72的直徑a2時所形成之功能元件部位的晶片面積，功能元件部位的晶片面積可被縮小。
圖2A至2I係用於解說製造依據實施例之電氣組件的方法的實例之簡要部份剖面圖。首先，於圖2A所示，作為電路元件之CMOS電晶體11係藉由使用標準半導體製程而形成在諸如矽基板之半導體基板10上。例如裝置隔離絕緣膜12係形成在半導體基板10的表面上。MOS電晶體，具有閘極絕緣膜13及閘極電極14的堆疊構件與於堆疊構件的線寬方向的二側形成在半導體基板10的表面上之源極及汲極區15，係形成於藉由裝置隔離絕緣膜12所區分之區。於P型MOS電晶體的例子，源極及汲極區係以P型雜質擴散層而形成。於N型MOS電晶體的例子，源極及汲極區係以N型雜質擴散層而形成。
其後，第一絕緣膜20係形成在形成有CMOS電晶體11之半導體基板10上。用於連接至下層中的CMOS電晶體11之接觸孔21a係形成於第一絕緣膜20。接著，充填接觸孔21a的內側之接點21被形成。連接至CMOS電晶體11之第一線22及22A係形成在第一絕緣膜20上。第一絕緣膜20的實例包括矽氧化物膜(SiO膜)及含碳作為主成份之有機膜，其具有藉由電漿化學蒸汽澱積(CVD)方法所形成之5.0微米的厚度。接點21係以諸如鎢之導電材料形成。在形成鎢、鋁、或類似材料的導電材料膜在第一絕緣膜20上約1.0微米的厚度之後，第一線22係使用微影技術及蝕刻技術使導電材料膜圖案化成預定形狀而形成。
接著，如圖2B所示，以具有5.0微米的厚度之矽氧化物膜、含碳作為主成份之有機膜、或類似膜而形成之第二絕緣膜30係藉由諸如電漿CVD方法之膜形成方法而形成在形成有第一線22之第一絕緣膜20上。其後，鋁或類似材料的導電材料膜係形成在約1.0微米的厚度之第二絕緣膜30上。用於連接至MEMS元件50之第二線31係藉由使用微影技術及蝕刻技術而圖案化。第二線31係於第二線31而後連接的下層而圖案化成拉出至接近第一線22A的形成位置。以矽氧化物膜、矽氮化物膜、或類似膜形成具有數百奈米至數微米的厚度之第一鈍化膜32係形成在形成有第二線31之第二絕緣膜30上。
接著，MEMS元件50係藉由使用標準MEMS形成製程而形成於功能元件形成區RF 。例如如圖2C所示，具有例如2.5微米的厚度之第一犧牲層101係形成於包括功能元件形成區RF 中的第二線31之區，使得垂直於基板表面之第一犧牲層101的部位係梯形形狀。第二線31可伸及用於形成支承且固定而後形成的振盪器511之固定器512之貫通孔102係形成於對應於第一犧牲層101的第二線31的形成位置之位置。其後，A1的金屬膜或類似材料係形成在形成有第一犧牲層101之被動膜上。金屬膜係形成約2.0微米的厚度，使得金屬膜亦充填於貫通孔102中。金屬膜係藉由使用微影技術及蝕刻技術而圖案化成振盪器511的形狀。因此，具有藉由固定器512所支承振盪器511之結構的MEMS可動元件51被形成。
接著，如圖2D所示，具有例如6.0微米的厚度之第二犧牲層103係藉由使用諸如聚醯亞胺的有機材料而形成在形成有MEMS可動元件51之第一犧牲層101上，使得垂直至基板表面之第二犧牲層103的部位係梯形形狀。其後，以矽氧化物膜、矽氮化物膜、或類似膜形成之第三絕緣膜40係形成約3.0微米的厚度在形成有第二犧牲層103的之第一鈍化膜32的整個表面上。因此，於功能元件形成區RF 中，第三絕緣膜40係形成於凸狀形狀的結構以匹配第一、第二犧牲層101、103的堆疊結構的形狀。特別的是，連接第一鈍化膜32及上表面部位41之平行於基板表面之上表面部位41及側部位42係形成在功能元件形成區RF 上。階部61係形成於形成在第二線31的末端上之第三絕緣膜40。
接著，未顯示的光阻係施加在第三絕緣膜40上，以及光阻的曝光及顯影係藉由微影技術而實施以形成用於形成貫通孔43之光阻圖案，用於功能元件形成區RF 中之預定位置的犧牲層移除。以作為掩膜之光阻圖案，第三絕緣膜40係藉由使用諸如反應離子蝕刻(RIE)方法之乾式蝕刻方法或濕式蝕刻方法而蝕刻以形成貫通孔43。貫通孔43係形成在第三絕緣膜40的上表面部位41的中央附近。
其後，如圖2E所示，形成在第一絕緣膜20上之光阻圖案及第二、第一犧牲層103、101係藉由使用O2 氣體或類似氣體之剝離而移除。第二犧牲層103的剝離係藉由使用經由貫通孔43流入之O2 氣體所實施。第一犧牲層101的剝離係在移除第二犧牲層103之後以相同方式藉由使用O2 氣體來實施。因此，第三絕緣膜40的凹形形狀結構的內側係中空。接著，在上密封層521係形成在約3.0微米的厚度之第一絕緣膜20上以封閉形成於第三絕緣膜40之貫通孔43。在上密封層521係藉由施加諸如聚醯亞胺的有機材料來形成一膜或以諸如CVD方法的方法而形成諸如矽氧化物膜或矽氮化物膜的絕緣膜而形成。因此，中空部位被密封，以及薄膜囊結構的罩膜52被完成於功能元件形成區RF 。
接著，如圖2F所示，以矽氧化物膜或矽氮化物膜所形成之第四絕緣膜60係藉由諸如CVD方法的方法而形成在罩膜52及第三絕緣膜40上例如約數微米的厚度。其後，光阻111係施加在第二絕緣膜30上的整個表面。具有用於形成伸及第二線31的第一通路孔71之開口112及用於形成伸及第一線22A的第二通路孔72之開口113之光阻圖案係藉由微影技術而形成。光阻111被圖案化使得用於形成第一通路孔71之開口112的直徑c1係小於用於形成第二通路孔72之開口113的直徑c2。更佳的是，光阻111被圖案化使得而後製程的蝕刻部位之所形成通路孔的寬高比係相等，以及更特別的是，開口直徑於實施蝕刻至深處之位置係大。
接著，如圖2G所示，蝕刻係以形成有圖案之光阻111作為掩膜藉由諸如RIE方法的方法而實施。蝕刻係在第一、第二線22A及31作用如阻擋膜之條件下而實施。因此，於開口112中，蝕刻被實施以自第四絕緣膜60穿過至第一鈍化膜32且伸及第二線31。然後，第一通路孔71被形成。於開口113中，蝕刻被實施以自第四絕緣膜60穿過至第二絕緣膜30且達到第一線22A。然後，第二通路孔72被形成。藉由蝕刻，相較於用於形成連接至第一線22A的第二通路孔72之光阻圖案的開口113的直徑c2，用於形成連接至形成於淺位置的第二線31的第一通路孔71之光阻圖案的開口112的直徑c1設計成較小。因此，將被形成之通路孔的有效寬高比可被等化。
接著，如圖2H所示，在藉由諸如光阻剝離之方法而移除光阻111之後，光阻115被塗覆在第四絕緣膜60之全部表面上，其中第一、第二通路孔71、72被形成。其後，開通形成的線的區之圖案係藉由微影技術而形成。光阻115係圖案化以使第一、第二通路孔71、72開通如圖2G所示，第一、第二通路孔71、72間之區與第三線75所形成之區被開通。
連接線70及第三線75係藉由諸如使用銅的電鍍方法之方法而形成。特別的是，具有藉由充填銅於所形成的第一、第二通路孔71、72中獲得之第一、第二通路701、702以及連接第一、第二通路701、702的通路間線703之連接線70係整合形成。於第三線75的形成位置，例如預先形成種子層，因此第三線75係隨著連接線70的形成同時形成。階部61係存在於第一、第二通路701、702間之第三及第四絕緣膜40、60上。因此，通路間線703的下表面具有匹配階部61之階部，而其上表面係實質地平坦。
在藉由諸如光阻剝離的方法而移除光阻115之後，如圖2I所示，以矽氮化物膜形成具有例如0.2微米的厚度之第二被動膜76係形成在第四絕緣膜60上，連接線70及第三線75係形成在第四絕緣膜60上。
再者，具有防蒸汽的阻隔功能之樹脂層80係形成在第二被動膜76上，以及樹脂層80的上表面係平面化。穿過樹脂層80之通孔81係形成於對應至第三線75的形成位置之位置。銅係藉由諸如電鍍方法之方法充填於通孔81的內側以形成柱構件82。隆起83係形成在柱構件82的上表面上，藉此獲得圖1所示之電氣組件。
圖3係一般配線結構的實例的簡要剖面圖，其中功能元件及電路元件被連接。於配線結構中，作為電路元件之CMOS電晶體311及作為功能元件之MEMS元件350係經由絕緣膜而堆疊於厚度方向。CMOS電晶體311係形成在半導體基板310上。連接至CMOS電晶體311之第一線322及322A係形成在第一絕緣膜320上。第二絕緣膜330係形成在第一絕緣膜320上。連接至MEMS元件350之第二線331A係形成於第二絕緣膜330的預定位置。第二線331B係形成對應至第一線322A的形成位置。第一線322A及第二線331B係藉由充填於形成穿過第二絕緣膜330的通路孔335之通路336相互連接。
第一鈍化膜332係形成在第二線331A及331B上。如實施例中所述，包括MEMS元件350之第三絕緣膜340及覆蓋MEMS元件350及第三絕緣膜340之第四絕緣膜360係形成在第一鈍化膜332上。
自第四絕緣膜360穿過至第一鈍化膜332且分別到達第二線331A及331B之通路孔371及372係形成於第二線331A及331B上之預定位置。充填通路孔371及372且連接通路孔371及372之連接線370係形成在第四絕緣膜360。其它組件係相同如實施例中的其它組件。因此，省略這些組件的細節敘述。
以下敘述經由絕緣膜連接複數元件之一般配線結構中用於形成連接至電路元件的第一線322A及連接至功能元件的第二線331A的連接線370之程序。首先，通路336係形成於第二絕緣膜330的第一線322A的形成位置。連接至通路336之第二線331B係圖案化在第二絕緣膜330上。在圖案化期間，連接至MEMS元件350之第二線331A亦被形成。
接著，MEMS元件350係形成在第二絕緣膜330上。在此點，第三及第四絕緣膜340、360亦被形成。其後，自第四絕緣膜360穿過至第一鈍化膜332之通路孔371及372係形成於第二線331A及331B的形成位置。充填通路孔371及372之連接線370且連接通路孔371及372係藉由諸如電鍍方法之方法而形成。
以此方式，於一般配線結構中，諸如第一線322A、通路336、第二線331B、連接線370及第二線331A之線及通路係間隔形成於CMOS電晶體311(電路元件)及MEMS元件350(功能元件)之間。有許多連接介面。因此，當通路及線被形成時，位置偏差或類似情形很可能發生於已形成的下層中之通路與線及通路與線之間。有連接可靠性之問題。當用於形成通路及線之處理被實施於如上述的每一絕緣膜時，步驟數目增加。
然而，依據此實施例，僅第一線22A、連接線70及第二線31係形成在CMOS電晶體311(電路元件)及MEMS元件350(功能元件)之間。因此，相較於圖3所示的實例，線的連接介面的數目係低。特別是，沒有線形成在第一線22A上之第二絕緣膜30。因此，有功效的是，當通路及線被形成時，已形成的下層中之通路與線及通路與線之間之位置偏差的發生程度可被壓制。再者，用於每一絕緣膜之處理未被實施以及例如如同第二通路孔72，自第四絕緣膜60穿過至第二絕緣膜30之第二通路孔72係共同形成，且通路702係形成於第二通路孔72。因此，相較於圖3所示的實例，亦有可減少步驟數目之功效。結果，可能提供低成本之高信賴度電氣組件。可能經由複數元件的堆疊來實現電氣組件的厚度之減小。
雖然已說明某些實施例，這些實施例已僅藉由實例而提出，且未意圖限制本發明的範圍。確定的是，本文所述之嶄新實施例可以不同方式而實施；再者，可以本文所述的實施例的形式作不同省略、替代及改變而不背離本發明的精神。附加請求項及其等效物意圖含蓋將屬於本發明的範圍及精神內之形式或修改。
CMOS．．．互補金屬氧化物半導體
RF ．．．功能元件形成區
a1．．．直徑
a2．．．直徑
CVD．．．電漿化學蒸汽澱積
RIE．．．反應離子蝕刻
c1．．．直徑
c2．．．直徑
10．．．半導體基板
11．．．CMOS電晶體
12．．．裝置隔離絕緣膜
13．．．閘極絕緣膜
14．．．閘極電極
15．．．源極及汲極區
20．．．第一絕緣膜
21．．．接點
21a．．．接觸孔
22．．．第一線
22A．．．第一線
30．．．第二絕緣膜
31．．．第二線
32．．．第一鈍化膜
40．．．第三絕緣膜
41．．．上表面部位
42．．．側部位
43．．．貫通孔
50．．．MEMS元件
51．．．MEMS可動元件
52．．．罩膜
60．．．第四絕緣膜
61．．．階部
70．．．連接線
71．．．第一通路孔
72．．．第二通路孔
75．．．第三線
76．．．第二被動膜
77．．．開口
80．．．樹脂層
81．．．通孔
82．．．柱構件
83．．．隆起
101．．．第一犧牲層
102．．．貫通孔
103．．．第二犧牲層
111．．．光阻
112．．．開口
113．．．開口
115．．．光阻
310．．．半導體基板
311．．．CMOS電晶體
320．．．第一絕緣膜
322．．．第一線
322A．．．第一線
330．．．第二絕緣膜
331A．．．第二線
331B．．．第二線
332．．．第一鈍化膜
335．．．通路孔
336．．．通路
340．．．第三絕緣膜
350．．．MEMS元件
360．．．第四絕緣膜
370．．．連接線
371．．．通路孔
372．．．通路孔
511．．．振盪器
512．．．固定器
521．．．在上密封層
701．．．第一通路
702．．．第二通路
703．．．通路間線
圖1係依據實施例之電氣組件的實例的簡要剖面圖。
圖2A至2I係用於解說製造依據實施例之電氣組件的方法的實例之簡要部份剖面圖。
圖3係用於連接功能元件及電路元件之一般配線結構的實例的簡要剖面圖。
RF ．．．功能元件形成區
a1．．．直徑
a2．．．直徑
10．．．半導體基板
11．．．CMOS電晶體
20．．．第一絕緣膜
21．．．接點
22．．．第一線
22A．．．第一線
30．．．第二絕緣膜
31．．．第二線
32．．．第一鈍化膜
40．．．第三絕緣膜
41．．．上表面部位
42．．．側部位
43．．．貫通孔
50．．．MEMS元件
51．．．MEMS可動元件
52．．．罩膜
60．．．第四絕緣膜
61．．．階部
70．．．連接線
71．．．第一通路孔
72．．．第二通路孔
75．．．第三線
76．．．第二被動膜
77．．．開口
80．．．樹脂層
81．．．通孔
82．．．柱構件
83．．．隆起
511．．．振盪器
512．．．固定器
521．．．在上密封層
701．．．第一通路
702．．．第二通路
703．．．通路間線

Claims (22)

  1. 一種電氣組件，包含：第一線，其連接至電路元件且具有預定形狀；第一絕緣層，其形成在該第一線上，該第一絕緣層的下表面接觸該第一線；第二線，其形成在該第一絕緣層的上表面上；功能元件，其形成在該第二線上；第二絕緣層，其覆蓋該第二線及該功能元件，其中該第二絕緣層在該功能元件的周圍形成空腔，該空腔的一部分係配置於該第二絕緣層與該功能元件之間；及連接線，其連接該第二線及該第一線，其中該連接線包括：第一通路，其形成於該第二絕緣層中；第二通路，其形成於該第一及第二絕緣層中；及通路間線，其形成連接該第二絕緣層上之該第一通路及該第二通路，該第一通路、該第二通路及該通路間線係以相同材料整體形成，且該第一通路孔的開口直徑係小於該第二通路孔的開口直徑。
  2. 如申請專利範圍第1項之電氣組件，其中該第一通路孔的深度係小於該第二通路孔的深度。
  3. 如申請專利範圍第1項之電氣組件，其中該第一及第二通路孔的該等開口直徑係依據該等通路孔的深度而設 定，使得該等通路孔之寬高比係相同。
  4. 如申請專利範圍第1項之電氣組件，其中該第一及第二通路孔之寬高比係實質相同。
  5. 如申請專利範圍第1項之電氣組件，其中該電路元件係CMOS電晶體；及該功能元件係MEMS元件。
  6. 如申請專利範圍第1項之電氣組件，其中該第一通路孔的上端係位在該第二通路孔的上端之上。
  7. 如申請專利範圍第1項之電氣組件，其中該通路間線的下表面具有階部，以及該通路間線的上表面係實質平坦。
  8. 如申請專利範圍第1項之電氣組件，其中該第一絕緣層的上表面與該下表面係互相在該第一絕緣層的相對面上。
  9. 如申請專利範圍第1項之電氣組件，其中該通路間線係低於配置在該功能元件之上的該第二絕緣層的上表面。
  10. 如申請專利範圍第1項之電氣組件，其中該第二絕緣層具有其中堆疊複數絕緣膜的結構。
  11. 如申請專利範圍第1項之電氣組件，其中配置於該功能元件之上的該第二絕緣層具有開口。
  12. 如申請專利範圍第11項之電氣組件，其中該第二絕緣層具有其中堆疊複數絕緣膜的結構，且具有貫通孔作為該開口的絕緣層係包括在該等複數絕緣膜中。
  13. 如申請專利範圍第11項之電氣組件，其中該開口係配置以面向該空腔。
  14. 如申請專利範圍第1項之電氣組件，其中該功能元件係在該空腔中的可動元件。
  15. 一種電氣組件製造方法，包含：形成連接至電路元件之第一線；將第一絕緣層形成在該第一線上；將第二線形成在該第一絕緣層上；在該第一絕緣層上，形成連接至該第二線之功能元件；將第二絕緣層形成在該第一絕緣層上，該功能元件及該第二線係形成在該第一絕緣層上；於連接至該功能元件之該第二線的形成位置，於厚度方向將該第一通路孔形成於該第二絕緣層中，以及形成穿過該第二及第一絕緣層之第二通路孔以使該第一線連通；及形成連接線，該連接線充填該第一及第二通路孔且連接該第一及第二通路孔，其中，該第二絕緣層在該功能元件周圍形成空腔，該空腔的一部分係配置於該第二絕緣層與該功能元件之間；且該第一通路孔的開口直徑係小於該第二通路孔的開口直徑。
  16. 如申請專利範圍第15項之電氣組件製造方法，其中該第一通路孔的深度係小於該第二通路孔的深度。
  17. 如申請專利範圍第15項之電氣組件製造方法，其中該第一及第二通路孔的該等開口直徑係依據該等通路孔的深度而設定，使得將形成的該第一及第二通路孔之寬高比係相同。
  18. 如申請專利範圍第15項之電氣組件製造方法，其中該第一及第二通路孔之寬高比係實質相同。
  19. 如申請專利範圍第15項之電氣組件製造方法，其中，於該第一及第二通路孔的形成中，藉由RIE方法實施蝕刻。
  20. 如申請專利範圍第19項之電氣組件製造方法，其中於該第一及第二通路孔的形成中，該蝕刻係在該第二線作用為該第一通路孔中的阻擋膜以及該第一線作用為該第二通路孔的阻擋膜之條件下而實施。
  21. 如申請專利範圍第15項之電氣組件製造方法，其中於該連接線的形成中，將光阻塗覆在該第二絕緣層上，使該光阻圖案化以使該第一及第二通路孔的形成位置與連接該第一及第二通路孔之區敞開，及將該連接線形成於該光阻的開口中。
  22. 如申請專利範圍第21項之電氣組件製造方法，其中該等連接線係藉由電鍍方法而形成。
TW99125088A 2009-08-26 2010-07-29 電氣組件及電氣組件製造方法 TWI440136B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009195659A JP2011049303A (ja) 2009-08-26 2009-08-26 電気部品およびその製造方法

Publications (2)

Publication Number Publication Date
TW201133706A TW201133706A (en) 2011-10-01
TWI440136B true TWI440136B (zh) 2014-06-01

Family

ID=43623530

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99125088A TWI440136B (zh) 2009-08-26 2010-07-29 電氣組件及電氣組件製造方法

Country Status (3)

Country Link
US (1) US8587038B2 (zh)
JP (1) JP2011049303A (zh)
TW (1) TWI440136B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013193172A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 積層パッケージおよび積層パッケージの製造方法
JP2014042954A (ja) * 2012-08-27 2014-03-13 Seiko Epson Corp Ｍｅｍｓ素子、電子機器、およびｍｅｍｓ素子の製造方法
US9123547B2 (en) * 2013-03-13 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device and method of forming the same
US9975762B2 (en) 2013-03-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor structure and method of forming the same
US9637371B2 (en) * 2014-07-25 2017-05-02 Semiconductor Manufacturing International (Shanghai) Corporation Membrane transducer structures and methods of manufacturing same using thin-film encapsulation
JP6233236B2 (ja) 2014-08-08 2017-11-22 三菱電機株式会社 半導体装置の製造方法
JP6370515B1 (ja) * 2017-11-14 2018-08-08 三菱電機株式会社 半導体装置およびその製造方法
US20240096919A1 (en) * 2021-02-25 2024-03-21 Sony Semiconductor Solutions Corporation Semiconductor device, imaging device, and manufacturing method

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63250176A (ja) * 1987-04-07 1988-10-18 Seiko Epson Corp 半導体装置
US5378652A (en) * 1989-04-19 1995-01-03 Kabushiki Kaisha Toshiba Method of making a through hole in multi-layer insulating films
US5079177A (en) * 1989-09-19 1992-01-07 National Semiconductor Corporation Process for fabricating high performance bicmos circuits
JPH09148270A (ja) * 1995-11-21 1997-06-06 Sony Corp エッチング方法及び半導体装置の製造方法
JPH1167910A (ja) * 1997-08-26 1999-03-09 Nec Corp 半導体装置およびその製造方法
JP4037711B2 (ja) * 2002-07-26 2008-01-23 株式会社東芝 層間絶縁膜内に形成されたキャパシタを有する半導体装置
US7268472B2 (en) * 2002-11-11 2007-09-11 Seiko Epson Corporation Piezoelectric device, liquid jetting head, ferroelectric device, electronic device and methods for manufacturing these devices
JP4507565B2 (ja) * 2002-11-19 2010-07-21 セイコーエプソン株式会社 圧電体デバイスの製造方法と液体吐出ヘッドの製造方法と液滴吐出装置の製造方法
JP2004363124A (ja) * 2003-05-30 2004-12-24 Seiko Epson Corp 容量素子及びその製造方法、半導体装置及びその製造方法
JP4724488B2 (ja) * 2005-02-25 2011-07-13 日立オートモティブシステムズ株式会社 集積化マイクロエレクトロメカニカルシステム
JP4857718B2 (ja) 2005-11-09 2012-01-18 ソニー株式会社 マイクロマシン混載の電子回路装置、およびマイクロマシン混載の電子回路装置の製造方法
JP2007214383A (ja) 2006-02-09 2007-08-23 Toshiba Corp 半導体モジュール及びその製造方法
JP4267010B2 (ja) * 2006-08-02 2009-05-27 エルピーダメモリ株式会社 半導体装置の製造方法
JP5127210B2 (ja) 2006-11-30 2013-01-23 株式会社日立製作所 Ｍｅｍｓセンサが混載された半導体装置
JP4337870B2 (ja) 2006-12-15 2009-09-30 セイコーエプソン株式会社 Ｍｅｍｓレゾネータ及びｍｅｍｓレゾネータの製造方法
US7994594B2 (en) * 2007-03-15 2011-08-09 Seiko Epson Corporation Electronic device, resonator, oscillator and method for manufacturing electronic device
US7531373B2 (en) * 2007-09-19 2009-05-12 Micron Technology, Inc. Methods of forming a conductive interconnect in a pixel of an imager and in other integrated circuitry
JP4581011B2 (ja) * 2008-01-25 2010-11-17 株式会社東芝 電気部品とその製造方法

Also Published As

Publication number Publication date
US8587038B2 (en) 2013-11-19
TW201133706A (en) 2011-10-01
US20110049578A1 (en) 2011-03-03
JP2011049303A (ja) 2011-03-10

Similar Documents

Publication Publication Date Title
TWI440136B (zh) 電氣組件及電氣組件製造方法
US7993950B2 (en) System and method of encapsulation
KR100630666B1 (ko) 금속 콘택 및 커패시터를 포함하는 반도체 소자 제조방법
US7932602B2 (en) Metal sealed wafer level CSP
US8053353B2 (en) Method of making connections in a back-lit circuit
TWI543241B (zh) 電容器及其製造方法
US20090212438A1 (en) Integrated circuit device comprising conductive vias and method of making the same
US20020187627A1 (en) Method of fabricating a dual damascene structure
US20100244199A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2004508712A (ja) 多孔性誘電性層及びエアギャップを有する半導体装置の製造方法
US20120315738A1 (en) Method of manufacturing semiconductor device
JP2009016406A (ja) 貫通導電体を有する半導体装置およびその製造方法
US20110095382A1 (en) Mems device
JP2006287211A (ja) 半導体装置、積層半導体装置およびそれらの製造方法
US9147725B2 (en) Semiconductor device comprising an integrated capacitor and method of fabrication
US20070249165A1 (en) Dual damascene process
US8071439B2 (en) Method for manufacturing semiconductor device
TWI437689B (zh) 半導體裝置
KR101742176B1 (ko) 반도체 소자 및 그 제조 방법
TW201726544A (zh) 奈米機電裝置結構
TWI497574B (zh) 半導體結構
JP2012134422A (ja) 半導体装置及びその製造方法
TWI641082B (zh) 半導體裝置及其形成方法
TWI552285B (zh) 半導體元件及其製造方法
US6091097A (en) Semiconductor device and a method of manufacturing the same