JPH1167910A

JPH1167910A - 半導体装置およびその製造方法

Info

Publication number: JPH1167910A
Application number: JP9229452A
Authority: JP
Inventors: Kazushi Amanuma; 一志天沼
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-26
Filing date: 1997-08-26
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】異なった機能をもつ回路ブロックを集積化し
た半導体装置において、各回路ブロックの配線コンタク
ト及び各ブロック間の配線を容易に形成でき、かつコン
タクト抵抗の増加や容量絶縁膜の劣化の無い半導体装置
およびその製造方法を提供する。【解決手段】一つの半導体基板上に異なった機能を有
する複数の回路ブロックを集積化した半導体装置におい
て、回路ブロックごとにエッチバックされた層間絶縁膜
上に、前記基板に形成された拡散層と電気的に接合した
配線層が形成された構造とする。コンタクト孔は、回路
ブロック間でコンタクト孔のアスペクト比が略同等とな
るように形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に論理回路と記憶回路等の異なった機能を有する回路
を集積化した半導体装置に関する。

【０００２】

【従来の技術】近年の半導体装置の高集積化に伴い、従
来それぞれ独立した半導体装置であった論理回路と記憶
回路等の異なった機能を有する回路ブロックを、一つの
半導体装置として集積化することが可能になっている。
例えば日経マイクロデバイス１９９６年６月号６４ペー
ジに述べられているように、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）と論理回路を集積化する
ことが行われている。

【０００３】図９はこのような半導体装置の構造と製造
方法を示す断面図である。まず、通常のＬＳＩの工程に
よりトランジスタ部を形成する（図９（ａ））。続い
て、ＤＲＡＭの記憶素子として容量素子を形成する（図
９（ｂ））。次に、コンタクト孔２０を開口し（図９
（ｃ））、第１メタル配線層１１を形成する（図９
（ｄ））。容量素子の形成後に配線層を形成する理由
は、容量絶縁膜８に通常用いられるシリコン酸化膜やシ
リコン窒化膜等の形成温度が、メタル配線層として用い
られるＡｌの融点よりも高いためである。この後、第
２、第３のメタル配線層を必要に応じて形成する。この
ようにしてＤＲＡＭブロック３５と論理回路ブロック３
６が同一半導体基板上に形成できる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ような構造および製造方法では、論理回路ブロックのコ
ンタクトの形成が困難であり、コンタクト抵抗も増大す
るという問題点がある。

【０００５】その理由は、例えば容量素子と論理回路を
集積化する場合、容量素子は通常論理回路には用いられ
ないため容量素子を覆う層間絶縁膜を形成する必要があ
り、その厚さに相当する分コンタクト孔が深くなり、そ
の結果、コンタクト孔のアスペクト比が増大するからで
ある。また、容量素子や多層配線を形成するため層間絶
縁膜の平坦化を行うとさらにコンタクト孔は深くなり、
アスペクト比が一層増大する。

【０００６】アスペクト比の大きいコンタクト部の配線
は、Ａｌ等のスパッタリングでは良好な導通を得ること
が難しいため、通常ＷプラグがＣＶＤにより形成され
る。しかし、ＷプラグはＡｌに比べ抵抗が高く、特にコ
ンタクト孔が深い場合コンタクト抵抗が著しく増大す
る。この問題点を解決するため、論理回路ブロックのコ
ンタクト径を大きくすることが考えられる。しかしコン
タクトのサイズを変更すると論理回路ブロックのレイア
ウトを全て変更する必要が生じ、コストの上昇を招く。

【０００７】また、特に容量素子の容量絶縁膜として
（Ｂａ，Ｓｒ）ＴｉＯ₃ のような高誘電率体やＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ₃ のような強誘電体を用いた場合、以下の
ような問題点がある。すなわち、上記のＷプラグの形成
反応は、次式２ＷＦ₆ ＋３ＳｉＨ₄ →２Ｗ＋３ＳｉＨ₄ ＋６Ｈ₂ で示される強い還元性雰囲気で進行するため、酸化物で
ある高誘電率体や強誘電体が還元され、高誘電率体の誘
電率や強誘電体の分極等の電気的特性が劣化するという
問題点がある。

【０００８】そこで本発明の目的は、異なった機能をも
つ回路ブロックを集積化した半導体装置において、各回
路ブロックの配線コンタクト及び各ブロック間の配線を
容易に形成でき、かつコンタクト抵抗の増加や容量絶縁
膜の劣化の無い半導体装置およびその製造方法を提供す
ることである。

【０００９】

【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。本発明は、一つの半導体基板上に異なった機能
を有する複数の回路ブロックを集積化した半導体装置に
おいて、回路ブロックごとにエッチバックされた層間絶
縁膜上に、前記基板に形成された拡散層と電気的に接合
した配線層が形成されていることを特徴とする半導体装
置に関する。

【００１０】また、本発明は、一つの半導体基板上に異
なった機能を有する複数の回路ブロックを集積化した半
導体装置の製造方法において、回路ブロックごとに層間
絶縁膜をエッチバックし、次いでコンタクト孔を形成
し、該層間絶縁膜上に、前記基板に形成された拡散層と
電気的に接合する配線層を形成することを特徴とする半
導体装置の製造方法に関する。

【００１１】本発明の半導体装置は、回路ブロックごと
にエッチバックされた層間絶縁膜上に、第１メタル配線
層が形成された構造を有することを特徴とする。例え
ば、上記したように容量素子と論理回路を集積化する場
合、論理回路ブロック上の層間絶縁膜をエッチバックし
た後に第１メタル配線層が形成された構造とする。その
結果、論理回路ブロックのコンタクト孔を浅くでき、コ
ンタクト孔のアスペクト比を低減できる。そのため、容
量素子がない場合と全く同様の方法により容易にコンタ
クトが形成でき、配線不良もなく、コンタクト抵抗も低
減できる。

【００１２】また、回路ブロック間でコンタクト孔のア
スペクト比が略同等となるように回路ブロックごとに異
なった大きさのコンタクトを有することも本発明の他の
特徴である。通常、半導体装置ではプロセスの制御を容
易に行うためコンタクト孔の径は全て同じ大きさとして
いる。しかし、コンタクト孔の径が同じ大きさでは、上
記のように回路ブロックごとにエッチバックを行った場
合でも、容量素子を用いた回路ブロックにおいてはコン
タクト孔のアスペクト比が大きく、配線の形成が困難と
なる場合がある。そのため、容量素子部と論理回路部の
コンタクト孔のアスペクト比が略同等となるように容量
素子部のコンタクト孔の径を大きくすることによって、
容量素子部のコンタクト配線の形成が容易に行える。特
に容量素子の容量絶縁膜として高誘電率体や強誘電体を
用いた場合は、Ｗプラグを用いずスパッタリングにより
配線形成が可能になり、容量素子の劣化を招かない。

【００１３】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００１４】第１の実施の形態図１は本実施の形態における半導体装置の断面図であ
る。容量素子ブロック３１と論理回路ブロック３２が同
一の半導体基板１上に集積されており、論理回路ブロッ
ク３２の第２層間絶縁膜１０及び第１層間絶縁膜６がエ
ッチバックされている。そのため、論理回路ブロックの
コンタクトのアスペクト比は容量素子がない場合と同等
となっており、容易にコンタクト配線を形成することが
でき、またコンタクト抵抗の増大も抑えられている。

【００１５】次に本実施の形態の半導体装置の製造方法
について、図２に示す工程断面図を用いて説明する。通
常のＭＯＳトランジスタの工程により容量素子ブロック
３１および論理回路ブロック３２のトランジスタを形成
した後に、第１層間絶縁膜６としてシリコン酸化膜を形
成する。次いで、容量素子を形成するために高温で熱処
理を施し、表面を平坦化する（図２（ａ））。この平坦
化は層間絶縁膜を研磨することによって行ってもよい。

【００１６】この後、容量素子を以下の方法で形成す
る。まずスタック型のポリシリコン（スタック電極）７
を形成する。続いて容量素子の容量絶縁膜８としてＣＶ
Ｄによりシリコン窒化膜を形成する。その後ポリシリコ
ンの容量対向電極９を形成する。このように容量素子を
形成した後、第２層間絶縁膜１０としてシリコン酸化膜
を形成する（図２（ｂ））。

【００１７】次に、レジストをパターニングして、論理
回路ブロック以外の領域をレジスト１２で覆い、論理回
路ブロックのみ層間絶縁膜のエッチバックを行う（図２
（ｃ））。このエッチバックは以下に述べるような方法
で行い、エッチバック部と非エッチバック部の段差を急
峻でない形状とすることが望ましい。

【００１８】まずレジストを、パターン露光および化学
的な現像によりパターニングする。その際、露光時の焦
点を＋側または−側にずらすと、現像後のレジスト端部
がなだらかな形状となる。次いで現像後のレジストを８
０℃から１２０℃で熱処理した後にさらに１３０℃以上
で硬化させる。このような熱処理後でもレジスト端部は
なだらかな形状が保たれる。

【００１９】エッチバックは、論理回路ブロックのコン
タクト深さが容量素子を有しない場合と同等程度になる
ように、第２層間絶縁膜の一部もしくは全て、または第
２層間絶縁膜の全てと第１の層間絶縁膜の一部をエッチ
バックする。このとき、レジスト端部の形状をエッチン
グ後の段差形状に転写するため、レジストとシリコン酸
化膜のエッチング選択比が小さい条件で反応性エッチン
グを行うことが好ましい。具体的には、例えばＣＦ₄ を
主成分として含んだ雰囲気で反応性エッチングを行う
と、レジストとシリコン酸化膜のエッチング選択比が小
さくなり、論理回路ブロックと容量素子ブロック間で生
じる段差が急峻でなくなる。エッチング後に、ＳＯＧ
（ＳｐｉｎＯｎＧｌａｓｓ）溶液を塗布・乾燥・焼
結した後、さらにエッチングを行い平坦部のＳＯＧを除
去してもよい。このような方法でエッチバックを行うと
段差部におけるメタル配線層のエッチング不良や配線切
れが生じることがない。

【００２０】エッチバックの後、論理回路ブロックと容
量素子ブロックのコンタクト孔をエッチングにより開口
する。その後、通常のＬＳＩの工程により第１メタル配
線層１１を形成する（図２（ｄ））。論理回路ブロック
のコンタクト孔の深さは、上記エッチバックにより容量
素子を有しない場合と同等程度であるため、容易にコン
タクトが形成でき、コンタクト抵抗も増加しない。以上
の工程の後、配線層間膜、第２のメタル配線層等が形成
される。

【００２１】第２の実施の形態図３は本実施の形態における半導体装置の断面図であ
る。本実施の形態は容量素子ブロック３１と論理回路ブ
ロック３２が同一の半導体基板１上に集積されており、
論理回路ブロックの第２層間絶縁膜１０及び第１層間絶
縁膜６がエッチバックされている点は第１の実施の形態
の半導体装置と同様であるが、第２の実施の形態では、
容量素子ブロックの容量素子が強誘電体容量であり、容
量素子ブロックにおいても容量の上部電極１５と拡散層
３が第１メタル配線層１１により電気的に接合されてお
り、容量素子ブロックのコンタクト径が論理回路ブロッ
クのコンタクト径に比べ大きいことが特徴である。

【００２２】次に本実施の形態の半導体装置の製造方法
について、図４に示す工程断面図を用いて説明する。第
１層間絶縁膜６を形成し表面を平坦化するまでは、第１
の実施の形態と同様にして行う（図４（ａ））。

【００２３】この後、容量素子を以下の方法で形成す
る。まずスパッタリング法により下部電極１３を形成す
る。下部電極としてはＰｔ、Ｉｒ等の貴金属類またはＩ
ｒＯ₂等の導電性酸化物が用いられる。下部電極と第１
層間絶縁膜６との間に密着層としてＴｉ等の金属膜を形
成してもよい。この下部電極上に、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉等の強誘電体膜１４をゾル・ゲ
ル法、スパッタリング法等により形成する。この強誘電
体膜の上に上部電極１５を形成する。上部電極は下部電
極と同様な材料が用いられる。上部電極と強誘電体膜を
エッチングにより加工後、下部電極をエッチングにより
加工し、容量素子を形成する。この上に第２層間絶縁膜
１０を形成する（図４（ｂ））。

【００２４】次に、第１の実施の形態と同様に、容量素
子ブロックをレジスト１２により保護する（図４
（ｃ））。次いで、論理回路ブロックのみ層間絶縁膜の
エッチバックを行う（図４（ｄ））。

【００２５】エッチバックの後、論理回路ブロックのコ
ンタクト孔２２と容量素子ブロックのコンタクト孔２１
をエッチングにより開口し、スパッタリング法によりＴ
ｉ、ＴｉＮ、Ａｌ、ＴｉＮの順に成膜し、パターニング
を行い、第１メタル配線層１１を形成する（図４
（ｅ））。

【００２６】容量素子ブロックのコンタクト径は論理回
路ブロックのコンタクト径よりも大きくなっており、こ
の結果、容量素子ブロックと論理回路部ブロックのコン
タクトのアスペクト比をほぼ同等することができる。そ
のため、コンタクト深さが深い容量素子ブロックにおい
ても、スパッタリング法により良好なコンタクト配線を
形成することができる。

【００２７】各ブロックのコンタクト径およびコンタク
ト深さが異なるため、論理回路ブロックのコンタクトを
形成した後、容量素子ブロックのコンタクトを形成する
というようにコンタクト形成を２回に分けて行ってもよ
い。

【００２８】以上のように配線層を形成すれば還元性雰
囲気とならないため、容量絶縁膜である強誘電体が劣化
することがない。以上の工程の後、配線層間膜、第２の
配線層等が形成される。

【００２９】第３の実施の形態図５は本実施の形態における半導体装置の断面図であ
る。本実施の形態は容量素子ブロック３１と論理回路ブ
ロック３２が同一の半導体基板１上に集積されており、
論理回路ブロックの第２層間絶縁膜１０及び第１層間絶
縁膜６がエッチバックされている点は第１の実施の形態
と同様であるが、第３の実施の形態では、第１層間絶縁
膜６の上にエッチング停止層１６を設けていることが特
徴である。

【００３０】次に本実施の形態の半導体装置の製造方法
について、図６に示す工程断面図を用いて説明する。第
１層間絶縁膜６を形成し表面を平坦化するまでは、第１
の実施の形態と同様にして行う。次いで、エッチング停
止層としてＳｉＮ膜またはＳｉＯＮ膜をＣＶＤ等の方法
により形成する（図６（ａ））。

【００３１】その後、第１の実施の形態と同様の方法に
より、容量素子を形成し、その上に第２層間絶縁膜１０
を形成する（図６（ｂ））。

【００３２】続いて、レジストをパターニングして、論
理回路ブロック以外の領域をレジストで覆い、その後Ｈ
Ｆ等を用いてウェットエッチングにより層間絶縁膜のエ
ッチングを行う。ウェットエッチングによれば、図６
（ｃ）に示すように等方的にエッチングされるため、エ
ッチング領域と非エッチング領域間の段差が緩やかにな
る。また上記エッチング停止層は層間絶縁膜のＳｉＯ₂
に比べエッチング速度が小さいため、第２層間絶縁膜の
みエッチングされる。反応性ドライエッチングを行った
後さらにウェットエッチングを行う、等の方法も可能で
ある。

【００３３】必要な場合は図６（ｄ）のように、さらに
反応性ドライエッチングによりエッチング停止層１６及
び第１層間絶縁膜６をエッチングし、その後レジストを
剥離する。

【００３４】エッチバックの後、論理回路ブロックと容
量素子ブロックのコンタクト孔をエッチングにより開口
する。その後、通常のＬＳＩの工程により第１メタル配
線層１１を形成する（図６（ｅ））。論理回路ブロック
のコンタクト深さはエッチバックにより容量素子を有し
ない場合と同等程度であるため、容易にコンタクトが形
成でき、コンタクト抵抗も増加しない。以上の工程の
後、配線層間膜、第２の配線層等が形成される。

【００３５】第４の実施の形態図７は本実施の形態における半導体装置の断面図であ
る。本実施の形態は、第１回路ブロック３３ではＷＳｉ
等のシリサイド又はポリシリコンによって形成された埋
め込み配線層１７が使用されているのに対し、第２回路
ブロック３４においては埋め込み配線層はない。このよ
うに配線層の構造が異なっている回路ブロックが同一半
導体基板１上に形成されており、第２回路ブロック３４
上の第１メタル配線層１１がエッチバックされた層間絶
縁膜上に形成されていることが特徴である。本実施の形
態は、図７に示すよう構造に限定されるものではなく、
回路ブロックのうち少なくとも１つが、その埋め込み配
線層数が他の回路ブロックの埋め込み配線層数と異なる
形態であればよい。

【００３６】次に本実施の形態の半導体装置の製造方法
について、図８に示す工程断面図を用いて説明する。通
常のＭＯＳトランジスタの工程により第１回路ブロック
３３及び第２回路ブロック３４のトランジスタを形成し
た後に、第１の層間絶縁膜６としてシリコン酸化膜を形
成する（図８（ａ））。

【００３７】この後、埋め込み配線用のコンタクト孔を
開口し、埋め込み配線層１７を形成する（図８
（ｂ））。この埋め込み配線層としてはＷＳｉ、ＴＳｉ
等のシリサイド、Ｗ等の高融点金属、またはポリシコン
が用いられる。本実施の形態では埋め込み配線層は１層
のみ形成されているが、必要に応じて第２、第３の埋め
込み配線層を形成してもよい。

【００３８】この上に第２層間絶縁膜１０を成膜し、熱
処理、研磨等の方法により平坦化する（図８（ｃ））。

【００３９】次いで、第１の実施の形態と同様の方法に
より第２回路ブロック上の層間絶縁膜をエッチバックす
る（図８（ｄ））。

【００４０】エッチバックの後、通常のＬＳＩの工程に
より第１メタル配線層を１１形成する。第２回路ブロッ
クのコンタクト深さは、エッチバックにより第１回路ブ
ロックを有しない場合と同等程度であるため、容易にコ
ンタクトが形成でき、コンタクト抵抗も増加しない。以
上の工程の後、配線層間膜、第２の配線層等が形成され
る。

【００４１】

【実施例】以下、本発明を実施例によりさらに説明する
が、本発明はこれらに限定するものではない。

【００４２】実施例１本発明の第１の実施の形態の実施例を図２を参照して説
明する。通常のＭＯＳトランジスタの工程の後に、第１
層間絶縁膜６としてＢＰＧＳ膜を厚さ０．８μｍ形成し
た。次いで、９００℃で２０分間熱処理を施し、表面を
平坦化した（図２（ａ））。

【００４３】この後、容量プラグ孔をエッチングにより
開口後、ポリシリコンを成膜・エッチングしてスタック
電極７を形成した。続いて容量素子の容量絶縁膜８とし
てＣＶＤによりシリコン窒化膜を７００℃において形成
した。その後ポリシリコンの容量対向電極９をＣＶＤに
より形成後、エッチングし、容量素子を形成した。この
上に第２層間絶縁膜１０として厚さ０．６μｍのＢＰＳ
Ｇ膜を形成した（図２（ｂ））。

【００４４】次に、レジストをパターニングして、論理
回路ブロック以外の領域をレジスト１２で覆い、論理回
路ブロックのみ層間絶縁膜のエッチバックを行った（図
２（ｃ））。レジストのパターニングの際、現像後のレ
ジスト端部がなだらかな形状になるようにレジスト露光
時の焦点を＋側にずらし、さらに現像後のレジストを８
０℃で３０分熱処理した後に１３０℃で硬化した。

【００４５】次に、反応ガスとしてＣＦ₄ を用いた反応
性エッチングによりエッチバックを行った。エッチバッ
クの後、論理回路ブロックと容量素子ブロックのコンタ
クト孔をエッチングにより開口した。次にスパッタリン
グによりＴｉ、ＴｉＮ、Ａｌ、ＴｉＮの順に成膜後、パ
ターニングし、第１メタル配線層１１を形成した（図２
（ｄ））。その後、配線層間絶縁膜および第２の配線層
を同様に形成した。

【００４６】この結果、上記のエッチバックを行わなか
った場合に比べ、第１メタル配線層と拡散層間のコンタ
クト抵抗は５０％以上低減した。また、コンタクトの導
通不良も３０％以上低減した。

【００４７】実施例２本発明の第２の実施の形態の実施例を図４を参照して説
明する。通常のＭＯＳトランジスタの工程の後に、第１
層間絶縁膜６としてＢＰＳＧ膜を厚さ１．２μｍ形成し
た。次いで、化学機械研磨法（ＣＭＰ）により表面を平
坦化した（図４（ａ））。平坦化後のＢＰＳＧ膜の層間
絶縁膜の厚さは拡散層３上で約０．７μｍであった。

【００４８】この後、容量素子の下部電極１３として膜
厚５０ｎｍのＩｒＯ₂及び膜厚１５０ｎｍのＩｒをマグ
ネトロン・スパッタ法により形成後、強誘電体膜１４と
して膜厚２００ｎｍのＰｂ（Ｚｒ，Ｔｉ）Ｏ₃ をゾル・
ゲル法により形成した。この上に上部電極１５として下
部電極と同様にＩｒＯ₂／Ｉｒをマグネトロン・スパッ
タ法により形成した。上部電極と強誘電体膜をエッチン
グにより加工後、下部電極をエッチングにより加工し、
容量素子を形成した。この上に第２層間絶縁膜１０とし
て厚さ４００ｎｍのＮＳＧ膜を形成した（図４
（ｂ））。

【００４９】次に、実施例１と同様に、容量素子ブロッ
クをレジスト１２により保護した（図４（ｃ））。次い
で、論理回路ブロックのみ層間絶縁膜のエッチバックを
行った（図４（ｄ））。エッチバック後の論理回路ブロ
ックにおけるＢＰＳＧ膜の厚さは拡散層３上で約０．６
μｍであった。

【００５０】エッチバックの後、コンタクト径０．８μ
ｍの論理回路ブロックのコンタクト孔２２とコンタクト
径１．５μｍの容量素子ブロックのコンタクト孔２１を
ＣＨＦ₃ を反応ガスとした反応性プラズマエッチングに
より開口した。この場合、層間絶縁膜６、１０と拡散層
３の選択比は十分大きいため、両ブロックのコンタクト
孔を同時に開口することができる。

【００５１】次にスパッタリングにより、Ｔｉ、Ｔｉ
Ｎ、Ａｌ、ＴｉＮの順に成膜し、パターニングを行い、
第１メタル配線層１１を形成した（図４（ｅ））。

【００５２】本実施例における強誘電体容量素子の分極
値（分極反転と非反転の差）と、エッチバックを行わす
Ｗプラグによりコンタクト配線を形成した場合の容量素
子の分極値を測定したところ、本実施例の容量の素子は
全て１０μＣ／ｃｍ² 以上の分極値を示したが、エッチ
バックを行わなかった場合は容量素子は大きく劣化し分
極値は２μＣ／ｃｍ² 以下になった。また、本実施例の
コンタクト抵抗は、論理回路ブロック、容量素子ブロッ
クともに１コンタクトあたり１０Ω以下であり、良好で
あった。

【００５３】

【発明の効果】本発明の第１の効果は、半導体装置の性
能の向上である。コンタクト抵抗が低減するため遅延等
の回路動作特性が改善されるからである。

【００５４】本発明の第２の効果は、半導体装置の製造
における歩留まりの向上である。コンタクトの配線不良
を低減できるからである。また、容量素子として高誘電
率体等の酸化物を用いても容量特性の劣化を招くことな
くコンタクト配線を形成できるからである。

【００５５】本発明の第３の効果は、半導体装置の製造
コストの低減である。既存の回路ブロックのレイアウト
を変更することなく集積化できるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体装置を示す
断面図である。

【図２】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図である。

【図３】本発明の第２の実施の形態の半導体装置を示す
断面図である。

【図４】本発明の第２の実施の形態の半導体装置の製造
方法を示す工程断面図である。

【図５】本発明の第３の実施の形態の半導体装置を示す
断面図である。

【図６】本発明の第３の実施の形態の半導体装置の製造
方法を示す工程断面図である。

【図７】本発明の第４の実施の形態の半導体装置を示す
断面図である。

【図８】本発明の第４の実施の形態の半導体装置の製造
方法を示す工程断面図である。

【図９】従来の半導体装置の製造方法を示す工程断面図
である。

【符号の説明】

１シリコン基板２素子分離酸化膜３不純物拡散領域４ゲート酸化膜５ゲート電極６第１層間絶縁膜７スタック電極８容量絶縁膜９容量対向電極１０第２層間絶縁膜１１第１メタル配線層１２レジスト１３下部電極１４強誘電体膜１５上部電極１６エッチング停止層１７埋め込み配線層２０コンタクト孔２１容量素子ブロックのコンタクト孔２２論理回路ブロックのコンタクト孔３１容量素子ブロック３２論理回路ブロック３３第１回路ブロック３４第２回路ブロック３５ＤＲＡＭブロック３６論理回路ブロック

Claims

【特許請求の範囲】

【請求項１】一つの半導体基板上に異なった機能を有
する複数の回路ブロックを集積化した半導体装置におい
て、回路ブロックごとにエッチバックされた層間絶縁膜
上に、前記基板に形成された拡散層と電気的に接合した
配線層が形成されていることを特徴とする半導体装置。
【請求項２】回路ブロック間でコンタクト孔のアスペ
クト比が略同等となるようにコンタクト孔が形成された
請求項１記載の半導体装置。
【請求項３】回路ブロック間でコンタクト孔のアスペ
クト比が略同等となるように回路ブロックごとにコンタ
クトの大きさが異なる請求項１記載の半導体装置。
【請求項４】回路ブロックのうち少なくとも１つが容
量素子を含む請求項１、２又は３記載の半導体装置。
【請求項５】容量素子の容量絶縁膜が強誘電体または
高誘電率体である請求項４記載の半導体装置。
【請求項６】回路ブロックのうち少なくとも１つは、
その埋め込み配線層数が他の回路ブロックと異なる請求
項１、２又は３記載の半導体装置。
【請求項７】一つの半導体基板上に異なった機能を有
する複数の回路ブロックを集積化した半導体装置の製造
方法において、回路ブロックごとに層間絶縁膜をエッチ
バックし、次いでコンタクト孔を形成し、該層間絶縁膜
上に、前記基板に形成された拡散層と電気的に接合する
配線層を形成することを特徴とする半導体装置の製造方
法。
【請求項８】回路ブロック間でコンタクト孔のアスペ
クト比が略同等となるようにコンタクト孔を形成する請
求項７記載の半導体装置の製造方法。
【請求項９】回路ブロックのうち少なくとも１つが、
強誘電体または高誘電率体を容量絶縁膜とする容量素子
を含む請求項７又は８記載の半導体装置の製造方法。
【請求項１０】配線層をスパッタリングにより形成す
る請求項７、８又は９記載の半導体装置の製造方法。
【請求項１１】エッチバックの前に、層間絶縁膜を平
坦化する工程を有する請求項７〜１０のいずれか１項に
記載の半導体装置の製造方法。