JP3448023B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、電極又は配線からなるパター
ンの上に堆積された絶縁膜の上に、強誘電体膜を含む積
層膜からなる電子デバイスが設けられている半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】強誘電体膜を含む積層膜からなる電子デ
バイス、例えば強誘電体膜からなる容量絶縁膜を有する
強誘電体容量素子は、高い比誘電率を有していると共に
ヒステリシス特性による残留分極を利用できるため、大
容量コンデンサ又は不揮発性メモリ等の分野において、
酸化シリコン膜又は窒化シリコン膜からなる容量絶縁膜
を有する従来の容量素子に取り替わられつつある。

【０００３】以下、第１の従来例に係る半導体装置の製
造方法について、図８（ａ）〜（ｅ）を参照しながら説
明する。

【０００４】まず、図８（ａ）に示すように、ＭＯＳト
ランジスタの不純物拡散層等が形成されている半導体基
板１０の上に、例えば４００ｎｍの厚さを有するポリシ
リコン膜からなる配線（ゲート電極）１１を形成した
後、該配線１１の上を含む半導体基板１０の上に全面に
亘って例えば４０ｎｍの厚さを有する窒化シリコン膜１
２を堆積する。次に、窒化シリコン膜１２の上に、例え
ば１０００ｎｍの厚さを有しボロン及びリンを含む第１
の酸化シリコン膜からなる層間絶縁膜１３を堆積する。

【０００５】次に、図８（ｂ）に示すように、層間絶縁
膜１３の上にレジスト膜１４をその表面が平坦になるよ
うに堆積した後、レジスト膜１４及び層間絶縁膜１３に
対してエッチバックを行なって、図８（ｃ）に示すよう
に、層間絶縁膜１３を平坦化する。

【０００６】次に、図８（ｄ）に示すように、平坦化さ
れた層間絶縁膜１３の上に、白金等からなる第１の金属
膜１４、強誘電体膜１５及び白金等からなる第２の金属
膜１６を順次堆積する。尚、強誘電体膜１５の堆積方法
としては、スパッタ法、ＭＯＣＶＤ（Metal Organic Ch
emical Vapor Deposition ）法又はスピン塗布法等が知
られているが、スピン塗布法は、膜厚及び膜質の均一
性、条件の安定性並びに生産性等の点で良好である。ス
ピン塗布法は、強誘電体膜１５を構成する金属成分を含
む有機金属溶液をコーターにより塗布して塗布膜を形成
した後、該塗布膜に対して高温の熱処理を施して、塗布
膜を結晶化させることにより強誘電体膜１５を形成す
る。ところで、塗布膜はコーターを用いて形成されるた
め、得られる強誘電体膜１５の膜厚は下地膜の段差の影
響を大きく受ける。すなわち、段差部の上側部分に形成
される強誘電体膜１５の膜厚は小さくなる一方、段差部
の下側部分に形成される強誘電体膜１５の膜厚は大きく
なる。従って、強誘電体膜１５の膜厚の均一性を高める
ためには、層間絶縁膜１３の表面をできるだけ平坦にす
る必要がある。

【０００７】次に、図８（ｅ）に示すように、第２の金
属膜１６、強誘電体膜１５及び第１の金属膜１４をドラ
イエッチングにより順次パターニングして、上部電極１
６Ａ、容量絶縁膜１５Ａ及び下部電極１４Ａからなる容
量素子を形成する。この際、層間絶縁膜１３における容
量素子形成領域以外の領域がドライエッチング工程にお
けるオーバーエッチングにより掘れ込むため、パターン
化された層間絶縁膜１３Ａが形成される。

【０００８】次に、図示は省略しているが、ＭＯＳトラ
ンジスタ形成領域及び容量素子形成領域を含む半導体基
板１０の上に全面に亘って、例えば２００ｎｍの厚さを
有する第２の酸化シリコン膜を堆積した後、パターン化
された層間絶縁膜１３Ａ及び第２の酸化シリコン膜にお
けるＭＯＳトランジスタ形成領域にコンタクトホールを
形成し、その後、該コンタクトホールに導電膜を埋め込
んで、ＭＯＳトランジスタと接続するコンタクトを形成
する。

【０００９】ところで、第２の金属膜１６、強誘電体膜
１５及び第１の金属膜１４からなる積層膜は、融点の高
い金属成分を含みドライエッチングレートの低い強誘電
体膜１５を有しているので、積層膜に対するドライエッ
チングレートは低い。このため、積層膜の層間絶縁膜１
３に対するドライエッチング選択比は小さくなる。

【００１０】従って、上部電極１６Ａ、容量絶縁膜１５
Ａ及び下部電極１４Ａからなる容量素子を形成するため
のドライエッチング工程におけるオーバーエッチングに
より、図８（ｅ）に示すように、パターン化された層間
絶縁膜１３Ａにおける容量素子形成領域以外の領域が大
きく掘れ込むので、配線１１がエッチングされてしまう
という問題が発生する。特に、層間絶縁膜１３のリフロ
ーによる平坦性を向上させるべく、酸化シリコン膜にボ
ロン及びリン等の不純物を添加する場合には、層間絶縁
膜１３に対するドライエッチングレートが一層高くな
り、積層膜の層間絶縁膜１３に対するエッチング選択比
が一層小さくなるので、前述の問題は一層顕著になる。

【００１１】そこで、以下に説明するような第２の従来
例に係る半導体装置の製造方法が提案されている。すな
わち、窒化シリコン膜１２の上に、ボロン及びリンを含
む酸化シリコン膜からなり且つ例えば１５００ｎｍ程度
の大きい膜厚を有する層間絶縁膜１３を堆積した後、該
層間絶縁膜１３を平坦化して、図９（ａ）に示すよう
に、大きい膜厚を有する平坦化された層間絶縁膜１３を
形成する。次に、図９（ｂ）に示すように、平坦化され
た層間絶縁膜１３の上に、第１の金属膜１４、強誘電体
膜１５及び第２の金属膜１６を順次堆積した後、第２の
金属膜１６、強誘電体膜１５及び第１の金属膜１４をド
ライエッチングにより順次パターニングして、図９
（ｃ）に示すように、上部電極１６Ａ、容量絶縁膜１５
Ａ及び下部電極１４Ａからなる容量素子を形成する。こ
の場合にも、ドライエッチング工程におけるオーバーエ
ッチングにより、層間絶縁膜１３における容量素子形成
領域以外の領域が薄膜化されるので、パターン化された
層間絶縁膜１３Ｂが形成される。

【００１２】

【発明が解決しようとする課題】しかしながら、第２の
従来例によると、層間絶縁膜１３の膜厚が大きいため、
パターン化された層間絶縁膜１３Ｂの膜厚も大きくな
り、これによって、層間絶縁膜１３Ｂに形成されるコン
タクトホールのアスペクト比が大きくなる。このため、
コンタクトホールに埋め込まれる金属膜のカバレッジが
不良になって、断線又はコンタクト抵抗の増加を招くと
いう新たな問題が発生する。従って、層間絶縁膜１３の
膜厚を大きくすることは好ましくない。

【００１３】前記に鑑み、本発明は、強誘電体膜を含む
積層膜の下側に堆積されている層間絶縁膜の膜厚を小さ
くしても、層間絶縁膜の下側に形成されている電極又は
配線が露出しないようにすることを目的とする。

【００１４】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体装置の製造方法は、半導
体基板上に電極又は配線からなるパターンを形成する工
程と、パターンの上を含む半導体基板の上に、ドライエ
ッチングレートが相対的に高く且つ平坦性が相対的に優
れている第１の絶縁膜を堆積する工程と、第１の絶縁膜
を平坦化した後、該第１の絶縁膜の上に、ドライエッチ
ングレートが相対的に低く且つ平坦性が相対的に劣る第
２の絶縁膜を堆積する工程と、第２の絶縁膜の上に、強
誘電体膜を含む積層膜を堆積した後、該積層膜をドライ
エッチングによりパターニングして積層膜からなる電子
デバイスを形成する工程とを備えている。

【００１５】第１の半導体装置の製造方法によると、パ
ターンの上を含む半導体基板の上には平坦性が相対的に
優れている第１の絶縁膜を堆積するため、第１の絶縁膜
におけるパターンに起因する段差は緩和される。

【００１６】また、ドライエッチングレートが相対的に
高い第１の絶縁膜の上に、ドライエッチングレートが相
対的に低い第２の絶縁膜を堆積した後、該第２の絶縁膜
の上に、強誘電体膜を含む積層膜を堆積し、その後、積
層膜をドライエッチングによりパターニングして積層膜
からなる電子デバイスを形成するため、積層膜に対する
ドライエッチングレートと第２の絶縁膜に対するドライ
エッチングレートとの比が大きくなるので、つまり、積
層膜の第２の絶縁膜に対するドライエッチング選択比が
大きくなるので、第２の絶縁膜はエッチングされ難くな
る。このため、第１の絶縁膜及び第２の絶縁膜からなる
層間絶縁膜の膜厚を小さくしても、電極又は配線からな
るパターンが露出することはない。

【００１７】第１の半導体装置の製造方法は、パターン
を形成する工程と第１の絶縁膜を堆積する工程との間
に、パターンの上にエッチングストッパーを堆積する工
程を備えると共に、第１の絶縁膜を堆積する工程と第２
の絶縁膜を堆積する工程との間に、第１の絶縁膜に対し
てウェットエッチングを行なって第１の絶縁膜の膜厚を
小さくする工程を備えていることが好ましい。

【００１８】ところで、電子デバイス例えば容量素子を
形成するためのドライエッチング工程におけるオーバー
エッチングによって、層間絶縁膜における電子デバイス
形成領域（例えば容量素子形成領域）とその他の領域
（例えばＭＯＳトランジスタ形成領域）との間に大きな
段差ができるため、層間絶縁膜の上に配線を形成する際
のリソグラフィ工程においてフォーカス差が生じ、これ
によって、配線ブリッジ又は断線が発生するという問題
がある。

【００１９】ところが、第１の絶縁膜に対してウェット
エッチングを行なって第１の絶縁膜の膜厚を小さくして
から第２の絶縁膜を堆積すると、層間絶縁膜における電
子デバイス形成領域とその他の領域との間の段差が小さ
くなるため、層間絶縁膜の上に配線を形成する際のリソ
グラフィ工程においてフォーカス差が生じ難くなる。こ
のため、配線ブリッジ又は断線が発生する事態を防止す
ることができる。

【００２０】第１の半導体装置の製造方法は、パターン
を形成する工程と第１の絶縁膜を堆積する工程との間
に、パターンの上にエッチングストッパーを堆積する工
程を備えると共に、電子デバイスを形成する工程の後
に、第２の絶縁膜における電子デバイスが形成されてい
ない領域をウェットエッチングにより除去する工程を備
えていることが好ましい。

【００２１】このように、第２の絶縁膜における電子デ
バイスが形成されていない領域をウェットエッチングに
より除去すると、第１の絶縁膜及び第２の絶縁膜からな
る層間絶縁膜における電子デバイスが形成されていない
領域、例えばＭＯＳトランジスタを形成する領域の膜厚
を一層小さくすることができるので、層間絶縁膜に形成
されるコンタクトホールのアスペクト比を小さくして、
コンタクトホールにおけるカバレッジを一層良好にする
ことができる。

【００２２】第１の半導体装置の製造方法において、第
１の絶縁膜は不純物を含む第１の酸化シリコン膜であ
り、第２の絶縁膜は不純物を実質的に含まない第２の酸
化シリコン膜であることが好ましい。

【００２３】本発明に係る第２の半導体装置の製造方法
は、半導体基板上に電極又は配線からなるパターンを形
成する工程と、パターンの上を含む半導体基板の上にエ
ッチング保護膜を堆積する工程と、エッチング保護膜の
上に大きい膜厚を有する絶縁膜を堆積する工程と、絶縁
膜の上に、強誘電体膜を含む積層膜を堆積した後、該積
層膜をドライエッチングによりパターニングして積層膜
からなる電子デバイスを形成する工程と、 前記絶縁膜
に対して選択的にウェットエッチングを行なって、前記
絶縁膜における前記電子デバイスが形成されていない領
域を薄膜化する工程とを備えている。

【００２４】第２の半導体装置の製造方法によると、絶
縁膜における電子デバイスが形成されていない領域をウ
ェットエッチングにより薄膜化する工程を備えているた
め、電極又は配線からなるパターンを損傷することなく
絶縁膜を薄膜化できる。このため、電極又は配線からな
るパターンに損傷を与えることなく、絶縁膜の膜厚を小
さくすることができる。

【００２５】第２の半導体装置の製造方法において、絶
縁膜は、不純物を含む酸化シリコン膜を有していること
が好ましい。

【００２６】第１又は第２の半導体装置の製造方法にお
いて、電子デバイスは、強誘電体膜からなる容量絶縁膜
を有する容量素子であることが好ましい。

【００２７】本発明に係る第１の半導体装置は、半導体
基板上に形成された電極又は配線からなるパターンと、
パターンの上を含む半導体基板の上に堆積されており、
ドライエッチングレートが相対的に高く且つ平坦性が相
対的に優れている第１の絶縁膜と、第１の絶縁膜の上に
堆積されており、ドライエッチングレートが相対的に低
く且つ平坦性が相対的に劣る第２の絶縁膜と、第２の絶
縁膜の上におけるパターンが形成されていない領域に形
成されており、強誘電体膜を含む積層膜からなる電子デ
バイスとを備えている。

【００２８】第１の半導体装置によると、パターンの上
を含む半導体基板の上には平坦性が相対的に優れている
第１の絶縁膜が堆積されているめ、第１の絶縁膜におけ
るパターンに起因する段差は緩和される。

【００２９】また、ドライエッチングレートが相対的に
高い第１の絶縁膜の上には、ドライエッチングレートが
相対的に低い第２の絶縁膜が堆積されており、該第２の
絶縁膜の上に、強誘電体膜を含む積層膜からなる電子デ
バイスが形成されているため、積層膜に対するドライエ
ッチングレートと第２の絶縁膜に対するドライエッチン
グレートとの比が大きいので、つまり、積層膜の第２の
絶縁膜に対するドライエッチング選択比が大きいので、
第１の絶縁膜及び第２の絶縁膜からなる層間絶縁膜の膜
厚を小さくしても、電極又は配線からなるパターンが露
出することはない。

【００３０】第１の半導体装置において、第２の絶縁膜
における電子デバイスが形成されていない領域はウェッ
トエッチングにより除去されていることが好ましい。

【００３１】このようにすると、第１の絶縁膜及び第２
の絶縁膜からなる層間絶縁膜における電子デバイスが形
成されていない領域、例えばＭＯＳトランジスタを形成
する領域の膜厚を一層小さくすることができるので、層
間絶縁膜に形成されるコンタクトホールのアスペクト比
を小さくして、コンタクトホールにおけるカバレッジを
一層良好にすることができる。

【００３２】第１の半導体装置において、第１の絶縁膜
は、不純物を含む第１の酸化シリコン膜であり、第２の
絶縁膜は、不純物を実質的に含まない第２の酸化シリコ
ン膜であることが好ましい。

【００３３】本発明に係る第２の半導体装置は、半導体
基板上に形成された電極又は配線からなるパターンと、
パターンの上を含む半導体基板の上に堆積されている大
きい膜厚を有する絶縁膜と、絶縁膜の上におけるパター
ンが形成されていない領域に形成されており、強誘電体
膜を含む積層膜からなる電子デバイスとを備え、絶縁膜
における電子デバイスが形成されていない領域はウェッ
トエッチングにより薄膜化されている。

【００３４】第２の半導体装置によると、絶縁膜におけ
る電子デバイスが形成されていない領域はウェットエッ
チングにより薄膜化されているため、電極又は配線から
なるパターンに損傷を与えることなく、絶縁膜の膜厚を
小さくすることができる。

【００３５】第２の半導体装置において、絶縁膜は、不
純物を含む酸化シリコン膜を有していることが好まし
い。

【００３６】第１又は第２の半導体装置において、電子
デバイスは、強誘電体膜からなる容量絶縁膜を有する容
量素子であることが好ましい。

【００３７】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を
参照しながら説明する。

【００３８】まず、図１（ａ）に示すように、ＭＯＳト
ランジスタの不純物拡散層等が形成されている半導体基
板１００の上に、周知の方法により例えば４００ｎｍの
厚さを有するポリシリコン膜からなる配線（ゲート電
極）１０１を形成した後、例えばＣＶＤ法により、半導
体基板１００の上に全面に亘って、例えば４０ｎｍの厚
さを有しウェットエッチング保護膜となる窒化シリコン
膜１０２を堆積する。次に、例えばＣＶＤ法により、窒
化シリコン膜１０２の上に例えば１０００ｎｍの厚さを
有しボロン及びリンを含む酸化シリコン膜である第１の
酸化シリコン膜１０３を堆積した後、例えば窒素ガス雰
囲気中における８５０℃の温度下でリフローを行なう。
この場合、第１の酸化シリコン膜１０３は、ボロン及び
リンを含んでいるためリフロー性に優れているので良好
に平坦化されるが、第１の酸化シリコン膜１０３におけ
る配線１０１の上側部分は突出した状態になっており、
段差部が形成されている。

【００３９】次に、図１（ｂ）に示すように、第１の酸
化シリコン膜１０３の上に、例えば１５００ｎｍの厚さ
を有するレジスト膜１０４をその表面が平坦になるよう
に堆積した後、レジスト膜１０４及び第１の酸化シリコ
ン膜１０３に対して、ドライエッチングによるエッチバ
ックを行なって、図１（ｃ）に示すように、第１の酸化
シリコン膜１０３を平坦化する。

【００４０】次に、第１の酸化シリコン膜１０３に対し
てフッ酸溶液を用いるウェットエッチングを行なって、
図１（ｄ）に示すように、配線１０１上の窒化シリコン
膜１０２を露出させる。このようにすると、第１の酸化
シリコン膜１０３の表面と配線１０１上の窒化シリコン
膜１０２の表面とは面一になる。

【００４１】次に、図２（ａ）に示すように、例えばＣ
ＶＤ法により、第１の酸化シリコン膜１０３の上に、例
えば２００ｎｍの厚さを有しボロン又はリン等の不純物
を実質的に含まない酸化シリコン膜である第２の酸化シ
リコン膜１０５を堆積する。尚、第１の酸化シリコン膜
１０３及び第２の酸化シリコン膜１０５により層間絶縁
膜が構成される。

【００４２】次に、図２（ｂ）に示すように、例えばス
パッタ法により、第２の酸化シリコン膜１０５の上に、
白金等からなり例えば３００ｎｍの厚さを有する第１の
金属膜１０６を堆積する。次に、例えばスピン塗布法に
より、第１の金属膜１０６の上に、ストロンチウム、ビ
スマス又はタンタル等を含み例えば２００ｎｍの厚さを
有する強誘電体膜１０７を形成した後、酸素雰囲気中の
例えば８００℃の温度下において熱処理を施して強誘電
体薄膜１０７を結晶化させる。その後、例えばスパッタ
法により、強誘電体薄膜１０７の上に、白金等からなり
例えば２００ｎｍの厚さを有する第２の金属膜１０８を
堆積する。

【００４３】次に、図２（ｃ）に示すように、第２の金
属膜１０８、強誘電体膜１０７及び第１の金属膜１０６
をドライエッチングにより順次パターニングして、上部
電極１０８Ａ、容量絶縁膜１０７Ａ及び下部電極１０６
Ａからなる容量素子を形成する。尚、第１の金属膜１０
６に対するドライエッチングは、第２の酸化シリコン膜
１０５に対して高い選択比を有するエッチング条件で行
なうことが好ましい。

【００４４】次に、容量素子形成領域を覆うマスクパタ
ーン（図示は省略している。）を形成した後、該マスク
パターンを用いて、第２の酸化シリコン膜１０５に対し
てフッ酸溶液を用いるウェットエッチングを行なう。こ
のようにすると、図２（ｄ）に示すように、容量素子形
成領域以外の領域例えばＭＯＳトランジスタ形成領域に
おいては、第１の酸化シリコン膜１０３が除去されると
共に窒化シリコン膜１０２が露出する。

【００４５】次に、図示は省略しているが、ＭＯＳトラ
ンジスタ形成領域及び容量素子形成領域を含む半導体基
板１００の上に全面に亘って、例えば２００ｎｍの厚さ
を有する第３の酸化シリコン膜を堆積した後、第１の酸
化シリコン膜１０３及び図示しない第３の酸化シリコン
膜におけるトランジスタ形成領域にコンタクトホールを
形成し、その後、該コンタクトホールに導電膜を埋め込
んでＭＯＳトランジスタの不純物拡散領域と接続するコ
ンタクトを形成する。

【００４６】第１の実施形態によると、第１の酸化シリ
コン膜１０３はボロン及びリンを含んでいるため良好に
リフローされるので、配線１０１に起因する段差は緩和
される。

【００４７】また、第１の実施形態によると、第２の金
属膜１０８、強誘電体膜１０７及び第１の金属膜１０６
をドライエッチングによりパターニングして、上部電極
１０８Ａ、容量絶縁膜１０７Ａ及び下部電極１０６Ａか
らなる容量素子を形成する工程においては、第１の金属
膜１０６の下側に、ボロン及びリンを実質的に含んでお
らずドライエッチングレートが相対的に低い第２の酸化
シリコン膜１０５が存在しているため、第２の酸化シリ
コン膜１０５に対してオーバーエッチングを行なって
も、配線１０１がエッチングにより損傷を受ける事態を
回避することができる。

【００４８】さらに、第１の実施形態によると、第１の
酸化シリコン膜１０３に対してフッ酸を用いるウェット
エッチングを行なって、第１の酸化シリコン膜１０３に
おける例えばＭＯＳトランジスタ形成領域を除去するた
め、フッ酸によりエッチングされ難い窒化シリコン膜１
０２がエッチング保護膜になるので、配線１０１が損傷
を受ける事態を回避することができる。尚、フッ酸によ
るウェットエッチング工程においては、第１の酸化シリ
コン膜１０３に対するエッチングレートは、窒化シリコ
ン膜１０２に対するエッチングレートの約８０倍であ
る。

【００４９】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）及び図５
（ａ）〜（ｃ）を参照しながら説明する。

【００５０】まず、図３（ａ）に示すように、ＭＯＳト
ランジスタの不純物拡散層等が形成されている半導体基
板２００の上に、周知の方法により例えば４００ｎｍの
厚さを有するポリシリコン膜からなる配線（ゲート電
極）２０１を形成した後、例えばＣＶＤ法により、半導
体基板２００の上に全面に亘って、例えば４０ｎｍの厚
さを有しエッチング保護膜となる窒化シリコン膜２０２
を堆積する。次に、例えばＣＶＤ法により、窒化シリコ
ン膜２０２の上に例えば１０００ｎｍの厚さを有しボロ
ン及びリンを含む酸化シリコン膜である第１の酸化シリ
コン膜２０３を堆積した後、例えば窒素ガス雰囲気中に
おける８５０℃の温度下でリフローを行なう。この場
合、第１の酸化シリコン膜２０３は、ボロン及びリンを
含んでいるためリフロー性に優れているので良好に平坦
化されるが、第１の酸化シリコン膜２０３における配線
２０１の上側部分は突出した状態になっており、段差部
が形成されている。

【００５１】次に、図３（ｂ）に示すように、第１の酸
化シリコン膜２０３の上に、例えば１５００ｎｍの厚さ
を有するレジスト膜２０４をその表面が平坦になるよう
に堆積した後、レジスト膜２０４及び第１の酸化シリコ
ン膜２０３に対して、ドライエッチングによるエッチバ
ックを行なって、図３（ｃ）に示すように、第１の酸化
シリコン膜２０３を平坦化する。

【００５２】次に、第１の酸化シリコン膜２０３に対し
てフッ酸溶液を用いるウェットエッチングを行なって、
図４（ａ）に示すように、配線２０１上の窒化シリコン
膜２０２を露出させる。このようにすると、第１の酸化
シリコン膜２０３の表面と配線２０１上の窒化シリコン
膜２０２の表面とは面一になる。

【００５３】次に、図４（ｂ）に示すように、例えばＣ
ＶＤ法により、第１の酸化シリコン膜２０３の上に、例
えば２００ｎｍの厚さを有しボロン又はリン等の不純物
を実質的に含まない酸化シリコン膜である第２の酸化シ
リコン膜２０５を堆積する。尚、第１の酸化シリコン膜
２０３及び第２の酸化シリコン膜２０５によって層間絶
縁膜が構成される。

【００５４】次に、図４（ｃ）に示すように、例えばス
パッタ法により、第２の酸化シリコン膜２０５の上に、
白金等からなり例えば３００ｎｍの厚さを有する第１の
金属膜２０６を堆積した後、図５（ａ）に示すように、
第１の金属膜２０６をパターニングして下部電極２０６
Ａを形成する。

【００５５】次に、例えばスピン塗布法により、図５
（ｂ）に示すように、下部電極２０６Ａの上を含む第２
の酸化シリコン膜２０５の上に、ストロンチウム、ビス
マス又はタンタル等を含み下部電極２０６Ａの上側部分
の厚さが例えば２００ｎｍである強誘電体膜２０７を堆
積した後、酸素雰囲気中における例えば８００℃の温度
下において熱処理を施して、強誘電体膜２０７を結晶化
させる。その後、例えばスパッタ法により、強誘電体膜
２０７の上に、白金等からなり例えば２００ｎｍの厚さ
を有する第２の金属膜２０８を順次堆積する。

【００５６】次に、図５（ｃ）に示すように、第２の金
属膜２０８及び強誘電体膜２０７をドライエッチングに
よりパターニングして上部電極２０８Ａ及び容量絶縁膜
２０７Ａを形成する。尚、強誘電体膜２０７に対するド
ライエッチングは、第２の酸化シリコン膜２０５に対し
て高い選択比を有するドライエッチング条件で行なうこ
とが好ましい。

【００５７】次に、図示は省略しているが、ＭＯＳトラ
ンジスタ形成領域及び容量素子形成領域を含む半導体基
板２００の上に全面に亘って、例えば２００ｎｍの厚さ
を有する第３の酸化シリコン膜を堆積した後、第１の酸
化シリコン膜２０３、第２の酸化シリコン膜２０５及び
図示しない第３の酸化シリコン膜におけるＭＯＳトラン
ジスタ形成領域にコンタクトホールを形成し、その後、
該コンタクトホールに導電膜を埋め込んでＭＯＳトラン
ジスタの不純物拡散領域と接続するコンタクトを形成す
る。

【００５８】第２の実施形態によると、第１の酸化シリ
コン膜２０３はボロン及びリンを含んでいるため良好に
リフローされるので、配線２０１に起因する段差は緩和
される。

【００５９】また、第２の実施形態によると、第２の金
属膜２０８、強誘電体膜２０７及び第１の金属膜２０６
をドライエッチングによりパターニングして、上部電極
２０８Ａ、容量絶縁膜２０７Ａ及び下部電極２０６Ａか
らなる容量素子を形成する工程においては、第１の金属
膜２０６の下側に、ボロン及びリンを実質的に含んでお
らずドライエッチングレートが相対的に低い第２の酸化
シリコン膜２０５が存在しているため、第２の酸化シリ
コン膜２０５に対してオーバーエッチングを行なって
も、配線２０１が損傷を受ける事態を回避することがで
きる。

【００６０】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）を参照しな
がら説明する。

【００６１】まず、図６（ａ）に示すように、ＭＯＳト
ランジスタの不純物拡散層等が形成されている半導体基
板３００の上に、周知の方法により例えば４００ｎｍの
厚さを有するポリシリコン膜からなる配線（ゲート電
極）３０１を形成した後、例えばＣＶＤ法により、半導
体基板３００の上に全面に亘って、例えば４０ｎｍの厚
さを有しウェットエッチング保護膜となる窒化シリコン
膜３０２を堆積する。次に、例えばＣＶＤ法により、窒
化シリコン膜３０２の上に例えば１５００ｎｍの厚さを
有しボロン及びリンを含む第１の酸化シリコン膜３０３
を堆積した後、例えば窒素ガス雰囲気中における８５０
℃の温度下でリフローを行なう。この場合、第１の酸化
シリコン膜３０３は、ボロン及びリンを含んでいるため
リフロー性に優れているので良好に平坦化されるが、第
１の酸化シリコン膜３０３における配線３０１の上側部
分は突出した状態になっており、段差部が形成されてい
る。

【００６２】次に、図６（ｂ）に示すように、第１の酸
化シリコン膜３０３の上に、例えば１５００ｎｍの厚さ
を有するレジスト膜３０４をその表面が平坦になるよう
に堆積した後、レジスト膜３０４及び第１の酸化シリコ
ン膜３０３に対して、ドライエッチングによるエッチバ
ックを行なって、図６（ｃ）に示すように、第１の酸化
シリコン膜３０３を平坦化する。尚、第３の実施形態に
おいては、第１の酸化シリコン膜３０３が単独で層間絶
縁膜を構成する。

【００６３】次に、例えばスパッタ法により、図７
（ａ）に示すように、第１の酸化シリコン膜３０３の上
に、白金等からなり例えば３００ｎｍの厚さを有する第
１の金属膜３０５を堆積する。次に、例えばスピン塗布
法により、第１の金属膜３０５の上に、ストロンチウ
ム、ビスマス又はタンタル等を含み例えば２００ｎｍの
厚さを有する強誘電体膜３０６を堆積した後、酸素雰囲
気中における例えば８００℃の温度下において熱処理を
施して、強誘電体膜３０６を結晶化させる。その後、例
えばスパッタ法により、強誘電体膜３０６の上に、白金
等からなり例えば２００ｎｍの厚さを有する第２の金属
膜３０７を堆積する。

【００６４】次に、図７（ｂ）に示すように、第２の金
属膜３０７、強誘電体膜３０６及び第１の金属膜３０５
を順次パターニングして、上部電極３０７Ａ、容量絶縁
膜３０６Ａ及び下部電極３０５Ａからなる容量素子を形
成する。このとき、第１の酸化シリコン膜３０３は大き
い膜厚に形成されているため、容量素子が形成されても
配線（ゲート電極）３０１上の窒化シリコン膜３０２は
エッチングされない。

【００６５】次に、第１の酸化シリコン膜３０３の上
に、容量素子形成領域を覆うマスクパターン（図示は省
略している。）を形成した後、該マスクパターンを用い
て、第１の酸化シリコン膜３０３に対してフッ酸溶液を
用いるウェットエッチングを行なう。このようにする
と、図７（ｃ）に示すように、第１の酸化シリコン膜３
０３における容量素子形成領域以外の領域例えばＭＯＳ
トランジスタ形成領域は薄膜化されると共に窒化シリコ
ン膜３０２が露出する。

【００６６】次に、図示は省略しているが、ＭＯＳトラ
ンジスタ形成領域及び容量素子形成領域を含む半導体基
板３００の上に全面に亘って、例えば２００ｎｍの厚さ
を有する第２の酸化シリコン膜を堆積した後、第１の酸
化シリコン膜３０３及び図示しない第２の酸化シリコン
膜におけるＭＯＳトランジスタ形成領域にコンタクトホ
ールを形成し、その後、該コンタクトホールに導電膜を
埋め込んでＭＯＳトランジスタの不純物拡散領域と接続
するコンタクトを形成する。

【００６７】第３の実施形態によると、第１の酸化シリ
コン膜３０３はボロン及びリンを含んでいるため良好に
リフローされるので、配線３０１に起因する段差は緩和
される。

【００６８】また、第３の実施形態によると、第１の酸
化シリコン膜３０３に対してフッ酸を用いる選択的にウ
ェットエッチングを行なって、第１の酸化シリコン膜３
０３における例えばＭＯＳトランジスタ形成領域を薄膜
化するため、フッ酸によりエッチングされ難い窒化シリ
コン膜３０２がウェットエッチング保護膜になるので、
配線３０１がエッチングされる事態を回避することがで
きる。尚、フッ酸によるウェットエッチング工程におい
ては、第１の酸化シリコン膜３０３に対するウェットエ
ッチングレートは、窒化シリコン膜３０２に対するウェ
ットエッチングレートの約８０倍である。

【００６９】尚、第１〜第３の実施形態においては、第
１の酸化シリコン膜１０３、２０３３０３は、ボロン及
びリンの両方を含んでいたが、ボロン又はリンのいずれ
かの不純物を含んでおればよい。このようにすると、第
１の酸化シリコン膜１０３、２０３、３０３は、リフロ
ー性に優れているので良好に平坦化される。

【００７０】また、第１〜第３の実施形態においては、
第１の酸化シリコン膜１０３、２０３、３０３に対し
て、ドライエッチングによるエッチバックを行なった
が、これに代えて、ＣＭＰ法により平坦化してもよい。
この場合には、レジスト膜１０４、２０４、３０４は不
要になる。

【００７１】また、第１〜第３の実施形態における、強
誘電体膜を容量絶縁膜とする容量素子に代えて、強誘電
体膜を含む他の種類の電子デバイスを形成してもよい。

【００７２】

【発明の効果】本発明に係る第１の半導体装置又は第１
の半導体装置の製造方法によると、強誘電体膜を含む積
層膜に対するドライエッチングレートと第２の絶縁膜に
対するドライエッチングレートとの比が大きく、積層膜
の第２の絶縁膜に対するドライエッチング選択比が大き
いので、第１の絶縁膜及び第２の絶縁膜からなる層間絶
縁膜の膜厚を小さくしても、電極又は配線からなるパタ
ーンが露出することはない。

【００７３】また、本発明に係る第２の半導体装置又は
第２の半導体装置の製造方法によると、絶縁膜における
電子デバイスが形成されていない領域をウェットエッチ
ングにより薄膜化するので、電極又は配線からなるパタ
ーンに損傷を与えることなく、絶縁膜の膜厚を小さくす
ることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おける半導体装置の製造方法の各工程を示す断面図であ
る。

【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おける半導体装置の製造方法の各工程を示す断面図であ
る。

【図３】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おける半導体装置の製造方法の各工程を示す断面図であ
る。

【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おける半導体装置の製造方法の各工程を示す断面図であ
る。

【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おける半導体装置の製造方法の各工程を示す断面図であ
る。

【図６】（ａ）〜（ｃ）は、本発明の第３の実施形態に
おける半導体装置の製造方法の各工程を示す断面図であ
る。

【図７】（ａ）〜（ｃ）は、本発明の第３の実施形態に
おける半導体装置の製造方法の各工程を示す断面図であ
る。

【図８】（ａ）〜（ｅ）は、第１の従来例に係る半導体
装置の製造方法の各工程を示す断面図である。

【図９】（ａ）〜（ｃ）は、第２の従来例に係る半導体
装置の製造方法の各工程を示す断面図である。

【符号の説明】

１００ 半導体基板 １０１ 配線 １０２ 窒化シリコン膜 １０３ 第１の酸化シリコン膜 １０４ レジスト膜 １０５ 第２の酸化シリコン膜 １０６ 第１の金属膜 １０６Ａ 下部電極 １０７ 強誘電体膜 １０７Ａ 容量絶縁膜 １０８ 第２の金属膜 １０８Ａ 上部電極 ２００ 半導体基板 ２０１ 配線 ２０２ 窒化シリコン膜 ２０３ 第１の酸化シリコン膜 ２０４ レジスト膜 ２０５ 第２の酸化シリコン膜 ２０６ 第１の金属膜 ２０６Ａ 下部電極 ２０７ 強誘電体膜 ２０７Ａ 容量絶縁膜 ２０８ 第２の金属膜 ２０８Ａ 上部電極 ３００ 半導体基板 ３０１ 配線 ３０２ 窒化シリコン膜 ３０３ 第１の酸化シリコン膜 ３０４ レジスト膜 ３０５ 第１の金属膜 ３０５Ａ 下部電極 ３０６ 強誘電体膜 ３０６Ａ 容量絶縁膜 ３０７ 第２の金属膜 ３０７Ａ 上部電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 H01L 21/768 H01L 27/108 H01L 21/8242

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に電極又は配線からなるパ
   ターンを形成する工程と、前記パターンの上にエッチン
   グストッパーを堆積する工程と、前記エッチングストッ
   パーの上を含む前記半導体基板の上に、ドライエッチン
   グレートが相対的に高く且つ平坦性が相対的に優れてい
   る第１の絶縁膜を堆積する工程と、前記第１の絶縁膜に
   対してウェットエッチングを行なって、前記第１の絶縁
   膜の膜厚を小さくする工程と、膜厚が小さくなった前記
   第１の絶縁膜の上に、ドライエッチングレートが相対的
   に低く且つ平坦性が相対的に劣る第２の絶縁膜を堆積す
   る工程と、前記第２の絶縁膜の上に、強誘電体膜を含む
   積層膜を堆積した後、前記積層膜をドライエッチングに
   よりパターニングして前記積層膜からなる電子デバイス
   を形成する工程とを備えていることを特徴とする半導体
   装置の製造方法。
2. 【請求項２】 半導体基板上に電極又は配線からなるパ
   ターンを形成する工程と、前記パターンの上にエッチン
   グストッパーを堆積する工程と、前記エッチングストッ
   パーの上を含む前記半導体基板の上に、ドライエッチン
   グレートが相対的に高く且つ平坦性が相対的に優れてい
   る第１の絶縁膜を堆積する工程と、前記第１の絶縁膜の
   上に、ドライエッチングレートが相対的に低く且つ平坦
   性が相対的に劣る第２の絶縁膜を堆積する工程と、前記
   第２の絶縁膜の上に、強誘電体膜を含む積層膜を堆積し
   た後、前記積層膜をドライエッチングによりパターニン
   グして前記積層膜からなる電子デバイスを形成する工程
   と、前記第２の絶縁膜における前記電子デバイスが形成
   されていない領域をウェットエッチングにより除去する
   工程とを備えていることを特徴とする半導体装置の製造
   方法。
3. 【請求項３】 前記電子デバイスを形成する工程の後
   に、前記第２の絶縁膜における前記電子デバイスが形成
   されていない領域をウェットエッチングにより除去する
   工程を備えていることを特徴とする請求項１に記載の半
   導体装置の製造方法。
4. 【請求項４】 前記第１の絶縁膜は、不純物を含む第１
   の酸化シリコン膜であり、前記第２の絶縁膜は、不純物
   を実質的に含まない第２の酸化シリコン膜であることを
   特徴とする請求項１又は２に記載の半導体装置の製造方
   法。
5. 【請求項５】 半導体基板上に電極又は配線からなるパ
   ターンを形成する工程と、前記パターンの上を含む前記
   半導体基板の上にエッチング保護膜を堆積する工程と、
   前記エッチング保護膜の上に絶縁膜を堆積する工程と、
   前記絶縁膜の上に、強誘電体膜を含む積層膜を堆積した
   後、前記積層膜をドライエッチングによりパターニング
   して前記積層膜からなる電子デバイスを形成する工程
   と、前記絶縁膜に対して選択的にウェットエッチングを
   行なって、前記絶縁膜における前記電子デバイスが形成
   されていない領域を薄膜化する工程とを備えていること
   を特徴とする半導体装置の製造方法。
6. 【請求項６】 前記絶縁膜は、不純物を含む酸化シリコ
   ン膜を有していることを特徴とする請求項５に記載の半
   導体装置の製造方法。
7. 【請求項７】 前記電子デバイスは、前記強誘電体膜か
   らなる容量絶縁膜を有する容量素子であることを特徴と
   する請求項１乃至６のいずれか１項に記載の半導体装置
   の製造方法。
8. 【請求項８】 半導体基板上に形成された電極又は配線
   からなるパターンと、前記パターンの上を含む前記半導
   体基板の上に堆積されており、ドライエッチングレート
   が相対的に高く且つ平坦性が相対的に優れている第１の
   絶縁膜と、前記第１の絶縁膜の上に堆積されており、ド
   ライエッチングレートが相対的に低く且つ平坦性が相対
   的に劣る第２の絶縁膜と、前記第２の絶縁膜の上におけ
   る前記パターンが形成されていない領域に形成されてお
   り、強誘電体膜を含む積層膜からなる電子デバイスとを
   備え、 前記第２の絶縁膜における前記電子デバイスが形成され
   ていない領域はウェットエッチングにより除去されてい
   ることを特徴とする半導体装置。
9. 【請求項９】 前記第１の絶縁膜は、不純物を含む第１
   の酸化シリコン膜であり、前記第２の絶縁膜は、不純物
   を実質的に含まない第２の酸化シリコン膜であることを
   特徴とする請求項８に記載の半導体装置。
10. 【請求項１０】 半導体基板上に形成された電極又は配
    線からなるパターンと、前記パターンの上を含む前記半
    導体基板の上に堆積されている絶縁膜と、前記絶縁膜の
    上における前記パターンが形成されていない領域に形成
    されており、強誘電体膜を含む積層膜からなる電子デバ
    イスとを備え、前記絶縁膜における前記電子デバイスが
    形成されていない領域はウェットエッチングにより除去
    されていることを特徴とする半導体装置。
11. 【請求項１１】 前記絶縁膜は、不純物を含む酸化シリ
    コン膜を有していることを特徴とする請求項１０に記載
    の半導体装置。
12. 【請求項１２】 前記電子デバイスは、前記強誘電体膜
    からなる容量絶縁膜を有する容量素子であることを特徴
    とする請求項８乃至１１のいずれか１項に記載の半導体
    装置。