JPH088410A - 半導体素子のキャパシタ製造方法 - Google Patents

半導体素子のキャパシタ製造方法

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JPH088410A
JPH088410A JP6325102A JP32510294A JPH088410A JP H088410 A JPH088410 A JP H088410A JP 6325102 A JP6325102 A JP 6325102A JP 32510294 A JP32510294 A JP 32510294A JP H088410 A JPH088410 A JP H088410A
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polysilicon layer
capacitor
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semiconductor device
etching
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Abstract

(57)【要約】 【目的】本発明は電荷貯蔵電極の下部に誘電体膜及びプ
レート電極を形成し、同一な面積で最大のキャパシタン
スを確保することのできるキャパシタを製造する方法を
提供することにその目的がある。 【構成】本発明のキャパシタは第３ポリシリコン層と第
４ポリシリコン層によって電荷貯蔵電極を形成し、第１
誘電体膜と第２誘電体膜によって誘電体膜を形成し、第
１ポリシリコン層と第６ポリシリコン層によってプレー
ト電極を形成し製造される。第１ポリシリコン層はシリ
コン基板に連結された第３ポリシリコン層の下部に形成
され、第１ポリシリコン層と第３ポリシリコン層の間に
は第１誘電体膜が形成される。第４ポリシリコン層は第
３ポリシリコン層の側部または上部に連結され、第６ポ
リシリコン層は第２誘電体膜を間に置いて第３及び第４
ポリシリコン層を覆いつつ第１ポリシリコン層と連結さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子のキャパシタ
(capacitor) 製造方法に関するものであって、特にキャ
パシタの電荷貯蔵電極（charge storage electrode) の
下部にも誘電体膜(capacitor dielectric)及びプレート
(plate) 電極を形成し、同一な面積でキャパシタンス(c
apacitance) を増大させることのできるスタックキャパ
シタ(stacked capacitor) を製造する方法に関するもの
である。
【０００２】
【従来の技術】従来のスタックキャパシタは電荷貯蔵電
極の上部及び側面にのみ誘電体膜を形成した後、その上
部にプレート電極を形成していた。
【０００３】
【発明が解決しようとする課題】しかしながら、最近、
半導体素子が高集積化及び小型化するにつれて、前述の
従来のような構造は制限された単位セル領域内で素子の
動作に必要なキャパシタンスを得るために高さを高めな
ければならないため、半導体素子の高集積化及び小型化
を難しくする。
【０００４】また、キャパシタの高さが高くなることに
よって、後続工程を進行することに従い、位相(topolog
y)は益々深化され、金属配線形成のような工程を難しく
する。
【０００５】従って、本発明は電荷貯蔵電極の下部にも
誘電体膜及びプレート電極を形成し、同一な面積で最大
限のキャパシタンスを確保することのできるキャパシタ
の製造方法を提供することにその目的がある。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
めの本発明のキャパシタ製造工程は、シリコン基板上に
部分的に完成された素子構造(partially completed dev
ice structure)を形成した後、全体構造の上部に絶縁膜
を蒸着し、絶縁膜上部に第１ポリシリコン層を蒸着する
段階と、コンタクトホールが形成される部分の第１ポリ
シリコン層をエッチングする段階と、全体構造の上部に
第１誘電体膜及び第２ポリシリコン層を順次に蒸着した
後、電荷貯蔵電極用コンタクトマスクを用いてシリコン
基板が露出されるコンタクトホールを形成する段階と、
コンタクトホールを介して露出されたシリコン基板に接
続される第３ポリシリコン層を全体構造の上部に蒸着し
た後、エッチング工程によって第３ポリシリコン層をパ
ターンニングする段階と、全体構造の上部にＣＶＤ酸化
膜を蒸着した後、パターンニングされた第３ポリシリコ
ン層の上部が露出されるようにＣＶＤ酸化膜をエッチン
グする段階と、パターンニングされた第３ポリシリコン
層と連結される第４ポリシリコン層を全体構造の上部に
蒸着した後、パターンニングされた第３ポリシリコン層
の上部側の第４ポリシリコン層の表面部にできた凹部分
をフォトレジストによって埋め込む段階と、フォトレジ
ストをエッチングマスクとしたエッチング工程によって
第４ポリシリコン層，ＣＶＤ酸化膜及び第１誘電体膜の
露出された部位を順次に除去した後、フォトレジストを
除去する段階と、全体構造の上部に第２誘電体膜及び第
５ポリシリコン層を順次に蒸着した後、第３及び第４ポ
リシリコン層のパターン外側の第５ポリシリコン層と第
２誘電体膜をエッチングし、第１ポリシリコン層が露出
されるようにする段階と、露出された第１ポリシリコン
層と連結される第６ポリシリコン層を全体構造の上部に
蒸着する段階からなることを特徴とする。
【０００７】また、本発明の第２実施例によるキャパシ
タ製造工程は、シリコン基板上に部分的に完成された素
子構造(partially completed device structure)を形成
した後、全体構造の上部に絶縁膜を蒸着し、絶縁膜の上
部に第１ポリシリコン層を蒸着する段階と、コンタクト
ホールが形成される部分の第１ポリシリコン層をエッチ
ングする段階と、全体構造の上部に第１誘電体膜及び第
２ポリシリコン層を順次に蒸着した後、電荷貯蔵電極用
コンタクトマスクを用いてシリコン基板が露出されるコ
ンタクトホールを形成する段階と、コンタクトホールを
介して露出されたシリコン基板に接続される第３ポリシ
リコン層を全体構造の上部に蒸着し、その上部にＣＶＤ
酸化膜を蒸着した後、エッチング工程によってＣＶＤ酸
化膜をパターンニングする段階と、ＣＶＤ酸化膜のパタ
ーン外側から露出される第３ポリシリコン層と連結され
る第４ポリシリコン層を全体構造の上部に蒸着した後、
ＣＶＤ酸化膜のパターン端部付近の第４ポリシリコン層
上にフォトレジストのパターンを形成する段階と、フォ
トレジストのパターンをエッチングマスクとしたエッチ
ング工程によって第３及び第４ポリシリコン層，ＣＶＤ
酸化膜，第１誘電体膜の露出された部位を順次に除去し
た後、フォトレジストのパターンを除去する段階と、全
体構造の上部に第２誘電体膜及び第５ポリシリコン層を
順次に蒸着した後、第３及び第４ポリシリコン層のパタ
ーンの外側の第５ポリシリコン層と第２誘電体膜をエッ
チングし、第１ポリシリコン層が露出されるようにする
段階と、露出された第１ポリシリコン層と連結される第
６ポリシリコン層を全体構造の上部に蒸着する段階から
なることを特徴とする。
【０００８】また、本発明の第３実施例によるキャパシ
タ製造工程は、シリコン基板上に部分的に完成された素
子構造(partially completed device structure)を形成
した後、全体構造の上部に絶縁膜を蒸着し、絶縁膜の上
部に第１ポリシリコン層を蒸着する段階と、コンタクト
ホールが形成される部分の第１ポリシリコン層をエッチ
ングする段階と、全体構造の上部に第１誘電体膜及び第
２ポリシリコン層を順次に蒸着した後、電荷貯蔵電極用
コンタクトマスクを用いてシリコン基板が露出されるコ
ンタクトホールを形成する段階と、コンタクトホールを
介して露出されたシリコン基板に接続される第３ポリシ
リコン層を全体構造の上部に蒸着し、その上部にＣＶＤ
酸化膜を蒸着した後、エッチング工程によってＣＶＤ酸
化膜をパターンニングする段階と、ＣＶＤ酸化膜のパタ
ーン外側から露出された第３ポリシリコン層と連結され
る第４ポリシリコン層を全体構造の上部に蒸着した後、
エッチング工程によって第１誘電体膜の一部を露出させ
つつＣＶＤ酸化膜のパターン側面に第４ポリシリコン層
からなったスペーサを形成する段階と、露出された第１
誘電体膜をエッチングし、第１ポリシリコン層を露出さ
せて、露出されたＣＶＤ酸化膜を除去する段階と、全体
構造の上部に第２誘電体膜及び第５ポリシリコン層を順
次に蒸着した後、第３及び第４ポリシリコン層のパター
ン外側の第５ポリシリコン層と第２誘電体膜をエッチン
グし、第１ポリシリコン層が露出されるようにする段階
と、露出された第１ポリシリコン層と連結される第６ポ
リシリコン層を全体構造の上部に蒸着する段階からなる
ことを特徴とする。
【０００９】
【作用】本発明に係る半導体素子のキャパシタ製造方法
は、上述の如く構成したので、第３ポリシリコン層と第
４ポリシリコン層が互いに連結され、キャパシタの電荷
貯蔵電極として作用する。また、第１誘電体膜と第２誘
電体膜が互いに連結され、キャパシタの誘電体膜として
作用する。また、第１ポリシリコン層と第６ポリシリコ
ン層が互いに連結され、キャパシタのプレート電極とし
て作用する。
【００１０】
【実施例】以下、添付した図面を参照しながら、本発明
を詳細に説明する。図１Ａ乃至図１Ｆは本発明の第１実
施例によるスタックキャパシタを製造する段階を示した
断面図である。
【００１１】図１Ａはシリコン基板１上に部分的に完成
された素子構造(partially completed device structur
e)を形成した後、全体構造の上部に絶縁膜８を蒸着し、
絶縁膜８の上部に第１ポリシリコン層９を蒸着した状態
が示される。
【００１２】本発明の実施例ではシリコン基板１上に部
分的に完成された素子構造としてトランジスタを形成し
た状態を示した。トランジスタはフィールド酸化膜２が
形成されたシリコン基板１上に積層されたゲート酸化膜
３とゲート電極４、ゲート電極４の両側面の下部のシリ
コン基板１に形成されたソースまたはドレイン電極用不
純物のイオン注入領域６から構成される。
【００１３】ゲート電極４の上部には酸化膜５が形成さ
れ、両側面にはスペーサ酸化膜７が形成され、ゲート電
極４を保護しつつ周辺素子と電気的に絶縁させる。
【００１４】第１ポリシリコン層９は不純物がドープ(d
ope)された状態であり、不純物がドープされた第１ポリ
シリコン層９は最終的に形成されるキャパシタでプレー
ト電極の下部層になる。絶縁膜８は窒化物を蒸着して形
成される。
【００１５】図１Ｂは第１ポリシリコン層９の上部に第
１フォトレジスト10を塗布した後、マスクを用いたリソ
グラフィ工程によってコンタクトホールが形成される部
分が露出されるようにフォトレジストパターンを形成
し、フォトレジストパターンを用いたポリシリコン層の
エッチング工程によって第１ポリシリコン層９をエッチ
ングした状態が示される。
【００１６】ポリシリコン層のエッチング工程は、エッ
チバイアス(Etch Bias) が生じるように第１ポリシリコ
ン層９をドライエッチングする。その時、絶縁膜８はエ
ッチング停止層の役割をする。
【００１７】図１Ｃは第１フォトレジスト10を除去した
後、全体構造の上部に第１誘電体膜11を形成し、第１誘
電体膜11の上部に第２ポリシリコン層12を蒸着し、第２
ポリシリコン層12の上部に第２フォトレジスト13を塗布
した後、電荷貯蔵電極用コンタクトマスクを用いたリソ
グラフィ工程によってフォトレジストパターンを形成
し、フォトレジストパターンを用いたエッチング工程に
よってシリコン基板１が露出されるコンタクトホール30
を形成した状態が示される。
【００１８】第２ポリシリコン層12は、第１誘電体膜11
が後続する工程時に発生され得る損傷から保護するため
に１００乃至５００Åの厚さで薄く蒸着する。さらに第
２ポリシリコン層12は不純物がドープされていない状態
である。
【００１９】一方、図１Ｂで、第１フォトレジスト10の
リソグラフィ工程時に用いるマスクの代わりに図１Ｃで
の電荷貯蔵電極用コンタクトマスクを用いることができ
る。
【００２０】図１Ｄは第２フォトレジスト13を除去した
後、全体構造の上部に第３ポリシリコン層14を蒸着し、
コンタクトホール30を介して露出されるシリコン基板１
に接続された第３ポリシリコン層14が予定された大きさ
で残っているようにマスクを用いたリソグラフィ工程及
びエッチング工程によって第３ポリシリコン層14をパタ
ーンニングし、全体構造の上部にＣＶＤ酸化膜15を蒸着
した後、パターンニングされた第３ポリシリコン層14上
部が露出されるようにリソグラフィ工程及び異方性エッ
チング工程によってＣＶＤ酸化膜15をエッチングし、全
体構造の上部に第４ポリシリコン層16を蒸着し、上部が
露出された第３ポリシリコン層14と連結されるように
し、パターンニングされた第３ポリシリコン層14の上部
側の第４ポリシリコン層16の表面部にできた凹部位で第
３フォトレジスト17を埋め込んだ状態が示される。
【００２１】第３ポリシリコン層14のパターンニングの
ためのエッチング工程時、第１誘電体膜11の一部が露出
されつつエッチング停止層の役割をする。凹部位はＳＯ
Ｇ(Spin On Glass) で埋め込むことができる。第３及び
第４ポリシリコン層14，16は不純物がドープされた状態
であり、不純物がドープされた第３及び第４ポリシリコ
ン層14，16は最終的に形成されるキャパシタで電荷貯蔵
電極になる。
【００２２】図１Ｅは、前記第３フォトレジスト17をエ
ッチングマスクとしたエッチング工程によって第４ポリ
シリコン層16，ＣＶＤ酸化膜15及び第１誘電体膜11の露
出された部位を順次に除去した後、第３フォトレジスト
17を除去し、全体構造の上部に第１誘電体膜11と連結さ
れる第２誘電体膜18を形成した後、第２誘電体膜18の上
部に第５ポリシリコン層19を蒸着し、第５ポリシリコン
層19の上部に第４フォトレジスト20を塗布した後、マス
クを用いたリソグラフィ工程によって第３及び第４ポリ
シリコン層14，16パターンが十分に覆われる第４フォト
レジスト20のパターンを残し、第４フォトレジスト20の
パターンを用いたエッチング工程によって第５ポリシリ
コン層19と第２誘電体膜18をエッチングし、第１ポリシ
リコン層９を露出した状態が示される。
【００２３】第５ポリシリコン層19は、第２誘電体膜18
が後続する工程の時、発生され得る損傷から保護するた
めに１００乃至５００Åの厚さで薄く蒸着する。さらに
第５ポリシリコン層19は不純物がドープされていない状
態である。ＣＶＤ酸化膜15は等方性エッチング工程によ
って除去する。
【００２４】図１Ｆは第４フォトレジスト20を除去した
後、全体構造の上部に第６ポリシリコン層21を蒸着し、
本発明のキャパシタを形成した状態が示される。第６ポ
リシリコン層21は不純物がドープされた状態であり、不
純物がドープされた第６ポリシリコン層21は最終的に形
成されるキャパシタでプレート電極の上部層になる。そ
して、第６ポリシリコン層21はプレート電極の下部層に
なる第１ポリシリコン層９と連結される。
【００２５】図２Ａ乃至図２Ｆは本発明の第２実施例に
よるスタックキャパシタを製造する段階を示した断面図
である。図２Ａはシリコン基板１の上に部分的に完成さ
れた素子構造(partially completed device structure)
を形成した後、全体構造の上部に絶縁膜８を蒸着し、絶
縁膜８の上部に第１ポリシリコン層109 を蒸着した状態
が示される。
【００２６】本発明の実施例ではシリコン基板１上に部
分的に完成された素子構造としてトランジスタを形成し
た状態を示した。トランジスタはフィールド酸化膜２が
形成されたシリコン基板１上に積層されたゲート酸化膜
３とゲート電極４、ゲート電極４の両側面の下部のシリ
コン基板１に形成されたソースまたはドレイン電極用不
純物のイオン注入領域６から構成される。
【００２７】ゲート電極４の上部には酸化膜５が形成さ
れ、両側面にはスペーサ酸化膜７が形成され、ゲート電
極４を保護しつつ周辺素子と電気的に絶縁させる。
【００２８】第１ポリシリコン層109 は不純物がドープ
された状態であり、不純物がドープされた第１ポリシリ
コン層109 は最終的に形成されるキャパシタでプレート
電極の下部層になる。絶縁膜８は窒化物を蒸着して形成
される。
【００２９】図２Ｂは第１ポリシリコン層109 の上部に
第１フォトレジスト110 を塗布した後、マスクを用いた
リソグラフィ工程によってコンタクトホールが形成され
る部分が露出されるようにフォトレジストパターンを形
成し、フォトレジストパターンを用いたポリシリコン層
のエッチング工程によって第１ポリシリコン層109 をエ
ッチングした状態が示される。
【００３０】ポリシリコン層のエッチング工程は、エッ
チバイアス(Etch Bias) が生じるように第１ポリシリコ
ン層109 をドライエッチングする。その時、絶縁膜８は
エッチング停止層の役割をする。
【００３１】図２Ｃは第１フォトレジスト110 を除去し
た後、全体構造の上部に第１誘電体膜111 を形成し、第
１誘電体膜111 の上部に第２ポリシリコン層112 を蒸着
し、第２ポリシリコン層112 の上部に第２フォトレジス
ト113 を塗布した後、電荷貯蔵電極用コンタクトマスク
を用いたリソグラフィ工程によってフォトレジストパタ
ーンを形成し、フォトレジストパターンを用いたエッチ
ング工程によってシリコン基板１が露出されるコンタク
トホール130 を形成した状態が示される。
【００３２】第２ポリシリコン層112 は、第１誘電体膜
111 が後続する工程の時、発生され得る損傷から保護す
るために１００乃至５００Åの厚さで薄く蒸着する。さ
らに第２ポリシリコン層112 は不純物がドープされてい
ない状態である。
【００３３】一方、図２Ｂで、第１フォトレジスト110
のリソグラフィ工程の時に用いるマスクの代わりに図２
Ｃでの電荷貯蔵電極用コンタクトマスクを用いることが
できる。
【００３４】図２Ｄは第２フォトレジスト113 を除去し
た後、全体構造の上部に第３ポリシリコン層114 を蒸着
し、第３ポリシリコン層114 の上部にＣＶＤ酸化膜115
を蒸着し、コンタクトホール130 の上部側にＣＶＤ酸化
膜115 が予定された大きさで残っているようにマスクを
用いたリソグラフィ工程及び異方性エッチング工程によ
ってＣＶＤ酸化膜115 をパターンニングし、続いて第３
ポリシリコン層114 が約５０乃至５００Åの厚さで残る
時までエッチングし、全体構造の上部に第４ポリシリコ
ン層116 を蒸着し、ＣＶＤ酸化膜115 のパターン外側で
露出される第３ポリシリコン層114 と連結されるように
し、ＣＶＤ酸化膜115 のパターン端部付近の第４ポリシ
リコン層116 上に第３フォトレジスト117 パターンが形
成された状態が示される。
【００３５】第３及び第４ポリシリコン層114 ，116
は、不純物がドープされた状態であり、不純物がドープ
された第３及び第４ポリシリコン層114 ，116 は最終的
に形成されるキャパシタで電荷貯蔵電極になる。
【００３６】図２Ｅは前記第３フォトレジスト117 をエ
ッチングマスクとしたエッチング工程によって第３及び
第４ポリシリコン層114 ，116 、ＣＶＤ酸化膜115 、第
１誘電体膜111 の露出された部位を順次に除去した後、
第３フォトレジスト117 を除去し、全体構造の上部に第
１誘電体膜111 と連結される第２誘電体膜118 を形成し
た後、第２誘電体膜118 の上部に第５ポリシリコン層11
9 を蒸着し、第５ポリシリコン層119 の上部に第４フォ
トレジスト120 を塗布した後マスクを用いたリソグラフ
ィ工程によって第３及び第４ポリシリコン層114 ，116
パターンが十分に覆われる第４フォトレジスト120 のパ
ターンを残し、第４フォトレジスト120のパターンを用
いたエッチング工程によって第５ポリシリコン層119 と
第２誘電体膜118 をエッチングし、第１ポリシリコン層
109 を露出した状態が示される。
【００３７】第５ポリシリコン層119 は第２誘電体膜11
8 が後続する工程時、発生され得る損傷から保護するた
め、１００乃至５００Åの厚さで薄く蒸着する。さらに
第５ポリシリコン層119 は不純物がドープされていない
状態である。
【００３８】第３及び第４ポリシリコン層114 ，116 は
第１誘電体膜111 をエッチング停止層とし、下部の第１
ポリシリコン層109 がエッチング損傷しないように異方
性エッチング工程によって除去し、ＣＶＤ酸化膜115 は
等方性エッチング工程によって除去する。
【００３９】図２Ｆは第４フォトレジスト120 を除去し
た後、全体構造の上部に第６ポリシリコン層121 を蒸着
し、本発明のキャパシタを形成した状態が示される。
【００４０】第６ポリシリコン層121 は不純物がドープ
された状態であり、不純物がドープされた第６ポリシリ
コン層121 は最終的に形成されるキャパシタでプレート
電極の上部層になる。さらに、第６ポリシリコン層121
はプレート電極の下部層になる第１ポリシリコン層109
と連結される。
【００４１】図３Ａ乃至図３Ｇは本発明の第３実施例に
よるスタックキャパシタを製造する段階を示した断面図
である。図３Ａはシリコン基板１の上に部分的に完成さ
れた素子構造（partially completed device structur
e）を形成した後、全体構造の上部に絶縁膜８を蒸着
し、絶縁膜８の上部に第１ポリシリコン層209 を蒸着す
る段階が示される。
【００４２】本発明の実施例ではシリコン基板１上に部
分的に完成された素子構造としてトランジスタを形成し
た状態を示した。トランジスタはフォールド酸化膜２が
形成されたシリコン基板１上に積層されたゲート酸化膜
３とゲート電極４、さらにゲート電極４の両側面下部の
シリコン基板１に形成されたソースまたはドレイン電極
用不純物のイオン注入領域６から構成される。
【００４３】ゲート電極４の上部には酸化膜５が形成さ
れ、両側面にはスペーサ酸化膜７が形成され、ゲート電
極４を保護しつつ周辺素子と電気的に絶縁させる。
【００４４】第１ポリシリコン層209 は不純物がドープ
された状態であり、不純物がドープされた第１ポリシリ
コン層209 は最終的に形成されるキャパシタでプレート
電極の下部層になる。絶縁膜８は窒化物を蒸着し形成さ
れている。
【００４５】図３Ｂは第１ポリシリコン層209 の上部に
第１フォトレジスト210 を塗布した後、マスクを用いた
リソグラフィ工程によって、コンタクトホールが形成さ
れる部分が露出するようにフォトレジストパターンを形
成し、フォトレジストパターンを用いたポリシリコン層
のエッチング工程によって第１ポリシリコン層209 をエ
ッチングした状態が示される。
【００４６】ポリシリコン層のエッチング工程はエッチ
バイアス（Etch Bias ）が生じるように第１ポリシリコ
ン層209 をドライエッチングする。その時、絶縁膜８は
エッチング停止層の役割をする。
【００４７】図３Ｃは第１フォトレジスト210 を除去し
た後、全体構造の上部に第１誘電体膜211 を形成し、第
１誘電体膜211 の上部に第２ポリシリコン層212 を蒸着
し、第２ポリシリコン層212 の上部に第１フォトレジス
ト213 を塗布した後、電荷貯蔵電極用コンタクトマスク
を用いたリソグラフィ工程によってフォトレジストのパ
ターンを形成し、フォトレジストのパターンを用いたエ
ッチング工程によってシリコン基板１が露出するコンタ
クトホール230 を形成した状態が示される。
【００４８】第２ポリシリコン層212 は第１誘電体膜21
1 が後続する工程時に発生し得る損傷から保護するため
に１００乃至５００Åの厚さで薄く蒸着する。さらに第
２ポリシリコン層212 は不純物がドープされていない状
態である。
【００４９】一方、図３Ｂで第１フォトレジスト210 の
リソグラフィ工程時用いるマスクの代わりに図３Ｃでの
電荷貯蔵電極コンタクトマスクを用いることができる。
【００５０】図３Ｄは第２フォトレジスト213 を除去し
た後、全体構造の上部に第３ポリシリコン層214 を蒸着
し、第３ポリシリコン層214 の上部にＣＶＤ酸化膜215
を蒸着し、コンタクトホール230 の上部側にＣＶＤ酸化
膜215 が予定された大きさで残っているようにマスクを
用いたリソグラフィ工程及び異方性エッチング工程によ
ってＣＶＤ酸化膜215 をパターンニングし、続いて第３
ポリシリコン層214 が約５０乃至５００Åの厚さで残る
時までエッチングした状態が示される。
【００５１】図３Ｅは全体構造の上部に第４ポリシリコ
ン層216 を蒸着し、ＣＶＤ酸化膜215 のパターン外側で
露出される第３ポリシリコン層214 と連結できるように
し、第４及び第３ポリシリコン層216 ，214 をブランケ
ット（blanket ）エッチング工程によってエッチングし
ＣＶＤ酸化膜215 のパターン側面に第４ポリシリコン層
216 からなったスペーサを形成しつつ第３ポリシリコン
層214 をパターニングし、第１誘電体膜211 の露出した
部分をエッチングして第１ポリシリコン層209を露出さ
せ、その後、等方性エッチング工程によってＣＶＤ酸化
膜215 を除去した状態を示したものである。
【００５２】第３および第４ポリシリコン層214 、216
は第１誘電体膜211 をエッチング停止層として下部の第
１ポリシリコン層209 がエッチング損傷されないように
除去し、ＣＶＤ酸化膜215 は等方性エッチングにより除
去する。第３及び第４ポリシリコン層214 ，216 は不純
物がドープされた状態であり、不純物がドープされた第
３及び第４ポリシリコン層214 ，216 は最終的に形成さ
れたキャパシタで電荷貯蔵電極となる。
【００５３】図３Ｆは全体構造の上部に第１誘電体膜21
1 と連結される第２誘電体膜218 を形成した後、第２誘
電体膜218 の上部に第５ポリシリコン層219 を蒸着し、
第５ポリシリコン層219 の上部に第３フォトレジスト22
0 を塗布した後、マスクを用いたリソグラフィ工程によ
って第３及び第４ポリシリコン層214 ，216 パターンが
十分に覆われる第３フォトレジスト220 のパターンを残
し、第３フォトレジスト220 パターンを用いたエッチン
グ工程によって第５ポリシリコン層219 と第２誘電体膜
218 をエッチングして第１ポリシリコン層209 を露出し
た状態が示される。
【００５４】第５ポリシリコン層219 は第２誘電体膜21
8 が後続する工程時、発生し得る損傷から保護するため
に１００乃至５００Åの厚さで薄く蒸着する。さらに第
５ポリシリコン層219 は不純物がドープされていない状
態である。
【００５５】図３Ｇは第３フォトレジスト220 を除去し
た後、全体構造の上部に第６ポリシリコン層221 を蒸着
し、本発明のキャパシタを形成した状態を示す。第６ポ
リシリコン層221 は不純物がドープされた状態であり、
不純物がドープされた第６ポリシリコン層221 は最終的
に形成されるキャパシタでプレート電極の上部層にな
る。そして、第６ポリシリコン層221 はプレート電極の
下部層になる第１ポリシリコン層209 と連結される。
【００５６】
【発明の効果】前述のように本発明はキャパシタの電荷
貯蔵電極の下部にも誘電体膜及びプレート電極を形成す
ることによって、キャパシタのキャパシタンスを増加さ
せることができる。
【図面の簡単な説明】
【図１】第１実施例によるスタックキャパシタを製造す
る段階を示した断面図である。
【図２】第２実施例によるスタックキャパシタを製造す
る段階を示した断面図である。
【図３】第３実施例によるスタックキャパシタを製造す
る段階を示した断面図である。
【符号の説明】
１：シリコン基板 ２：フィールド酸
化膜 ３：ゲート酸化膜 ４：ゲート電極 ５：酸化膜 ６：不純物のイオ
ン注入領域 ７：スペーサ酸化膜 ８：絶縁膜 ９，109 ，209 ：第１ポリシリコン層 10，110 ，210 ：第１フォトレジスト 11，111 ，211 ：第１誘電体膜 12，112 ，212 ：第２ポリシリコン層 13，113 ，213 ：第２フォトレジスト 14，114 ，214 ：第３ポリシリコン層 15，115 ，215 ：ＣＶＤ酸化膜 16，116 ，216 ：第４ポリシリコン層 17，117 ，220 ：第３フォトレジスト 18，118 ，218 ：第２誘電体膜 19，119 ，219 ：第５ポリシリコン層 20，120 ：第４フォトレジスト 21，121 ，221 ：第６ポリシリコン層 30，130 ，230 ：コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子のキャパシタ製造方法におい
    て、シリコン基板上に部分的に完成された素子構造を形
    成した後、全体構造の上部に絶縁膜を蒸着し、前記絶縁
    膜の上部に第１ポリシリコン層を蒸着する段階と、コン
    タクトホールが形成される部分の前記第１ポリシリコン
    層をエッチングする段階と、全体構造の上部に第１誘電
    体膜及び第２ポリシリコン層を順次に蒸着した後、電荷
    貯蔵電極用コンタクトマスクを用いて前記シリコン基板
    が露出されるようにコンタクトホールを形成する段階
    と、前記コンタクトホールを介して露出されたシリコン
    基板に接続される第３ポリシリコン層を全体構造上部に
    蒸着した後、エッチング工程によって前記第３ポリシリ
    コン層をパターンニングする段階と、全体構造の上部に
    ＣＶＤ酸化膜を蒸着した後、前記パターンニングされた
    第３ポリシリコン層の上部が露出されるように前記ＣＶ
    Ｄ酸化膜をエッチングする段階と、前記パターンニング
    された第３ポリシリコン層と連結される第４ポリシリコ
    ン層を全体構造の上部に蒸着した後、前記パターンニン
    グされた第３ポリシリコン層の上部側の前記第４ポリシ
    リコン層の表面部にできた凹部をフォトレジストで埋め
    込む段階と、前記フォトレジストをエッチングマスクと
    したエッチング工程によって前記第４ポリシリコン層，
    ＣＶＤ酸化膜及び第１誘電体膜の露出された部位を順次
    に除去した後、前記フォトレジストを除去する段階と、
    全体構造の上部に第２誘電体膜及び第５ポリシリコン層
    を順次蒸着した後、前記第３及び第４ポリシリコン層の
    パターン外側の前記第５ポリシリコン層と前記第２誘電
    体膜をエッチングし、前記第１ポリシリコン層が露出さ
    れるようにする段階と、前記露出された第１ポリシリコ
    ン層と連結される第６ポリシリコン層を全体構造の上部
    に蒸着する段階からなることを特徴とする半導体素子の
    キャパシタ製造方法。
  2. 【請求項２】 第１請求項において、前記絶縁膜は窒化
    物を蒸着し形成することを特徴とする半導体素子のキャ
    パシタ製造方法。
  3. 【請求項３】 第１または第２請求項において、前記絶
    縁膜は前記第１ポリシリコン層のエッチング工程時、エ
    ッチング停止層であることを特徴とする半導体素子のキ
    ャパシタ製造方法。
  4. 【請求項４】 第１請求項において、前記第１ポリシリ
    コン層のエッチング工程はエッチバイアスが生じるよう
    にドライエッチングすることを特徴とする半導体素子の
    キャパシタ製造方法。
  5. 【請求項５】 第１または第４請求項において、前記第
    １ポリシリコン層のエッチング工程は前記コンタクトホ
    ールを形成するための電荷貯蔵電極用コンタクトマスク
    を用いてリソグラフィ工程とエッチング工程から第１ポ
    リシリコン層をエッチングすることを特徴とする半導体
    素子のキャパシタ製造方法。
  6. 【請求項６】 第１請求項において、前記第１誘電体膜
    は前記第３ポリシリコン層のパターンニングのためのエ
    ッチング工程時、エッチング停止層であることを特徴と
    する半導体素子のキャパシタ製造方法。
  7. 【請求項７】 第１請求項において、前記パターンニン
    グされた第３ポリシリコン層の上部を露出するためのエ
    ッチング工程時、前記ＣＶＤ酸化膜は異方性のエッチン
    グ工程によってエッチングすることを特徴とする半導体
    素子のキャパシタ製造方法。
  8. 【請求項８】 第１請求項において、前記フォトレジス
    トをエッチングマスクとしたエッチング工程時、前記Ｃ
    ＶＤ酸化膜は等方性エッチング工程によって除去される
    ことを特徴とする半導体素子のキャパシタ製造方法。
  9. 【請求項９】 第１請求項において、前記第２及び第５
    ポリシリコン層は前記第１及び第２誘電体膜が後続する
    工程時に発生され得る損傷から保護するために１００乃
    至５００Åの厚さで薄く蒸着することを特徴とする半導
    体素子のキャパシタ製造方法。
  10. 【請求項１０】 第１または第９請求項において、前記
    第２及び第５ポリシリコン層は不純物がドープされない
    ことを特徴とする半導体素子のキャパシタ製造方法。
  11. 【請求項１１】 第１請求項において、前記第３ポリシ
    リコン層と第４ポリシリコン層は互いに連結されキャパ
    シタの電荷貯蔵電極を形成し、前記第１誘電体膜と第２
    誘電体膜は互いに連結されキャパシタの誘電体膜を形成
    し、前記第１ポリシリコン層と第６ポリシリコン層は互
    いに連結されキャパシタのプレート電極を形成すること
    を特徴とする半導体素子のキャパシタ製造方法。
  12. 【請求項１２】 第１請求項において、前記第１，第
    ３，第４及び第６ポリシリコン層は不純物がドープされ
    たことを特徴とする半導体素子のキャパシタ製造方法。
  13. 【請求項１３】 半導体素子のキャパシタ製造方法にお
    いて、シリコン基板上に部分的に完成された素子構造を
    形成した後、全体構造の上部に絶縁膜を蒸着し、前記絶
    縁膜の上部に第１ポリシリコン層を蒸着する段階と、コ
    ンタクトホールが形成される部分の前記第１ポリシリコ
    ン層をエッチングする段階と、全体構造の上部に第１誘
    電体膜及び第２ポリシリコン層を順次に蒸着した後、電
    荷貯蔵電極用コンタクトマスクを用いて前記シリコン基
    板が露出されるようにコンタクトホールを形成する段階
    と、前記コンタクトホールを介して露出されたシリコン
    基板に接続される第３ポリシリコン層を全体構造の上部
    に蒸着し、その上部にＣＶＤ酸化膜を蒸着した後、エッ
    チング工程で前記ＣＶＤ酸化膜をパターンニングする段
    階と、前記ＣＶＤ酸化膜のパターン外側で露出された前
    記第３ポリシリコン層と連結される第４ポリシリコン層
    を全体構造の上部に蒸着した後、前記ＣＶＤ酸化膜のパ
    ターン端部付近の前記第４ポリシリコン層上にフォトレ
    ジストのパターンを形成する段階と、前記フォトレジス
    トのパターンをエッチングマスクとしたエッチング工程
    によって前記第３及び第４ポリシリコン層，ＣＶＤ酸化
    膜，第１誘電体膜の露出された部位を順次に除去した
    後、前記フォトレジストのパターンを除去する段階と、
    全体構造の上部に第２誘電体膜及び第５ポリシリコン層
    を順次蒸着した後、前記第３及び第４ポリシリコン層の
    パターン外側の前記第５ポリシリコン層と前記第２誘電
    体膜をエッチングし、前記第１ポリシリコン層が露出さ
    れるようにする段階と、前記露出された第１ポリシリコ
    ン層と連結される第６ポリシリコン層を全体構造の上部
    に蒸着する段階からなることを特徴とする半導体素子の
    キャパシタ製造方法。
  14. 【請求項１４】 第１３請求項において、前記絶縁膜は
    窒化物を蒸着し形成されることを特徴とする半導体素子
    のキャパシタ製造方法。
  15. 【請求項１５】 第１３または第１４請求項において、
    前記絶縁膜は、前記第１ポリシリコン層のエッチング工
    程時、エッチング停止層であることを特徴とする半導体
    素子のキャパシタ製造方法。
  16. 【請求項１６】 第１３請求項において、前記第１ポリ
    シリコン層のエッチング工程は、エッチバイアスが生じ
    るようにドライエッチングすることを特徴とする半導体
    素子のキャパシタ製造方法。
  17. 【請求項１７】 第１３または第１６請求項において、
    前記第１ポリシリコン層のエッチング工程は、前記コン
    タクトホールを形成するための電荷貯蔵電極用コンタク
    トマスクを用いてリソグラフィ工程とエッチング工程に
    よって第１ポリシリコン層をエッチングすることを特徴
    とする半導体素子のキャパシタ製造方法。
  18. 【請求項１８】 第１３請求項において、前記ＣＶＤ酸
    化膜をパターンニングするためのエッチング工程時、前
    記ＣＶＤ酸化膜は異方性エッチング工程によってエッチ
    ングすることを特徴とする半導体素子のキャパシタ製造
    方法。
  19. 【請求項１９】 第１３請求項において、前記ＣＶＤ酸
    化膜をパターンニングするためのエッチング工程によっ
    て露出される第３ポリシリコン層を５０乃至５００Åの
    厚さが残る時までエッチングし、その後、前記第４ポリ
    シリコン層の蒸着工程を実施する段階を含むことを特徴
    とする半導体素子のキャパシタ製造方法。
  20. 【請求項２０】 第１３請求項において、前記フォトレ
    ジストをエッチングマスクとしたエッチング工程時、前
    記第３及び第４ポリシリコン層は異方性エッチング工程
    によって除去し、前記ＣＶＤ酸化膜は等方性エッチング
    工程によって除去することを特徴とする半導体素子のキ
    ャパシタ製造方法。
  21. 【請求項２１】 第１３または第２０請求項において、
    前記第１誘電体膜は、前記フォトレジストをエッチング
    マスクとしたエッチング工程時、エッチング停止層であ
    ることを特徴とする半導体素子のキャパシタ製造方法。
  22. 【請求項２２】 第１３請求項において、前記第２及び
    第５ポリシリコン層は、前記第１及び第２誘電体膜が後
    続する工程時に発生され得る損傷から保護するために１
    ００乃至５００Åの厚さで薄く蒸着することを特徴とす
    る半導体素子のキャパシタ製造方法。
  23. 【請求項２３】 第１３または第２０請求項において、
    前記第２及び第５ポリシリコン層は不純物がドープされ
    ていないことを特徴とする半導体素子のキャパシタ製造
    方法。
  24. 【請求項２４】 第１３請求項において、前記第３ポリ
    シリコン層と第４ポリシリコン層は互いに連結され、キ
    ャパシタの電荷貯蔵電極を形成し、前記第１誘電体膜と
    第２誘電体膜は互いに連結され、キャパシタの誘電体膜
    を形成し、前記第１ポリシリコン層と第６ポリシリコン
    層は互いに連結され、キャパシタのプレート電極を形成
    することを特徴とする半導体素子のキャパシタ製造方
    法。
  25. 【請求項２５】 第１３請求項において、前記第１，第
    ３，第４及び第６ポリシリコン層は、不純物がドープさ
    れたことを特徴とする半導体素子のキャパシタ製造方
    法。
  26. 【請求項２６】 半導体素子のキャパシタ製造方法にお
    いて、シリコン基板上に部分的に完成された素子構造を
    形成した後、全体構造の上部に絶縁膜を蒸着し、前記絶
    縁膜の上部に第１ポリシリコン層を蒸着する段階と、コ
    ンタクトホールが形成される部分の前記第１ポリシリコ
    ン層をエッチングする段階と、全体構造の上部に第１誘
    電体膜及び第２ポリシリコン層を順次に蒸着した後、電
    荷貯蔵電極用コンタクトマスクを用いて前記シリコン基
    板が露出されるようにコンタクトホールを形成する段階
    と、前記コンタクトホールを介して露出されたシリコン
    基板に接続される第３ポリシリコン層を全体構造の上部
    に蒸着し、その上部にＣＶＤ酸化膜を蒸着した後、エッ
    チング工程によって前記ＣＶＤ酸化膜をパターンニング
    する段階と、前記ＣＶＤ酸化膜のパターン外側から露出
    された前記第３ポリシリコン層と連結される第４ポリシ
    リコン層を全体構造の上部に蒸着した後、エッチング工
    程で前記第１誘電体膜を一部露出しつつ前記ＣＶＤ酸化
    膜のパターンの側面に第４ポリシリコン層からなったス
    ペーサを形成する段階と、前記露出された第１誘電体膜
    をエッチングして前記第１ポリシリコン層を一部露出し
    た後、前記ＣＶＤ酸化膜をエッチング工程によって除去
    する段階と、全体構造の上部に第２誘電体膜及び第５ポ
    リシリコン層を順次に蒸着した後、前記第３及び第４ポ
    リシリコン層のパターンの外側の前記第５ポリシリコン
    層と前記第２誘電体膜をエッチングし、前記第１ポリシ
    リコン層が露出されるようにする段階と、前記露出され
    た第１ポリシリコン層と連結される第６ポリシリコン層
    を全体構造の上部に蒸着する段階からなることを特徴と
    する半導体素子のキャパシタ製造方法。
  27. 【請求項２７】 第２６請求項において、前記絶縁膜
    は、窒化物を蒸着し形成することを特徴とする半導体素
    子のキャパシタ製造方法。
  28. 【請求項２８】 第２６または第２７請求項において、
    前記絶縁膜は、前記第１ポリシリコン層のエッチング工
    程時、エッチング停止層であることを特徴とする半導体
    素子のキャパシタ製造方法。
  29. 【請求項２９】 第２６請求項において、前記第１ポリ
    シリコン層のエッチング工程は、エッチバイアスが生じ
    るようにドライエッチングすることを特徴とする半導体
    素子のキャパシタ製造方法。
  30. 【請求項３０】 第２６または第２９請求項において、
    前記第１ポリシリコン層のエッチング工程は、前記コン
    タクトホールを形成するための電荷貯蔵電極用コンタク
    トマスクを用いてリソグラフィ工程とエッチング工程に
    よって、第１ポリシリコン層をエッチングすることを特
    徴とする半導体素子のキャパシタ製造方法。
  31. 【請求項３１】 第２６請求項において、前記ＣＶＤ酸
    化膜をパターンニングするためのエッチング工程時、前
    記ＣＶＤ酸化膜は異方性エッチング工程によってエッチ
    ングすることを特徴とする半導体素子のキャパシタ製造
    方法。
  32. 【請求項３２】 第２６請求項において、前記ＣＶＤ酸
    化膜をパターンニングするためのエッチング工程によっ
    て露出される第３ポリシリコン層を５０乃至５００Åの
    厚さが残る時までエッチングし、その後、前記第４ポリ
    シリコン層の蒸着工程を実施する段階を含むことを特徴
    とする半導体素子のキャパシタ製造方法。
  33. 【請求項３３】 第２６請求項において、前記第４ポリ
    シリコン層からなったスペーサは、ブランケットのエッ
    チング工程によって形成することを特徴とする半導体素
    子のキャパシタ製造方法。
  34. 【請求項３４】 第３３請求項において、前記第４ポリ
    シリコン層からなったスペーサを形成するためのブラン
    ケットエッチング工程は、第３ポリシリコン層がエッチ
    ングされパターンニングされる時まで実施することを特
    徴とする半導体素子のキャパシタ製造方法。
  35. 【請求項３５】 第３３または第３４請求項において、
    前記ブランケットエッチング工程時、前記第１誘電体膜
    はエッチング停止層であることを特徴とする半導体素子
    のキャパシタ製造方法。
  36. 【請求項３６】 第２６請求項において、前記ＣＶＤ酸
    化膜を除去するためのエッチング工程時、前記ＣＶＤ酸
    化膜は等方性エッチング工程によって除去することを特
    徴とする半導体素子のキャパシタ製造方法。
  37. 【請求項３７】 第２６請求項において、前記第２及び
    第５ポリシリコン層は、前記第１及び第２誘電体膜が後
    続する工程時に発生され得る損傷から保護するために１
    ００乃至５００Åの厚さで薄く蒸着することを特徴とす
    る半導体素子のキャパシタ製造方法。
  38. 【請求項３８】 第２６または第３７請求項において、
    前記第２及び第５ポリシリコン層は、不純物がドープさ
    れないことを特徴とする半導体素子のキャパシタ製造方
    法。
  39. 【請求項３９】 第２６請求項において、前記第３ポリ
    シリコン層と第４ポリシリコン層は互いに連結され、キ
    ャパシタの電荷貯蔵電極を形成し、前記第１誘電体膜と
    第２誘電体膜は互いに連結され、キャパシタの誘電体膜
    を形成し、前記第１ポリシリコン層と第６ポリシリコン
    層は互いに連結され、キャパシタのプレート電極を形成
    することを特徴とする半導体素子のキャパシタ製造方
    法。
  40. 【請求項４０】 第２６請求項において、前記第１，第
    ３，第４及び第６ポリシリコン層は、不純物がドープさ
    れることを特徴とする半導体素子のキャパシタ製造方
    法。
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