KR0130543B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 캐패시터의 저하저장전극의 하부에도 유전체막 및 플레이트 전극을 형성하므로써 증대된 축적용량을 갖는 초고집적 스택형 캐패시터를 제조하는 방법에 관해 기술된다.

Description

반도체 소자의 캐패시터 제조방법

제1a도 내지 제1g도는 본 발명에 의한 스택형 캐패시터를 제조하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 필드 산화막

3 : 게이트 산화막 4 : 게이트 전극

5 : 절연막 6 : 불순물 영역

7 : 스페이서 산화막 8 : 질화막

9 : 제1폴리실리콘 10 : 제1감광막

11 : 제1유전체막 12 : 제2폴리실리콘

13 : 제2감광막 14 : 제3폴리실리콘

15 : CVD산화막 16 : 제4폴리실리콘

17 : 제2유전체막 18 : 제5폴리실리콘

19 : 제3감광막 20 : 제6폴리실리콘

30 : 콘택홀

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터의 저하저장전극의 하부에도 유전체막 및 플레이트 전극을 형성하므로써 증대된 축적용량을 갖는 초고집적 스택형 캐패시터를 제조하는 방법에 관한 것이다. 종래의 스택형 캐패시터는 전하저장전극의 상부 및 측면에만 유전체막을 형성한 다음, 그 상부에 플레이트 전극을 형성하는데, 이러한 구조는 제한된 단위 셀 영역내에서 원하는 축적용량을 얻기 위하여 높이를 높여야 하고 후속공정의 배선형성시 단차에 따른 문제가 유발된다. 따라서, 본 발명은 상기한 문제점을 해결하면서 증대된 축적용량을 갖는 초고집적 스택 캐패시터를 제조하는 방법을 제공함에 그 목적이 있다. 이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 제1a도 내지 제1g도는 본 발명에 의한 스택형 캐패시터를 제조하는 단계를 도시한 단면도로서, 제1a도는 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 절연막(5), 불순물 영역(6) 및 스레이서 산화막(7)을 순차적으로 형성하여 소정의 트랜지스 터를 구성한다음, 전체구조 상부에 질화막(8) 및 도핑된 제1 폴리실리콘(9)을 연속적으로 형성한 상태를 도시한 것이다. 제1b 도는 소정의 패턴을 갖는 제 1 감광막(10)을 형성한 후에 일정한 에치 바이어스(Etch Bias)가 생기도록 제1 폴리실리콘막(9)을 건식식각한 상태를 도시한 것이다. 제1c 도는 상기 제1 감광막(10)을 제거한 후, 전체구조 상부에 제 1유전체막(11) 및 제2 폴리실리콘막(12)을 소정의 두께로 형성한 다음, 전하저장전극용 콘택마스크를 사용해 패턴화된 제2감광막(13) 형성하여 콘택홀(30)을 형성한 상태를 도시한 것이다. 제1d도는 상기 패턴화된 제 2감광막(13)을 제거한 후, 도핑된 제3 폴리실리콘(14) 및 평탄화된 CVD 산화막(15)을 형성한 다음 사진식각 법으로 상기 CVD 산화막(15)을 제거하고, 그 하부의 제3폴리실리콘(14)이 약 50∼500Å 정도 남도록 과소 식각한 상태를 도시한 것으로, 이때 제3 폴리실리콘(14)의 도핑시에 제2 폴리실리콘(12)도 동시에 도핑되도록 한다. 제1e도는 전체구조 상부에 도핑된 제4 폴리실리콘(16)을 증착하고 블랭켓(Blanket)과도식각하여 측벽에 스페이서를 형성하되, 하부의 제1 폴리실리콘(9)이 노출될 때까지 식각하고, 이후 습식각법으로 상기 CVD산화막(15)을 제거한 상태를 도시한 것이다. 제1f도는 전체구조 상부에 제2 유전체막(17) 및 제5 폴리실리콘(18)을 소정두께로 형성한 후 소정패턴을 갖는 제 3감광막(19)을 형성하여 이를 이용한 이방성 식각으로 제1 폴리실리콘(9)을 노출한 상태를 도시한 것이다. 제1g 도는 상기 제 3감광막(19)을 제거한 후, 도핑된 제 6 폴리실리콘(20)을 형성하여 소정의 캐패시터를 구성한 상태를 도시한 것이다.

본 발명에 의하면, 제3 및 4 폴리실리콘(14, 16)은 전하저장전극용이며, 제1 및 6폴리실리콘(9, 20)은 플레이트 전극용이다. 그리고 제 2 및 5 폴리실리콘(12, 18)은 불순물이 도핑된 또는 도핑되지 않은 것으로 그 두께는 100∼500Å이며, 이는 하부층인 유전체막(11, 17)의 식각보호층으로 작용한다. 전하저장전극용으로서의 제3 및 4 폴리실리콘(14, 16)으로 스택형 구조를 형성하며, 제1 및 2 유전체막(11, 17)과 플레이트 전극용으로서의 제1 및 6 폴리실리콘(9, 20)으로 상기 전하저정전극 상하부에 유전체막과 플레이트 전극을 형성하여 증대된 축적용량을 확보한다.

상술한 바와같이 캐패시터의 전하저장전극의 하부에도 유전체막 및 플레이트 전극을 형성하므로써, 캐패시터의 축적용량을 증대시켜 소자의 특성 및 단차축소로 신뢰성을 향상시킬 수 있다.

Claims (2)

1. 반도체 소자의 캐패시터 제조방법에 있어서, 실리콘 기판상에 필드 산화막, 게이트 산화막, 게이트 전극, 절연막, 불순물 영역 및 스페이서 산화막을 순차적으로 형성하여 소정의 트랜지스터를 구성한 다음, 전체구조 상부에 질화막 및 도핑된 제1 폴리실리콘을 형성하는 단계와, 상기 단계로부터 소정의 패턴을 갖는 제1 감광막을 형성한 후에 일정한 에치 바이어스가 생기도록 제1 폴리실리콘막을 건식식각하는 단계와, 상기 단계로부터 제1 감광막을 제거한 후, 전체구조 상부에 제1 유전체막 및 제 2폴리실리콘막을 소정의 두께로 형성한 다음, 전하저장전극용 콘택마스크를 사용해 패턴화된 제2감광막 형성하여 콘택홀을 형성하는 단계와, 상기 단계로부터 패턴화된 제2감광막을 제거한 후, 도핑된 제3폴리실리콘 및 평탄화된 CVD산화막을 형성한 다음 사진식각법으로 상기 CVD 산화막 일부분을 제거하고, 그 하부의 제 3 폴리실리콘이 50∼500Å정도 남도록 과소 식각하는 단계와, 상기 단계로부터 전체구조 상부에 도핑된 제4 폴리실리콘을 증착하고 블랭켓 과도식각하여 측벽에 스페이서를 형성하되, 하부의 제1 폴리실리콘이 노출될때가지 식각하고, 이후 습식식각법으로 상기 CVD산화막을 제거하는 단계와, 상기 단계로부터 전체구조 상부에 제2유전체막 및 제5폴리실리콘을 소정두께로 형성한 후 소정패턴을 갖는 제 3감광막을 형성하여 이를 이용한 이방성 식각으로 제1폴리실리콘을 노출시키는 단계와, 상기 단계로부터 제3감광막을 제거한 후 도핑된 제6 폴리실리콘을 형성하는 단계로 이루어져, 상기 제 3 및 4 폴리 실리콘을 캐패시터의 전하저장전극으로, 상기 제1 및 2 유전체막을 캐패시터의 유전체막으로, 상기 제1 및 6 폴리실리콘을 캐패시터의 플레이트전극으로 구성하여 캐패시터의 축적용량을 증대시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제2 및 5 폴리실리콘을 하부층인 유전체막의 식각보호층으로 100∼500Å두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.