KR930009585B1 - 커패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 커패시터의 구조를 나타낸 단면도.
제 2 도는 본 발명 커패시터의 구조를 나타낸 단면도.
제 3 도는 본 발명의 공정단면도.
제 4 도는 본 발명의 다른 실시예를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 필드산화막
23 : 게이트산화막 24 : 게이트
25 : 게이트 보호절연막 26 : 측벽절연막
27 : 소오스 및 드레인 28 : 제 1 스토리지노드
29 : 제 1 유전막 30 : 공통플레이트 전극
31 : 제 2 유전막 32 : 제 2 스토리지노드
33 : 절연막 34 : 제 4 폴리실리콘
본 발명은 커패시터 제조방법에 관한 것으로, 특히 병렬연결 방법을 사용하여 커패시터의 용량을 증가시키기에 적당하도록 한 것이다.
일반적으로 커패시터 제조시 두개의 커패시터 플레이트 사이에 하나의 커패시터만을 사용한다.
이때 커패시터 용량 C는 하전량 Q와 안쪽 플레이트 사이에 걸린 전압 V에 대하여의 관계를 갖는다.
종래 커패시터 제조방법은 제 1a 도와 같이 높은 도핑 레벨을 갖는 서브(SUB) 배선(11) (예를 들어 N-코아 이온주입)을 형성하고 그 위에 커패시터(12)를 형성한 다음 커패시터(12) 위에 폴리실리콘(13)을 형성하였으며 제 1b 도와 같이 스택구조를 갖는 구조에 있어서는 N+드레인(14)에 직접 스토리지노드용 폴리실리콘(15)을 형성한 후 그 위에 커패시터(16)을 형성하고 이 커패시터(16) 위에 폴리실리콘(17)을 디포지션하여 플레이트로 사용하였다.
그러나, 상기와 같은 종래 기술에 있어서는 커패시터 형성시 제 1c 도와 같이 두 개의 플레이트 사이에 하나의 유전막을 형성시켜야 하므로 커패시터 용량에 한계가 있으며, 스택구조의 커패시터의 경우 역시 두개의 플레이트 사이에 하나의 커패시터층만 형성시킬 수 있어 고집적 소자 제조시 커패시터 용량이 한정되는 결점이 있다.
본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로, 적층 커패시터 방법을 사용하되 적층된 커패시터끼리 병렬로 연결하여 커패시터 용량을 배가시킬 수 있도록 하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제 3 도에 의하여 상세히 설명하면 다음과 같다.
먼저, (a)와 같이 반도체 기판(21) 소정영역에 필드산화막(22)을 형성하여 격리영역과 활성영역을 형성하고, 통상의 공정에 의해 소정영역에 게이트산화막(23), 게이트전극(24), 소오스 및 드레인(27)을 각각 형성하여 트랜지스터를 제조한 다음(여기서, 참조부호 25,26은 각각 게이트 보호절연막과 측벽절연막을 나타낸다) 결과물 전면에 폴리실리콘(28)을 증착하고 사진식각공정에 의해 소정패턴으로 패터닝(Patterning)하여 제 1 스토리지노드(28)를 형성한다.
그리고 (b)와 같이 상기 제 1 스토리지노드(28) 위에 제 1 유전막(29)을 형성하고 이어서 제 2 폴리실리콘(30)을 증착하고 패터닝하여 공통플레이트 전극(30)을 형성한 후, 그 표면에 제 2 유전막(31)을 형성한다.
다음에 (c)와 같이 결과물 전면에 제 3 폴리실리콘(32)을 증착하고 패터닝하여 상기 제 1 스토리지노드(28) 상부 및 노출된 불순물영역(27) 상에 제 2 스토리지노드(32)를 형성한다.
즉, 본 발명에 따르면 제 1 스토리지노드(28), 공통플레이트 전극(30), 제 2 스토리지노드(32)가 적층된 구조를 형성함으로써 제 1 스토리지노드(28)와 공통플레이트 전극(30), 그리고 공통플레이트 전극(30)과 제 2 스토리지노드(32) 사이에 각각 커패시터가 형성되는 제 2c 도와 같은 병렬형 커패시터를 제조할 수 있으며 제 2 a, b 도와 같은 구조를 얻을 수 있다.
제 4 도는 본 발명의 다른 실시예로 제 2 스토리지노드 폴리실리콘(32) 위에 절연산화막(33)를 형성하고 그 위에 폴리실리콘(34)을 형성하여 상기 플레이트 전극(30)과 연결시켜 플레이트 폴리실리콘(30)을 상부로 끌어올리는 제조방법이다.
이상에서 설명한 바와 같은 본 발명은 비교적 간단한 공정을 통하여 커패시터를 병렬로 연결시키므로써 커패시터의 용량을 배가시킬 수 있으며 넓은 커패시터 유전막을 얻을 수 있는 장점이 있다.
Claims (2)
- 게이트산화막(23)과 게이트 전극(24) 및 불순물영역(27)으로 구성된 트랜지스터가 형성된 반도체 기판(21) 상부에 제 1 폴리실리콘을 증착하고 패터닝하여 소정영역에 제 1 스토리지노드(28)를 형성하는 공정과, 상기 제 1 스토리지노드(28) 표면 및 제 1 스토리지노드(28)에 인접한 상기 트랜지스터의 불순물영역(27)상의 소정영역에 제 1 유전막(29)을 형성하는 공정, 결과물 전면에 제 2 폴리실리콘을 증착하고 패터닝하여 상기 제 1 유전막(29) 상부에 공통플레이트 전극(30)을 형성하는 공정, 상기 공통플레이트 전극(30) 표면에 제 1 유전막(31)을 형성하는 공정, 결과물 전면에 제 3 폴리실리콘을 증착하고 패터닝하여 제 2 스토리지노드(32)를 형성하는 공정이 구비된 것을 특징으로 하는 커패시터 제조방법.
- 제 1 항에 있어서, 상기 제 2 스토리지노드(32)를 형성하는 공정후에 제 2 스토리지노드(32) 상부에 절연막(33)을 형성하고 상기 절연막(33)과 제 2 유전막(31)을 선택적으로 제거하여 상기 공통플레이트 전극(30)의 소정부분을 노출시킨 후, 결과물 전면에 제 4 폴리실리콘(34)을 증착하여 상기 공통플레이트 전극(30)과 연결시키는 공정이 더 구비된 것을 특징으로 하는 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900020495A KR930009585B1 (ko) | 1990-12-13 | 1990-12-13 | 커패시터 제조방법 |
Applications Claiming Priority (1)
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| KR1019900020495A KR930009585B1 (ko) | 1990-12-13 | 1990-12-13 | 커패시터 제조방법 |
Publications (2)
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| KR920013716A KR920013716A (ko) | 1992-07-29 |
| KR930009585B1 true KR930009585B1 (ko) | 1993-10-07 |
Family
ID=19307463
Family Applications (1)
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| KR1019900020495A KR930009585B1 (ko) | 1990-12-13 | 1990-12-13 | 커패시터 제조방법 |
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Families Citing this family (1)
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|---|---|---|---|---|
| KR100244515B1 (ko) * | 1996-10-29 | 2000-02-01 | 전주범 | 집적 회로용 커패시터 및 그 제조 방법 |
-
1990
- 1990-12-13 KR KR1019900020495A patent/KR930009585B1/ko not_active IP Right Cessation
Also Published As
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| KR920013716A (ko) | 1992-07-29 |
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