KR940009623B1 - 반도체 기억장치의 캐패시터 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치의 캐패시터 제조방법

제 1a~1e 도는 종래기술에 따른 핀(fin) 구조의 개패시터를 갖는 반도체 기억장치 제조공정 수순도

제 2a~2d 도는 본 발명에 따른 반도체 기억장치 제조공정 수순도

제 3a, b 도는 본 발명에 따른 또 다른 실시예를 설명하는 공정도

제 4 도는 본 발명의 다른 실시예를 나타낸 반도체 기억장치의 단면도

제 5a~5e 도는 제 4 도의 실시예를 실현하기 위한 공정 순수도이다.

본 발명은 반도체 기억장치의 캐패시터에 관한 것으로, 특히 핀(fin) 구조의 스택형 캐패시터를 갖는 반도체 기억장치의 제조방법에 관한 것이다.

반도체 기억장치인 DRAM에 있어서 정보의 기억은 용량에 축적된 전하의 유무에 따라 이루어지지만 최근의 고집적화 추세에 따른 DRAM의 실현에 있어 셀 면적은 더욱 협소해지면서 16K 비트 DRAM 이후로는 하나의 트랜지스터에 하나의 캐패시터만을 사용하고 있는 반면에 셀 축적 용량치는 여전히 일정할 것이 요구되어 있다. 이러한 캐패시터 형성에 관련하여 메모리 셀의 축적 용량소자는 플래나형, 스택형 또는 트렌치형 등이 개발되어 있으나 이들 중 스택형 캐패시터는 충분한 크기의 축적 용량치를 얻기 어렵다는 문제가 있어도 공정면에서 유리하기 때문에 메모리 셀에 흔히 응용되고 있다.

이러한 셀의 형성을 위해서 근래에는 DRAM 셀에서 정전 용량을 증가시키는 방법으로 핀(fin) 구조를 갖는 캐패시터를 포함하는 셀이 제안되었다.

핀 구조에 의한 스택 캐패시터를 갖는 DRAM 셀의 단면도가 제 1e 도에 도시되었다. 이 단면구조 전체를 설명하기 이전에 이러한 구조를 형성하는 개략적인 공정수순에 의해 구조를 성명함으로써 그 구조가 용이하게 이해될 수 있다.

먼저 반도체 기판(1) 위에 소자분리를 위한 필드 산화막(2)이 형성된 상태에서 제 1a 도에는 메모리 셀을 위한 MOS트랜지스터(3)가 형성된 상태를 도시하고 있다.

MOS트랜지스터는 게이트 전극(4)과 기판에서 도시없는 소오스/드레인 영역을 갖고 구성되며 층간 절연층으로서 MOS소자 위에는 절연층 즉 SiO₂층(5)이 화학기상증착(CVD)법으로 형성되어 있다. 현 공정은 핀 구조의 캐패시터를 형성하는 것으로 상기 절연층(6) 위에 형성된 질화막(6)은 캐패시터 형성공정에서 절연층(5)이 보호되도록 하기 위한 것으로 이러한 목적으로 형성된 것이다. 따라서 이 상태부터 핀 구조의 캐패시터가 형성될 수 있다.

핀 구조의 캐패시터는 제 1e 도와 같이 가지(branch)의 수가 겹층으로 다수 개 존재하면 그 축적용량이 중대하므로 이 예에서는 2개의 가치형성을 위해 제 1b 도와 같이 절연층과 전하축적 전극으로서의 다결정 실리콘층을 교대로 적층한다. 질화막(6)상에 산화막(7)과 다결정 실리콘층(8) 그리고 다시 산화막(9)이 형성되고, 제 1c 도와 같이 콘택부위의 설정을 위한 마스킹 작업이 행해진 후 기판표면까지 개구되는 콘택부(10)가 형성된 후에 기판 전면에 걸쳐 다결정 실리콘층(11)이 도면과 같이 형성된다. 따라서 2개의 가지는 갖는 전하축적 전극층은 콘택부를 통해 기판과 연결된다.

캐패시터는 2개의 전극과 이 전극간의 유전층이 개재되므로 이루어진다.

따라서 현재 형성된 전하축적 전극상에 유전층과 플레이트 전극이 형성될 수 있도록 제 1d 도와 같이 콘택부(10)를 중심으로 좌우로 형성된 가지의 폭을 한정하여 패터닝 작업을 한다. 제 1d 도와 같이 MOS트랜지스터(3)에 인접한 2개의 가지를 갖는 나무형상의 전하축적 전극(12)은 상기 패터닝 작업과 아울러 가지간 개재된 절연층들을 습식식각하여 제거함으로써 얻어진다.

이어서, 유전체막(13)을 상기 드러난 전하축적 전극(12) 표면상에 도포하고 다시 플레이트 전극(14)으로서 다결정 실리콘층을 유전체(13)상에 형성함으로써 제 1e 도와 같이 된 구조의 스택형 캐패시터를 갖는 DRAM의 메모리셀이 형성된다.

이러한 종래기술에 의한 공정 중 나타나는 문제점은 다음과 같다.

첫째, 제 1a 도의 공정에서 MOS소자를 덮고 있는 층간 절연층(5)의 공정상 보호를 위해 형성한 질화막(6)층은 제 1d 도와 같이 가지간 산화막 제거를 위한 습식에칭으로 부터 상기 절연층(5)을 보호하고자 한 것으로 제 1e 도와 같은 이층은 계속 잔유하게 되고 한편으로 이 층이 항상 형성되어야 하는 점과, 둘째로는 제 1d 도의 공정에서 가지간 산화층의 제거시 완벽한 제거가 용이하지 않은 공정상의 난제가 있는 점이다.

그리고 셋째로는 제 1c 도와 같이 전하축적 전극이 기판 내에 형성된 MOS소자의 소오스 또는 드레인 영역과 연결되기 위해서는 반드시 접촉부(10)를 형성해야 하는데 가지수가 증가할수록 단차가 커지고 따라서 플레이트 전극형성시 스텝 커버리지에 악화를 가져오는 요인이 되므로 공정이 어렵게 되는 문제가 있다. 한편으로 종래기술에 의한 공정으로 부터 콘택부 형성공정은 생략될 수 없는 공정이라는 것이다.

따라서 본 발명의 목적은 상기한 문제점을 해결하는 것으로 보다 개선되고 공정이 용이하도록 하여 제품의 신뢰성을 증가시키고 생산수율을 향상시키는 핀 구조의 스택형 캐패시터를 갖는 반도체 기억장치 제조방법을 제공하는 것이다.

본 발명의 다른 목적은 종래와 같이 큰 단차로 형성되는 콘택부의 형성이 요구되지 않는 공정의 제공과 또한 산화막 보호층과 같은 소자 작용상 필요없는 층의 형성을 필요로 하지 않는 반도체 기억장치의 제조수순을 제공하는 것이다.

본 발명의 또 다른 목적은 가지간 개재된 막질의 제거를 용이하도록 함과 아울러 축적용량을 배가시키도록 한 신뢰성 있는 핀 구조의 스택형 캐패시터를 갖는 반도체 기억장치의 제조방법을 제공하는 것이다.

상기한 바와 같은 본 발명의 목적을 실현하는 공정은 메모리 셀을 구성하는 MOS트랜지스터의 드레인/소오스 영역과 연결되도록 MOS소자 위에 형성된 층간 절연층에 접촉부를 형성하고 전면에 걸쳐 고농도 다결정 실리콘층과 다결정 실리콘층을 연이어 교대로 적층하여 형성하는 공정단계, 캐패시터 형성을 위해 한정된 크기로 상기 적층된 층들을 패터닝하는 단계, 패턴 형성된 다층의 실리콘층의 고농도 다결정 실리콘층을 일부 제거하여 가지가 형성된 전하축적 전극층을 형성하는 단계, 기판 전면에 걸쳐 유전물질을 도포하고 플레이트전극으로서 다결정 실리콘층이 형성되어 이루어지는 단계를 포함하며, 핀 구조의 스택형 커패시터를 갖는 반도체 메모리 셀이 본 발명에서 제공된다.

상기한 공정단계로 부터 알 수 있듯이 큰 단차로 형성되는 종래의 콘택부가 형성되는 수순을 포함하고 있지 않으며 또한 캐패시터 형성크기로 패터닝시 드러난 층간 절연층은 가지 형성시 요구되는 에칭 작업으로 부터 식각되지 않으므로 여분의 질화막과 같은 보호층은 필요없다.

또한 가지 형성시 가지의 길이를 제어하면서 가지간 개재된 층이 제거되고 더욱이 가지간 개재된 막질은 전하축적 전극층과 함께 도전성 막질이므로 종래와 같이 가지간 절연물질의 완벽한 제거를 위한 공정제어가 수반되지 않은 것이다.

이와 같은 본 발명의 보다 상세한 실시예와 그 변형예들을 첨부한 도면을 참조하여 이하 상세히 설명한다.

본 발명의 일실시예로서 핀 구조의 스택형 캐패시터를 갖는 반도체 기억장치의 제조수순은 제2a~2d 도에 나타난 공정 순수도와 같다.

반도체 기억장치로서 DRAM의 메모리 셀은 하나의 MOS소자와 이 MOS소자의 소오스 또는 드레인에 연결되는 하나의 캐패시터로 구성되는데 두 구성요소 중 MOS소자가 반도체 기판 상에 먼저 형성된다.

제 2a 도와 같이 능동소자로서 MOS트랜지스터(23)는 소자분리영역으로서 이를테면 필드산화막(22)이 형성된 반도체 기판(21) 상에 형성된다.

도면과 같이 기판상에 게이트 산화막(24)과 패턴 형성되는 게이트 전극(25)이 형성되고 도시는 없으나 소오스/드레인 영역이 기판내에 형성된다. 이어서 MOS트랜지스터를 전기적으로 분리하도록 층간 절연층으로서 이를테면 CVD에 의한 산화막(26)이 침적 형성된다.

캐패시터는 전하축적 전극과 유전체 및 플레이트 전극으로 구성되며 이 캐패시터의 전하축적 전극은 상기 형성된 MOS 트랜지스터의 소오스 또는 드레인 영역과 연결되어야 한다. 본 발명의 공정에 따라서 층간 절연층의 일부는 기판이 노출되도록 접촉부의 형성, 즉 이 접촉부에 연한 드레인 영역이 형성될 전하축적 전극과 연결되도록 접촉부가 통상의 사진식각방법으로 형성된다. 따라서 접촉부는 단자가 거의 없는 상태로 개구되고, 제 2a 도에 도시된 바와 같이 접촉부(27)가 형성된 상태에서 전면에 걸쳐 고농도의 다결정실리콘층과 다결정 실리콘층이 교대로 다층으로 연이어 적층 형성된다. 따라서 접촉부(27)에 맞닿아 형성된 고농도 다결정 실리콘층(28)은 그 위에 적층된 막질과 함께 전하축적 전극을 구성하게 된다.

이 때 접촉부(37)에 맞닿은 고농도 다결정 실리콘층(28)은 예를 들면 10¹⁹∼10²²atoms/㎠ 농도가 되도록 한다. 여기서 고농도 다결정 실리콘 및 저농도 다결정 실리콘은 인 시튜(in-situ)공정으로 형성될 수 있다. 이런 조건으로 교대로 4개의 층(28)∼(31)을 형성한다.

이어서 전면에 걸쳐 연이어 적층된 다결정 실리콘층들은 캐패시터 형성을 위한 선택된 크기로 패터닝된다. 접촉부(27)를 중심으로 좌우로 한정된 크기로 국한되어 그 외의 층들은 모두 제거되고 기판 위의 층간 절연층(26)이 드러나도록 제거된다.

패터닝을 전하축적 전극으로서의 다결정 실리콘층들의 선택된 영역을 제외한 부분이 통상적인 사진식각방법으로 제거되어 이루어지며 이에 따라 제 2b 도와 같이 형성된다.

다음에 MOS트랜지스터의 드레인 영역이 접촉부(27)를 통해서 상호 연결된 상기와 같이 패턴형성된 전하축적 전극을 위한 다결정 실리콘층들에 대한 가지 형성 공정 단계로 진행한다.

가지의 형성은 교대로 적층된 다결정 실리콘층들을 일부 제거함으로써 가능하다. 종래의 경우는 층간 개제된 절연층만이 제거되고 있는 반면 본 발명은 이에 대한 제한이 없고 또한 가지 길이의 제어성이 주어진다. 종래의 경우에는 절연층의 완벽한 제거가 요구되나 이에는 상관없이 본 발명은 가지 길이의 설계적 기준에 준하고 이는 표면적의 증, 감소에 좌우된다.

제 2c 도는 고농도 다결정 실리콘층(28), (30)이 일부 제거되어 저/중 농도의 다결정 실리콘층(29), (31)이 가지모양으로 형성된 상태를 나타낸 것이다.

본 실시예에서 고농도 다결정 실리콘층의 제거는 다음과 같이 하여 진행된다.

즉 고농도 불순물 층의 농도가 10²⁰cm^-3로 이온 주입되어 형성되었을 때, 이 고농도 불순물 층의 식각에 의한 제거는 HF : HNO₃: CH₃COOH를 1 : 3 : 8인 비율로 혼합된 식각액을 사용하여 이루어지며, 따라서 저/중 농도의 다결정 실리콘층(29), (31)과 산화막(26)을 제외한 고농도 불순물이 함유된 다결정 실리콘층(28), (30)이 제 2c 도와 같이 제거되므로 가지형성이 이루어진다.

언급하였듯이 가지의 길이는 식각되는 정도에 따라 제어 가능하고 이들 다층의 다결정 실리콘층은 도전성층이므로 전하축적 캐패시터 전극으로 문제없이 작용한다.

그리고 실리콘 에칭에 따라서 가지를 형성하는 전극의 각 모서리 부분은 둥근(round) 형태를 취하게 되어 이는 캐패시터의 신뢰도를 향상시키는 또 하나의 요인이 된다.

그리고 상기 도전성 물질들로만 형성된 가지형상을 갖는 전하축적 전극이 MOS트랜지스터의 드레인 전극과는 접촉부(27)를 통해 이미 연결되어 있으므로 큰 단자를 갖는 별도의 접촉부를 형성하는 공정이 필요없고 따라서 이후에 형성되는 막질의 스텝 커버리지는 양호하게 된다.

가지 형상을 갖는 전하축적 전극의 형성에 이어 캐패시터를 완성하도록, 제 2d 도와 같이 가지 형성공정 후 드러난 전하축적 전극의 표면과 그외 막질의 표면 전체에 걸쳐 유전막(32)을 형성한다. 유전막은 ONO(oxide-nitride-oxide)막 등으로 형성될 수 있다. 플레이트 전극으로서의 다결정 실리콘층(33)을 기판 전면에 걸쳐 형성함으로써 핀 구조의 스택형 캐패시터를 형성한다.

도면에서도 명백하듯이 플레이트 전극(33)에 있어 그 막질의 스텝 커버리지는 양호한 상태에 있어 공정의 수행을 용이하게 하는 이점을 준다.

또한 종래와 같이 단지 공정상 필요했던 산화막 위의 질화막 층을 형성할 필요가 없다.

핀 구조의 스택형 캐패시터는 그 자체로서 많은 이점을 주지만 공정이 어렵고, 신뢰성 테스팅이 용이하지 않았으나 본 발명과 같이 실시함으로써 공정 수행이 용이하여 신뢰성 및 생산수율이 증대되는 효과를 갖게 하여 막질의 스텝 커버리지가 양호한 이점을 준다.

다음에 본 발명에 제공되는 또 다른 실시예에 대해서 제 3 도 및 제 4 도를 참조하여 설명한다. 제 2 도와 동일부호는 동일한 구성 요소를 의미한다.

먼저 본 발명이 적용된 제 1 변형예로서 제 3 도는 그 예를 도시하고 있다. 제 3a 도의 단계는 제 2b 도의 단계에 대치된다. 이 때, 사진식각공정을 추가하여 개구부(34)를 형성하는데 이 때 사용하는 마스크는 접촉부(27)를 형성하기 위한 마스크를 그대로 형성하면 된다.

본 실시예는 근본적으로 접촉부(27)를 중심으로 좌우대칭적으로 한쌍의 나무(tree) 구조의 패턴을 구성하여 캐패시터를 형성하는 것이다.

본 발명은 고농도 다결정 실리콘층의 선택적 식각을 사용하며 가지 형성을 하도록 하기 때문에 제 3a 도에서 접촉부(27)에 대응하는 개구부(34)는 접촉부(27)의 크기와 거의 같거나 동일하게 통상의 사진식각 방법으로 형성되고 이 개구부를 대칭으로 좌우의 겹층으로 형성된 다결정 실리콘층들의 폭은 거의 동등하도록 형성한다. 즉 이를 고려하여 캐패시터 패턴의 형성시 접촉부(27)를 중심으로 양쪽으로 거의 동일한 크기가 놓이도록 패터닝한 후에 다시 개구부(34)를 접촉부(27)에 거의 일치하도록 형성함으로써, 고농도 불순물이 함유된 다결정 실리콘층(28), (30)이 부분적으로 습식식각될 때 좌우 대칭형태의 나무구조로 형성된 한쌍의 핀 구조로 형성될 수 있도록 한다.

이와 같이 형성한 후에 전면에 걸쳐 유전막(32)을 형성하고 플레이트 전극(33)으로써 폴리실리콘층을 형성하여 한 쌍의 핀구조를 갖는 스택형 캐패시터를 형성하게 된다. 따라서 보다 증가된 용량을 얻을 수 있다.

이 때 도면에서도 보인 바와 같이, 가지의 수는 접촉부상의 개구부 측에서는 1개이나 대칭되는 다른 쪽은 2개로 되어 있는데 개구부 측에서의 큰 단차를 이루지 않고 형성될 수 있는 것을 나타내고 있으나 경우에 따라서는 제 3a 도의 단계에서 보다 깊게 개구부를 형성하여도 무방하다.

다음에 또 다른 변형예로서 제 2 실시예를 제 4 도를 참조하여 이하 설명한다. 스택형 캐패시터는 트렌치 구조의 캐패시터와 연결되어 두 형태의 구조가 합쳐 하나의 캐패시터로 형성될 수 있다. 제 4 도의 예는 그러한 구조의 예를 든 것이고 트렌치(T)를 중심으로 상측에 제 3b 도와 같이 한 쌍의 핀구조를 갖는 스택 캐패시터를 결합시켜 보다 큰 용량의 캐패시터를 형성하거나 또는 나무가지의 수를 감소시켜 전체 단차의 높이를 완화시키도록 한다.

트렌치(T)는 제 1b 도의 단계에서 접촉부(27) 형성후 이 부분의 노출된 기판영역에 대해 RIE(Reactive Ion Etching)와 같은 건식식각방법으로 소정의 깊이로 형성될 수 있다.

제 1b 도의 단계는 종래의 예이나 적층되는 층들은 종래와는 달리 불순물 농도가 서로 다른 다결정 실리콘층들이다. 그리고 이들 도전층들은 3개의 겹층으로 형성되어 있다. 제 1c 도는 접촉부의 형성과정을 도식적으로 나타내고 있는데 본 실시예에서는 트렌치를 형성하기 위해서 접촉부 자리에 기판방향으로 계속하여 건식식각에 의한 트렌치를 형성하도록 한다.

제 5a 도는 지금까지의 과정에 의해 나타난 것을 단면으로 도시한 것이다.

이어서, 제 5b 도와 같이 전면에 걸쳐 세 번째 막질(30)과 다른 농도의 다결정 실리콘층(40)을 도포하여 트렌치 캐패시터의 전하축적 전극층(42)을 형성한다.

다음에, 전면에 걸쳐 연이어 적층된 다결정 실리콘층들은 캐패시터 형성을 위한 선택된 크기로 패터닝된다. 트렌치(T)를 중심으로 좌우로 한정된 크기로 국한되어 그 외의 층들은 모두 제거되고 따라서 제 5c 도와 같이 형성된다.

이어서 본 발명에 따른 트렌치 캐패시터 위의 스택형 캐패시터에 대한 가지 형성공정은 이미 먼저 서술한 실시예와 동일하다.

따라서 가지 형성을 갖는 스택형 캐패시터의 전하축적 전극이 트렌치 캐패시터의 전하축적 전극상에 상호 연결되어 형성되며 이어서 유전체(43)와 플레이트 전극(44)을 형성하여 캐패시터를 형성한다.

본 발명에 제공되는 다양한 실시예에 따라서 본 발명의 원리가 적용됨을 보였는데 그외 여타 변형예라도 본 발명은 이를 포함한다.

본 발명에 따라서 공정이 수월해진 핀 구조의 캐패시터를 용이하게 제작하게 하며 아울러 용량증가 또는 면적축소의 측면에서 고집적화 실현에 유리한 장점이 있다.

Claims (1)

1. 메모리 셀을 구성하는 MOS트렌지스터의 드레인 또는 소오스 영역과 연결되도록 MOS소자 위에 형성된 층간 절연층 위에 다결정 실리콘층과 고농도 다결정 실리콘층을 연이어 교대로 적층 형성하는 단계, 상기 MOS소자의 드레인과 캐패시터의 전하축적 전극이 연결되는 접촉부 형성위치에 대해 기판의 깊이방향으로 트렌치를 형성하는 단계, 트렌치 형성 후 전면에 걸쳐 다결정 실리콘층을 침적 형성하여 트렌치 내부는 트렌치 캐패시터의 전하축적 전극을 형성하고 MOS의 트레인과 기판영역 내에서 연결되는 단계, 캐패시터 형성을 위해 트렌치 위의 적층된 층들을 트렌치를 중심으로 좌우대칭되는 크기로 패터닝하고 패턴형성된 다층의 실리콘층의 고농도 다결정 실리콘층을 일부 제거하여, 트렌치를 중심으로 좌우에 한 쌍의 가지가 형성된 전하축적 전극층을 형성하는 단계, 기판전면에 걸쳐 유전물질을 도포하고 플레이트 전극으로서 다결정 실리콘층이 형성되어 이루어지는 핀 구조의 스택형 캐패시터와 트렌치형 캐패시터가 결합된 캐패시터를 갖는 반도체 기억장치의 캐패시터 제조방법.