JPS61239661A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61239661A JPS61239661A JP60080807A JP8080785A JPS61239661A JP S61239661 A JPS61239661 A JP S61239661A JP 60080807 A JP60080807 A JP 60080807A JP 8080785 A JP8080785 A JP 8080785A JP S61239661 A JPS61239661 A JP S61239661A
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- JP
- Japan
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- groove
- memory device
- capacitor
- oxide film
- electrode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置にかかり、特に記憶機能を有す
る半導体装置の記憶容量部の構成に関するものである。
る半導体装置の記憶容量部の構成に関するものである。
絶縁ゲート型電界効果トラ７ジスタを用いた記憶装置と
して今日酸も広く用いられているものは、１）１６１の
トランジスタ及びそれに隣接して設けられた容量とによ
って構成されたいわゆる°’１トランジスタ型″記憶装
置である。この記憶装置においてはトランジスタのゲー
トはワード線に接続され、ソース・ドレイン拡散層の一
方はディジノト線に接続される。他方のソース・ドレイ
ン拡散層８１個の容量電極下のシリコン基板表面とは、
この１個の容量電極下のシリコ／基板表面に反転層が形
成されて蓄積される記憶情報に対応した電荷の有無によ
り、蓄積電荷が有る場合は接続され蓄積電荷が無い場合
は分離された構造になっている。また記憶セルでもっと
も面積を要する容量部分は半導体基板表面に垂直に形成
された溝の内壁に絶縁膜を介して被着された多結晶シリ
コン層を一方の電極とし、シリコン基板を他方の電極と
して記憶容量部が構成されている。
して今日酸も広く用いられているものは、１）１６１の
トランジスタ及びそれに隣接して設けられた容量とによ
って構成されたいわゆる°’１トランジスタ型″記憶装
置である。この記憶装置においてはトランジスタのゲー
トはワード線に接続され、ソース・ドレイン拡散層の一
方はディジノト線に接続される。他方のソース・ドレイ
ン拡散層８１個の容量電極下のシリコン基板表面とは、
この１個の容量電極下のシリコ／基板表面に反転層が形
成されて蓄積される記憶情報に対応した電荷の有無によ
り、蓄積電荷が有る場合は接続され蓄積電荷が無い場合
は分離された構造になっている。また記憶セルでもっと
も面積を要する容量部分は半導体基板表面に垂直に形成
された溝の内壁に絶縁膜を介して被着された多結晶シリ
コン層を一方の電極とし、シリコン基板を他方の電極と
して記憶容量部が構成されている。
上述した従来のＭＩＳ型電界効果トラ／ジスタを用いた
ｌトランジスタ型の記憶装置では、記憶容量部の容量ｌ
はＣ８−ε・ｓ／ｌ で与えられる。ここで６は絶縁膜
の誘電率、Ｓは記憶容量部の電極面積、ｔは絶縁膜の膜
厚である。
ｌトランジスタ型の記憶装置では、記憶容量部の容量ｌ
はＣ８−ε・ｓ／ｌ で与えられる。ここで６は絶縁膜
の誘電率、Ｓは記憶容量部の電極面積、ｔは絶縁膜の膜
厚である。
近年、半導体装置の集積化の進展に伴い素子の微細化が
要請されている。ｌトランジスタ型の記ｉ 、□、
Ｄエイ、１お９□１）オ。８□、放射線への耐性を維持
するために記憶容量Ｃ８Ｏ□ｊ 値の減少ｉ
ｔ、極力避けなければならない。このため従来は記憶容
量部の絶縁膜の膜厚ｔｔ−薄くすることによってＣ８の
低下を抑えていたが、この方法も薄膜化に伴うピンホー
ル密度の増加、あるいは耐圧低下等のため、必ずしも十
分な方法とはいえなかった１、 〔問題点を解決するための手段〕 本発明の半導体記憶装置は、半導体基板上に形成された
絶縁ゲート型電界効果トランジスタ及びそれに隣接して
形成された容量を情報単位とする半導体記憶装置におい
て、前記半導体基板に形成された溝部と、前記溝部表面
に形成された絶縁膜を介した第１の容量電極とからなる
第１の容量を有するとともに、前記第１の容量電極と、
前記第１の容量電極表面に形成された絶縁膜を介した第
２の容量電極とからなる第２の容量を有し、前記第２の
容量電極が前記半導体基板の一部に接続されて前記第１
及び第２の容量が並列に接続されていることを特徴とす
る。
要請されている。ｌトランジスタ型の記ｉ 、□、
Ｄエイ、１お９□１）オ。８□、放射線への耐性を維持
するために記憶容量Ｃ８Ｏ□ｊ 値の減少ｉ
ｔ、極力避けなければならない。このため従来は記憶容
量部の絶縁膜の膜厚ｔｔ−薄くすることによってＣ８の
低下を抑えていたが、この方法も薄膜化に伴うピンホー
ル密度の増加、あるいは耐圧低下等のため、必ずしも十
分な方法とはいえなかった１、 〔問題点を解決するための手段〕 本発明の半導体記憶装置は、半導体基板上に形成された
絶縁ゲート型電界効果トランジスタ及びそれに隣接して
形成された容量を情報単位とする半導体記憶装置におい
て、前記半導体基板に形成された溝部と、前記溝部表面
に形成された絶縁膜を介した第１の容量電極とからなる
第１の容量を有するとともに、前記第１の容量電極と、
前記第１の容量電極表面に形成された絶縁膜を介した第
２の容量電極とからなる第２の容量を有し、前記第２の
容量電極が前記半導体基板の一部に接続されて前記第１
及び第２の容量が並列に接続されていることを特徴とす
る。
また本発明の半導体記憶装置は、前記半導体基板の溝部
表面に前記半導体基板と反対導電型の不純物層を有する
ことを特徴とする。
表面に前記半導体基板と反対導電型の不純物層を有する
ことを特徴とする。
、、 次１・本発明に″″１）図面照し１
説明する・第１図は本発明をＮチャネルシリコノゲ−ｈ
ＦＥＴを用いた半導体記憶装置に適用した一実施例の
縦断面図である。
説明する・第１図は本発明をＮチャネルシリコノゲ−ｈ
ＦＥＴを用いた半導体記憶装置に適用した一実施例の
縦断面図である。
Ｐ型シリコン基板１の容重領域の一部に溝が形成され、
この溝を有する容Ｉ領域のシリコン基板表面ＫＮ型不純
物層６が設けられている。この不純物層の表面に第１の
容量絶縁膜７が形成されている。この溝を含む容量絶縁
膜上の領域に所定形状の第１の容ｉ１′電極１）が形成
され、この第１の容量電極１）は多結晶シリコンの導電
体層で作られている。この第１の容量電極１）上に第２
の容量絶縁膜１３をはさんで第２の容量電極１６が形成
されている。この第２の容量電極１６はＮ型の不純物を
含んだ多結晶シリコンの導電体層で作られている。第２
の容量電極１６とシリコン基板表面のＮ型不純物層６．
１０は開口部１５で電気的に接続されている。第１の容
量電極１）は開口部２３においてアルミニウム配線２１
に接続されている。従ってアルミニウム配線２１とシリ
コン基板ｌとの間には、第１の容量電極１）とシリコン
基板ｌとの間で形成される容量と、第１の容量電極１）
と第２の容量電極１６との間で形成される容量とが並列
に接続されており、アルミニウム配線２１とシリコン基
板１間に等測的に１つの容量が構成されている。
この溝を有する容Ｉ領域のシリコン基板表面ＫＮ型不純
物層６が設けられている。この不純物層の表面に第１の
容量絶縁膜７が形成されている。この溝を含む容量絶縁
膜上の領域に所定形状の第１の容ｉ１′電極１）が形成
され、この第１の容量電極１）は多結晶シリコンの導電
体層で作られている。この第１の容量電極１）上に第２
の容量絶縁膜１３をはさんで第２の容量電極１６が形成
されている。この第２の容量電極１６はＮ型の不純物を
含んだ多結晶シリコンの導電体層で作られている。第２
の容量電極１６とシリコン基板表面のＮ型不純物層６．
１０は開口部１５で電気的に接続されている。第１の容
量電極１）は開口部２３においてアルミニウム配線２１
に接続されている。従ってアルミニウム配線２１とシリ
コン基板ｌとの間には、第１の容量電極１）とシリコン
基板ｌとの間で形成される容量と、第１の容量電極１）
と第２の容量電極１６との間で形成される容量とが並列
に接続されており、アルミニウム配線２１とシリコン基
板１間に等測的に１つの容量が構成されている。
第２図から第８図は第１図に示した一実施例の記憶装置
の製造方法を説明するための工程順断面図である。
の製造方法を説明するための工程順断面図である。
まず第２図に示すように、Ｐ型シリコン基板１上の素子
絶縁領域に、通常の選択酸化法により厚いフィールド酸
化膜２を形成する。次に記憶セルとなるべき部分に酸化
膜３を形成し友後、全面にフォトレジスト４を被着し、
通常の光露光法あるいは電子ビーム露光法により、容吋
部の溝を形成すべき部分の前記フォトレジスト４に開口
を設ける。前記酸化膜３はフォトレジスト４と基板との
密着性を保つために使用するものである。
絶縁領域に、通常の選択酸化法により厚いフィールド酸
化膜２を形成する。次に記憶セルとなるべき部分に酸化
膜３を形成し友後、全面にフォトレジスト４を被着し、
通常の光露光法あるいは電子ビーム露光法により、容吋
部の溝を形成すべき部分の前記フォトレジスト４に開口
を設ける。前記酸化膜３はフォトレジスト４と基板との
密着性を保つために使用するものである。
次に第３図に示すように、リアクティブ・イオンエツチ
ング法によりシリコン基板中に溝５全形成する。エツチ
ングに用いるガスとしてはＣＣｎ４゜ＣＣＩＩ、Ｆ 、
ｃｃｉ２Ｆ２ などりＯＩ：ｌカーボン系ガスを用い
るのが良い。プラズマを誘起するための高周波電力の周
波数が、 １３．５６ＭＨｚ である場合、圧力はｌ
−１０Ｐａ程度が適当である。シリコン基板のエッチ７
グ速度は電力に依存するが０．１〜１．ＯＷ／Ｃｍ２程
度の電力の場合５００〜２００．ＯＡ／分程度のエツチ
ング速度が得られる。深い溝を形成する場合には、フォ
トレジストとシリコンのエツチング速度の選択比が充分
得られないため、ＩｔｉＪ記酸化脱酸化膜成長の厚い酸
化膜とし、エツチングにおけるスペーサーとして使用す
ることも可能である。この場合には、前記酸化膜のエツ
チングには、ＣＦ４＋Ｈ２系のりアクティフ゛・イオン
エツチング法を用いるのが適当である。
ング法によりシリコン基板中に溝５全形成する。エツチ
ングに用いるガスとしてはＣＣｎ４゜ＣＣＩＩ、Ｆ 、
ｃｃｉ２Ｆ２ などりＯＩ：ｌカーボン系ガスを用い
るのが良い。プラズマを誘起するための高周波電力の周
波数が、 １３．５６ＭＨｚ である場合、圧力はｌ
−１０Ｐａ程度が適当である。シリコン基板のエッチ７
グ速度は電力に依存するが０．１〜１．ＯＷ／Ｃｍ２程
度の電力の場合５００〜２００．ＯＡ／分程度のエツチ
ング速度が得られる。深い溝を形成する場合には、フォ
トレジストとシリコンのエツチング速度の選択比が充分
得られないため、ＩｔｉＪ記酸化脱酸化膜成長の厚い酸
化膜とし、エツチングにおけるスペーサーとして使用す
ることも可能である。この場合には、前記酸化膜のエツ
チングには、ＣＦ４＋Ｈ２系のりアクティフ゛・イオン
エツチング法を用いるのが適当である。
次にホトレジスト４を除去し、第３図に示すように、全
面ＫＮ型不純物全ドープした酸化膜２２！ を
形成する。不純物としてり／を用いた場合、形成温度４
００〜５００℃にて、ＰＨ３／ ＳｉＨ４の混合比数チ
の条件で２０００〜３０００Ａの膜厚のリンドープ酸化
膜を気相成長法で成長し、９００〜１０００℃の温度で
拡散を行うことにより５表面濃度がＩ Ｑ１８７ ｃｍ
２ 程度のＮ型拡散層６を得ることができる。溝部以外
のシリコン基板表面は酸化膜３で覆われているために、
Ｎ型不純物は拡散されない。
面ＫＮ型不純物全ドープした酸化膜２２！ を
形成する。不純物としてり／を用いた場合、形成温度４
００〜５００℃にて、ＰＨ３／ ＳｉＨ４の混合比数チ
の条件で２０００〜３０００Ａの膜厚のリンドープ酸化
膜を気相成長法で成長し、９００〜１０００℃の温度で
拡散を行うことにより５表面濃度がＩ Ｑ１８７ ｃｍ
２ 程度のＮ型拡散層６を得ることができる。溝部以外
のシリコン基板表面は酸化膜３で覆われているために、
Ｎ型不純物は拡散されない。
次に、第４図に示すように、Ｎ型不純物がドープされた
酸化膜２２および酸化膜３をエツチング法により除去し
、新たに、第１の絶縁膜７を形成する。絶縁１ｌａ７に
は酸化膜あるいは酸化膜と窒化膜の２層構造が用いられ
る。次に、フォトレジスト・パターン８１に形成し、容
量部となるべきシリコン基板表面に選択的にＮ型不純物
９をイオン注入し、Ｎ型不純物Ｎ７ｉ１０を形成する。
酸化膜２２および酸化膜３をエツチング法により除去し
、新たに、第１の絶縁膜７を形成する。絶縁１ｌａ７に
は酸化膜あるいは酸化膜と窒化膜の２層構造が用いられ
る。次に、フォトレジスト・パターン８１に形成し、容
量部となるべきシリコン基板表面に選択的にＮ型不純物
９をイオン注入し、Ｎ型不純物Ｎ７ｉ１０を形成する。
不純物としてヒ素を用いた場合、注入量は１０１２〜１
０ ’３７ｃｍ２゜エネルギーは５０〜ｌ ５０ ｋｅ
Ｖ程度が適当である。
０ ’３７ｃｍ２゜エネルギーは５０〜ｌ ５０ ｋｅ
Ｖ程度が適当である。
次に、第５図に示すように、全面に多結晶シリコンｌｌ
ｉ被着する、多結晶シリコン１）は例え１）は導電性不
純物があらかじめドープされていても良いし、被着後熱
拡散法により、導電性不純物全ドープしても良い。
ｉ被着する、多結晶シリコン１）は例え１）は導電性不
純物があらかじめドープされていても良いし、被着後熱
拡散法により、導電性不純物全ドープしても良い。
ひきつづき、容坩領域となるべき部分をフォトレジスト
・パターン１２で覆う。
・パターン１２で覆う。
次に、第６図に示すように、前記多結晶シリコン１）の
フォトレジスト・パターン１２で覆われていない部分を
、ＣＦ、 系ガスを用いた通常のプラズマエツチング
法により除去し、第２の絶縁膜１３を形成する。絶縁膜
１３は前記第１の絶縁膜７と同様のものである。次にフ
ォトレジスト・バター７１４をマスクに、シリコン基板
上の前記第１の絶縁膜７と第２の絶縁膜１３とを選択的
にエツチング除去し開口部１５を設ける。
フォトレジスト・パターン１２で覆われていない部分を
、ＣＦ、 系ガスを用いた通常のプラズマエツチング
法により除去し、第２の絶縁膜１３を形成する。絶縁膜
１３は前記第１の絶縁膜７と同様のものである。次にフ
ォトレジスト・バター７１４をマスクに、シリコン基板
上の前記第１の絶縁膜７と第２の絶縁膜１３とを選択的
にエツチング除去し開口部１５を設ける。
次に、第７図に示すように、第２の多結晶シリコン１６
ｆ、被着し、容量領域以外の部分をエツチング除去する
。例えば溝幅１．０μｍに対して、前“、１ １．い、
。＄８５ Ｖ ＩＪ ｚ ｙ 、１オ５ｏｏｏＡｊｆ［
Ｌ＊場合、第２の多結晶シリコン１６は３０００〜６０
００Ａ堆積し、溝を完全に埋め込んでしまう。第２の多
結晶シリコンの堆積及びエツチングは、前記第１の多結
晶シリコンの場合と同様に行われる。次にシリコン基板
表面に露出している前記第１および第２の絶縁膜をエツ
チング除去し、新たにゲート酸化膜１７を形成する。
ｆ、被着し、容量領域以外の部分をエツチング除去する
。例えば溝幅１．０μｍに対して、前“、１ １．い、
。＄８５ Ｖ ＩＪ ｚ ｙ 、１オ５ｏｏｏＡｊｆ［
Ｌ＊場合、第２の多結晶シリコン１６は３０００〜６０
００Ａ堆積し、溝を完全に埋め込んでしまう。第２の多
結晶シリコンの堆積及びエツチングは、前記第１の多結
晶シリコンの場合と同様に行われる。次にシリコン基板
表面に露出している前記第１および第２の絶縁膜をエツ
チング除去し、新たにゲート酸化膜１７を形成する。
次に、第８図に示すように１通常の方法によりワード線
に接続されるゲート電極１８を形成し、ソース・ドレイ
ン拡散層１７．１９を形成する。
に接続されるゲート電極１８を形成し、ソース・ドレイ
ン拡散層１７．１９を形成する。
ツイテ、一方の拡散層１９をアルミニウム配線２０で形
成されたディジット線に接続し、第１の多結晶シリコン
をアルミニウム配線２１に接続して半導体記憶装置を完
成する。
成されたディジット線に接続し、第１の多結晶シリコン
をアルミニウム配線２１に接続して半導体記憶装置を完
成する。
こζで第１の多結晶シリコン１）が第１の容量
□、、、、、、、□２゜’ｋ１ｍＪ％ ’／ ’）
＝ｙ ｙ 、６１）□２゜□、 ｊ□二 極となる。前記第１の容量電極はアルミニウム配線２１
に接続されて接地電位に固定され、開口部
、二１５で接続されたＮ型不純物層６．１０および第２
の容量電極とｍ記憶１の容量電極とにはさまれた領域の
前記第１および第２の絶縁膜で記憶素子の容量部が構成
される。
□、、、、、、、□２゜’ｋ１ｍＪ％ ’／ ’）
＝ｙ ｙ 、６１）□２゜□、 ｊ□二 極となる。前記第１の容量電極はアルミニウム配線２１
に接続されて接地電位に固定され、開口部
、二１５で接続されたＮ型不純物層６．１０および第２
の容量電極とｍ記憶１の容量電極とにはさまれた領域の
前記第１および第２の絶縁膜で記憶素子の容量部が構成
される。
ｉｏ−
なお本実施例で示したように記憶容量部となる半導体基
板表面ＫＮ型不純物層６及び１０を形成しておくことに
より、 Ｐ−Ｎ接合による容量増加と、等価容量の容量
電極となるアルミニウム配線２１’ｉｒ安定な接地電位
にとることができるので回路動作上好ましいという利点
がある。
板表面ＫＮ型不純物層６及び１０を形成しておくことに
より、 Ｐ−Ｎ接合による容量増加と、等価容量の容量
電極となるアルミニウム配線２１’ｉｒ安定な接地電位
にとることができるので回路動作上好ましいという利点
がある。
以上説明したように、本発明は、半導体基板表面から内
部に向かう隣合形成し、この溝の内部に入れ子になるよ
うに１）１次第１の容量絶縁膜、第１の容量電極、第２
の容量絶縁膜、第２の容量電極を積層しそれにより構成
される２つの容量が並列接続されるように’に気的接続
を取ることによって記憶容量部の容量Ｃ８がほぼ２倍に
なる。このため平面上のパターン面積が縮小されても、
ＣＢとして極めて大きな値が得られる。さらに、溝幅と
容量電極の膜厚との関係で、溝内に第３．第４・・・ｊ
の容量電極を形成し、より大きな記憶容ｔ
ｃｓを得ることは可能である。従って本発明により記憶
装置の縮小化と信頼性向上が可能となる。
部に向かう隣合形成し、この溝の内部に入れ子になるよ
うに１）１次第１の容量絶縁膜、第１の容量電極、第２
の容量絶縁膜、第２の容量電極を積層しそれにより構成
される２つの容量が並列接続されるように’に気的接続
を取ることによって記憶容量部の容量Ｃ８がほぼ２倍に
なる。このため平面上のパターン面積が縮小されても、
ＣＢとして極めて大きな値が得られる。さらに、溝幅と
容量電極の膜厚との関係で、溝内に第３．第４・・・ｊ
の容量電極を形成し、より大きな記憶容ｔ
ｃｓを得ることは可能である。従って本発明により記憶
装置の縮小化と信頼性向上が可能となる。
第１図は本発明をＮチャンネル・シリコンゲーＦＦＥＴ
を用いた半導体記憶装置に適用した一笑流側の縦断面図
である。第２図から第８図は第１図に示した実施例の記
憶装置の製造方法を説明するために工程順に示した縦断
面図である。 ■・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・酸化膜、４，８，１２．
１４・・・・・・フォトレジスト・パターン、５・・・
・・・溝、６．１０・・・・・・Ｎ型不純物拡散層、７
・・・・・・第１の絶縁膜、９・・・・・・不純物イオ
ノ、ｌｌ・・・・・・第１の多結晶シリコ／鳩、１３・
・・・・・第２の絶縁膜、１５．２３・・・・・・開口
部、１６・・・・・・第２の多結晶シリコン層、１７．
１９・・・・・・ソース・ドレイ／拡散層、１８・・・
・・・多結晶シリコンゲート電４，２０．２１・・・・
・・アルミニウム配線、２２・・・・・・Ｎ型不純物を
ドーグした酸化膜。 た 蓬 ■ 余 顎 襞 Ｎ ｎ幾
禾 丸
を用いた半導体記憶装置に適用した一笑流側の縦断面図
である。第２図から第８図は第１図に示した実施例の記
憶装置の製造方法を説明するために工程順に示した縦断
面図である。 ■・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・酸化膜、４，８，１２．
１４・・・・・・フォトレジスト・パターン、５・・・
・・・溝、６．１０・・・・・・Ｎ型不純物拡散層、７
・・・・・・第１の絶縁膜、９・・・・・・不純物イオ
ノ、ｌｌ・・・・・・第１の多結晶シリコ／鳩、１３・
・・・・・第２の絶縁膜、１５．２３・・・・・・開口
部、１６・・・・・・第２の多結晶シリコン層、１７．
１９・・・・・・ソース・ドレイ／拡散層、１８・・・
・・・多結晶シリコンゲート電４，２０．２１・・・・
・・アルミニウム配線、２２・・・・・・Ｎ型不純物を
ドーグした酸化膜。 た 蓬 ■ 余 顎 襞 Ｎ ｎ幾
禾 丸
Claims (2)
- （１）半導体基板上に形成された絶縁ゲート型電界効果
トランジスタ及びそれに隣接して形成された容量を情報
単位とする半導体記憶装置において、前記半導体基板に
形成された溝部と、前記溝部表面に形成された絶縁膜を
介した第１の容量電極とからなる第１の容量を有すると
ともに、前記第１の容量電極と、前記第１の容量電極表
面に形成された絶縁膜を介した第２の容量電極とからな
る第２の容量を有し、前記第２の容量電極が前記半導体
基板の一部に接続されて前記第１及び第２の容量が並列
に接続されていることを特徴とする半導体記憶装置。 - （２）前記半導体基板の溝部表面に前記半導体基板と反
対導電型の不純物層を有することを特徴とする特許請求
の範囲第（１）項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080807A JPS61239661A (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080807A JPS61239661A (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239661A true JPS61239661A (ja) | 1986-10-24 |
Family
ID=13728736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080807A Pending JPS61239661A (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62222665A (ja) * | 1986-03-25 | 1987-09-30 | Seiko Epson Corp | 半導体記憶装置の製造方法 |
| JPH02165670A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | 半導体装置 |
-
1985
- 1985-04-16 JP JP60080807A patent/JPS61239661A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62222665A (ja) * | 1986-03-25 | 1987-09-30 | Seiko Epson Corp | 半導体記憶装置の製造方法 |
| JPH02165670A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | 半導体装置 |
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