JPS609154A - 半導体メモリとその製造方法 - Google Patents
半導体メモリとその製造方法Info
- Publication number
- JPS609154A JPS609154A JP58115840A JP11584083A JPS609154A JP S609154 A JPS609154 A JP S609154A JP 58115840 A JP58115840 A JP 58115840A JP 11584083 A JP11584083 A JP 11584083A JP S609154 A JPS609154 A JP S609154A
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- JP
- Japan
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- semiconductor
- capacitor
- layers
- type
- multilayer structure
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ｄＲＡＭのメモリコンデンサｔバリコンの如
く多層構造とする挙にょシ、少ない基板オリ用面積で大
きな静電容量を実現する事を特徴とする半導体装置およ
びその製造法に関するものである。
く多層構造とする挙にょシ、少ない基板オリ用面積で大
きな静電容量を実現する事を特徴とする半導体装置およ
びその製造法に関するものである。
集積回路に対する高速化および高集積化への要求から、
半導体メモリ集積回路の一種であるｄＲＡＭのメモリ素
子も微細化の一途？たどってきた。素子の微細化にとも
ない、ｄＲＡＭの記憶部でおるコンデンサも小さくなり
、したがってその蓄積電荷量も小さくなってきた。この
蓄積電荷量が記憶の有無の信号として使われているので
、あ１りに蓄積電荷重が小さくなる事はン７トエラー等
の原因となるので避けねばならぬ問題点であるっ現在の
ところ、この解決策としてコンテ／すの誘電体に高誘電
率材料ケ用いる方法、基板に溝を堀ってその内壁にコン
デンサ全作る事にょシ基板表而の利用面積？増やさずに
コンデンサ電極面積を増やす方法（ＣＣＣ）が提案・検
討されている。
半導体メモリ集積回路の一種であるｄＲＡＭのメモリ素
子も微細化の一途？たどってきた。素子の微細化にとも
ない、ｄＲＡＭの記憶部でおるコンデンサも小さくなり
、したがってその蓄積電荷量も小さくなってきた。この
蓄積電荷量が記憶の有無の信号として使われているので
、あ１りに蓄積電荷重が小さくなる事はン７トエラー等
の原因となるので避けねばならぬ問題点であるっ現在の
ところ、この解決策としてコンテ／すの誘電体に高誘電
率材料ケ用いる方法、基板に溝を堀ってその内壁にコン
デンサ全作る事にょシ基板表而の利用面積？増やさずに
コンデンサ電極面積を増やす方法（ＣＣＣ）が提案・検
討されている。
しかしながら、高誘電率材料はリーク電流・耐圧等の問
題があり、またＣＣＣは現集積回路にかわる将来の集積
回路と目され６槓層、構造三次元集積回路には適用がむ
ずかしい、そこで、既存の材料？用い、かつ深さ方向に
もスペース？とらないコンデンサが将来のｄＲＡＭ用記
憶素子として必須である。
題があり、またＣＣＣは現集積回路にかわる将来の集積
回路と目され６槓層、構造三次元集積回路には適用がむ
ずかしい、そこで、既存の材料？用い、かつ深さ方向に
もスペース？とらないコンデンサが将来のｄＲＡＭ用記
憶素子として必須である。
本発明の目的は、上記従来の−１阻全解決し、基板表面
利用面積の小さく、かつ、基板深さ方向の所要深度の小
さい、静電容量の大きいｄ ＲＡＭキャパシターの構造
と製造法を提供することにある。
利用面積の小さく、かつ、基板深さ方向の所要深度の小
さい、静電容量の大きいｄ ＲＡＭキャパシターの構造
と製造法を提供することにある。
コンデンサの容量増加手法には、高誘電率材料の使用、
電極面積の増大に大別できる。高誘”１ｌＬｌ材料は一
般に耐圧・リーク電流の問題があり、アイデア実ｇＨ保
証の限りでない。そこで、電極面積増大による手法に層
目した。積層集積回路でμ利用できる深さが半導体層厚
に制限されているため、ＣＣＣ盆この中に押し込めた構
造になっている。
電極面積の増大に大別できる。高誘”１ｌＬｌ材料は一
般に耐圧・リーク電流の問題があり、アイデア実ｇＨ保
証の限りでない。そこで、電極面積増大による手法に層
目した。積層集積回路でμ利用できる深さが半導体層厚
に制限されているため、ＣＣＣ盆この中に押し込めた構
造になっている。
本発明のコンデンサのｍｉｎ基本的にはバリコンの如き
構造となっているので、その垂直断面図において電極は
くし形となっている事が必要である。その形状をつくる
手法として、すでにある塊シケ削って所望の形状にする
方性と、材料を積みあげていって所望の形にするものが
ある。本発明においてはそのいずれも検討を行っており
、前者の実現法としてエツチングの材料選択性？利用し
ている。また後者によるコンデンサ実現法として接合容
量の利用およびコンデンサ形成基板形状に突起もしくは
ひさし形突起のオリ用ケ行っている。
構造となっているので、その垂直断面図において電極は
くし形となっている事が必要である。その形状をつくる
手法として、すでにある塊シケ削って所望の形状にする
方性と、材料を積みあげていって所望の形にするものが
ある。本発明においてはそのいずれも検討を行っており
、前者の実現法としてエツチングの材料選択性？利用し
ている。また後者によるコンデンサ実現法として接合容
量の利用およびコンデンサ形成基板形状に突起もしくは
ひさし形突起のオリ用ケ行っている。
第１図に本発明のｄＲＡＭメモリセルの垂直断面図を示
す。破線２でかこんだ２の部分がコンデンサであり、図
で破線１がかこんだ部分がメモリセルのスイッチング素
子である。図中３は絶縁体でおる。基板４には二酸化ケ
イ素（Ｓ’０ｚ）ｅ選んでいるがシリコン（８ｉ）基板
であってもよいことは自明である。また、本実施例にお
いてはＳｉ？半導体に選んであるが、他の半導体（ゲル
マニウム、あるいはカリウムヒ素等の化合物半導体）で
もよいことも明らかである。
す。破線２でかこんだ２の部分がコンデンサであり、図
で破線１がかこんだ部分がメモリセルのスイッチング素
子である。図中３は絶縁体でおる。基板４には二酸化ケ
イ素（Ｓ’０ｚ）ｅ選んでいるがシリコン（８ｉ）基板
であってもよいことは自明である。また、本実施例にお
いてはＳｉ？半導体に選んであるが、他の半導体（ゲル
マニウム、あるいはカリウムヒ素等の化合物半導体）で
もよいことも明らかである。
このコンデンサを作製プロセスを次に示す。本発明にお
いてはこれを三ａｂの方法で作製した。
いてはこれを三ａｂの方法で作製した。
くプロセス１〉半導体と絶縁膜からなる二層以上の多層
構造のコンデンサ？作製するプロセスについて説明する
。第１の工程はまず第２図および第３図に示される。公
知のイオン打込み技術でマスク５金用いてｎ型半導体７
に不純物イオン６を選択的に打ち込みｐ“層８を半導体
中に形成する工程である。打ち込みエネルギーｒ変えて
複数回打ち込むとｐ“層がＳｌ中に複数層導入される。
構造のコンデンサ？作製するプロセスについて説明する
。第１の工程はまず第２図および第３図に示される。公
知のイオン打込み技術でマスク５金用いてｎ型半導体７
に不純物イオン６を選択的に打ち込みｐ“層８を半導体
中に形成する工程である。打ち込みエネルギーｒ変えて
複数回打ち込むとｐ“層がＳｌ中に複数層導入される。
本実施例ではｐ＋層？２層とした。これに選択エツチン
グ？施し、ｐ＋層のみを除去する（第４図）。
グ？施し、ｐ＋層のみを除去する（第４図）。
これに熱酸化法？用いて半導体表面を酸化膜３でおおう
（第５図）。この酸化膜形成法としては熱酸化法にかぎ
るものではない。この酸化膜をＣＶＤに１よシ高導電性
多結晶Ｓ１９でおおうと所望のコンデンサが完成する（
第６図）。
（第５図）。この酸化膜形成法としては熱酸化法にかぎ
るものではない。この酸化膜をＣＶＤに１よシ高導電性
多結晶Ｓ１９でおおうと所望のコンデンサが完成する（
第６図）。
〈プロセス２＞Ｉ）形半導体、ｎ形半導体を交互に積層
し、その両側面にｐ形半導体、ｎ形半導体を設け、その
接合容量ケ利用したコンデンサの作製プロセスについて
説明する。第１の工程を第７図に示す。公知技術の異方
性エツチングｌＯにより半導体層？エツチングする工程
である。第８図にエツチング終了時のようすを示す。エ
ツチングし、薄くなった５ｉＩｆＩＩ上にＭＢＥＩＩに
よｐｐ型半導体１２、ｎ型半導体７を交互に堆積する。
し、その両側面にｐ形半導体、ｎ形半導体を設け、その
接合容量ケ利用したコンデンサの作製プロセスについて
説明する。第１の工程を第７図に示す。公知技術の異方
性エツチングｌＯにより半導体層？エツチングする工程
である。第８図にエツチング終了時のようすを示す。エ
ツチングし、薄くなった５ｉＩｆＩＩ上にＭＢＥＩＩに
よｐｐ型半導体１２、ｎ型半導体７を交互に堆積する。
この様子を第９図に示す。次に、マスク５ケ用いて、！
〕型半導体７から離れたｐ −ｎ積層部を方向性エツチ
ングで削りとって（第１０図）、第１１図に示す構造に
する。ここへ再びＭＢＥＩＩによりｐ型半導体１２ケ堆
積させ（第１２図）、マスク５を除去するとｐ −ｎ半
導体積層構造をオＵ用したコンデンサが完成する（第１
３図）。
〕型半導体７から離れたｐ −ｎ積層部を方向性エツチ
ングで削りとって（第１０図）、第１１図に示す構造に
する。ここへ再びＭＢＥＩＩによりｐ型半導体１２ケ堆
積させ（第１２図）、マスク５を除去するとｐ −ｎ半
導体積層構造をオＵ用したコンデンサが完成する（第１
３図）。
くプロセス３〉突起もしくはひさしに異種電導形半導体
を交互に堆積・成長させて、その接合容欺金利用するコ
ンデンサの作製プロセスについて説明する。まず、マス
ク５ｔかけて、所望の位置に選択的にイオン打込み６を
する。打込みのエネルギーを選ぶことによシ所望の深さ
に打込みダメージのピーフケ選ぶことができること全利
用して、基板半導体中の望みの深さにダメージ層１３を
形成する。本実施例においてはＳｉイオンを用いたが、
Ｐ、Ｂ等、Ｓｉ以外のイオンでもよいのは自明であ０゜
この工程？第１４図に示す。次に再びマスク５を用いて
この打込み層の一部を異方性ドライエツチング１０によ
シエッチングする。エツチングは等方性でも湿式でもよ
い。この工程ケ第１５図に示す。エツチングは、基板Ｓ
＋がわずか残るように行なう。エツチングが終了した時
の悼子を第１６図に示す。次に、結晶性の悪い所を選択
的にエツチングするエッチャントを用いてエツチング？
実行し、第１７図に示すひさしのついたＳｉ層層形形成
る。ここへ、気相エピタキシー技術を用いて°電導形の
異なるＳｉを交互に堆積する（第１８図）。次に第１９
図に示すように、ｐ−ｎ積層構造の両端を異方性ドライ
エツチング１０によシエッチングした。エツチングは等
方性でも湿式であってもよい。このけずりとった領域に
八′ｉＢｇによりそれぞれｐ形（完２０図）、ｎ形（第
２１図）Ｓｉ’を堆積した。本プロセスにおいて使用し
たマスクを除去（第２２図）して、多層構造キャパシタ
が形匝された。なお、本実施例では、半導体をひさし形
に加工するのにイオン打ち込みとそれによるダメージ層
のエツチングという手法を用いたが、特にこの手法に限
定するものではない。
を交互に堆積・成長させて、その接合容欺金利用するコ
ンデンサの作製プロセスについて説明する。まず、マス
ク５ｔかけて、所望の位置に選択的にイオン打込み６を
する。打込みのエネルギーを選ぶことによシ所望の深さ
に打込みダメージのピーフケ選ぶことができること全利
用して、基板半導体中の望みの深さにダメージ層１３を
形成する。本実施例においてはＳｉイオンを用いたが、
Ｐ、Ｂ等、Ｓｉ以外のイオンでもよいのは自明であ０゜
この工程？第１４図に示す。次に再びマスク５を用いて
この打込み層の一部を異方性ドライエツチング１０によ
シエッチングする。エツチングは等方性でも湿式でもよ
い。この工程ケ第１５図に示す。エツチングは、基板Ｓ
＋がわずか残るように行なう。エツチングが終了した時
の悼子を第１６図に示す。次に、結晶性の悪い所を選択
的にエツチングするエッチャントを用いてエツチング？
実行し、第１７図に示すひさしのついたＳｉ層層形形成
る。ここへ、気相エピタキシー技術を用いて°電導形の
異なるＳｉを交互に堆積する（第１８図）。次に第１９
図に示すように、ｐ−ｎ積層構造の両端を異方性ドライ
エツチング１０によシエッチングした。エツチングは等
方性でも湿式であってもよい。このけずりとった領域に
八′ｉＢｇによりそれぞれｐ形（完２０図）、ｎ形（第
２１図）Ｓｉ’を堆積した。本プロセスにおいて使用し
たマスクを除去（第２２図）して、多層構造キャパシタ
が形匝された。なお、本実施例では、半導体をひさし形
に加工するのにイオン打ち込みとそれによるダメージ層
のエツチングという手法を用いたが、特にこの手法に限
定するものではない。
たとえば、第２３図のように、基板４の上に半導体７と
二酸化シリコン３を形成し、その上に選択的に導電性多
結晶シリコン９を形成する。これに等方性エツチングを
施して二酸化シリコン３ケ除去ターる。これによシ、第
２４図に示すように、半導体？ひさし形状に加工するこ
とが達成される。
二酸化シリコン３を形成し、その上に選択的に導電性多
結晶シリコン９を形成する。これに等方性エツチングを
施して二酸化シリコン３ケ除去ターる。これによシ、第
２４図に示すように、半導体？ひさし形状に加工するこ
とが達成される。
また、第２３図において、半導体層７、二酸化シリコン
全同一の物質、たとえばＳｌにして、これをオーバーエ
ツチングすることにより、第２４図の如きひさし形状半
導体？得る手法でもよい。
全同一の物質、たとえばＳｌにして、これをオーバーエ
ツチングすることにより、第２４図の如きひさし形状半
導体？得る手法でもよい。
上記説明から明らかなように、半導体と絶縁膜からなる
二層以上の多層構造もしくはｐ型半導体とｎ型半導体か
らなる二層以上の多層構造としたコンデンサを半導体メ
モリの記憶部として採用し、その製造法を提供する本発
明によって、半導体メモリセルのキャパシタの半導体層
表面に占める面積および深さを小さく作製し、かつ、充
分な静電谷量會それに与えることが可能となった。これ
によｐ、集積度が高く、ソフトエラー等のおきにくい三
次元半導体メモリの作製が可能となる。
二層以上の多層構造もしくはｐ型半導体とｎ型半導体か
らなる二層以上の多層構造としたコンデンサを半導体メ
モリの記憶部として採用し、その製造法を提供する本発
明によって、半導体メモリセルのキャパシタの半導体層
表面に占める面積および深さを小さく作製し、かつ、充
分な静電谷量會それに与えることが可能となった。これ
によｐ、集積度が高く、ソフトエラー等のおきにくい三
次元半導体メモリの作製が可能となる。
第１図は半導体メモＩＪ（ｄＲＡＭ）の構造の概念図（
縦断面図）、第２図はイオン打込み工程、第３図はイオ
ン打込みによって半導体中に不純物層が２層形成さｎた
説明図、第４図は半導体の断面がくし形となるよう加工
された説明図、第５図は半導体表面に絶縁膜が形成され
た説明図、第６図は半導体／絶縁膜多層構造コンデンサ
の縦断面図、第７図は異方性エツチングによる選択エツ
チング工程、第８図は半導体層が選択エツチングされた
説明図、第９図は異種電導形半導体ｋｐ＋ ｎ交互に堆
積する工程、第１０図は選択エツチング工程、第１１図
は選択エツチングされた後の説明図、第１２図はコンデ
ンサの対向電極形成後の説明図、第１３図はｐ −ｎ積
層構造コンデンサ完成図（縦断面図）、第１４図はイオ
ン打込みにより半導体中にダメージ層金形成する工程、
第１５囚は選択エツチング工程、第１６図は選択エツチ
ング終了時の説明図、第１７図はイオン打込みダメージ
層選択エツチングにより半導体層ひさし形に加工した説
明図、第１８図はひさし形状半導体表面に異種電導型半
導体層を交互に形成した説明図、第１９図はｐ−ｎ積層
半導体層の両端を選択エツチングする工程、第２０，２
１ｔＷはそれぞれ積層構造コンデンサの両電極を形成す
る工程、第２２図はひさし形状半導体表面にｐ型、ｎ型
半導体層？形成したコンデンサの完成間、第２３図はひ
さし形状半導体全形成するためにちょうどそのくぼみｔ
二酸化Ｓｉで埋め友構成をつくった説明図、第２４図は
第２３図で示したものにエツチングを施してひさし形状
半導体層全実現した概略図である。 ■・・・ｎチャネルＭＯ８’）ランジスタ、２・・・半
導体メモリ記憶部コンデンサ、３・・・絶縁体、４・・
・基板絶縁物（Ｓ１０２）、５・・・マスク、６・・・
イオン打込、・ハ ７・・・ｎ型半導体、８・・・ｐ＋
層、９・・・導電性多Ｍ晶Ｓｉ、ｔｏ・・・異方性ドラ
イエツチング、１１・・・Ｓｉ分子線、１２・・・ｐ型
半導体、１３・・・イオン第１図 第 Ｚ 図 聞４図 俵 χ５ 図 第 ７ 図 ％３［２］ χ ９［２］ χ １０ 図 第 ＩＺ 口 χ １３ 口 第 １４ 図 第 １５ 図 第 １６ 口 第 １７ （２） 第 １δ 図 完 ２２ ７ 兜 ２４ 図 第１頁の続き ０発 明 者 酒井芳男 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 角南英夫 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
縦断面図）、第２図はイオン打込み工程、第３図はイオ
ン打込みによって半導体中に不純物層が２層形成さｎた
説明図、第４図は半導体の断面がくし形となるよう加工
された説明図、第５図は半導体表面に絶縁膜が形成され
た説明図、第６図は半導体／絶縁膜多層構造コンデンサ
の縦断面図、第７図は異方性エツチングによる選択エツ
チング工程、第８図は半導体層が選択エツチングされた
説明図、第９図は異種電導形半導体ｋｐ＋ ｎ交互に堆
積する工程、第１０図は選択エツチング工程、第１１図
は選択エツチングされた後の説明図、第１２図はコンデ
ンサの対向電極形成後の説明図、第１３図はｐ −ｎ積
層構造コンデンサ完成図（縦断面図）、第１４図はイオ
ン打込みにより半導体中にダメージ層金形成する工程、
第１５囚は選択エツチング工程、第１６図は選択エツチ
ング終了時の説明図、第１７図はイオン打込みダメージ
層選択エツチングにより半導体層ひさし形に加工した説
明図、第１８図はひさし形状半導体表面に異種電導型半
導体層を交互に形成した説明図、第１９図はｐ−ｎ積層
半導体層の両端を選択エツチングする工程、第２０，２
１ｔＷはそれぞれ積層構造コンデンサの両電極を形成す
る工程、第２２図はひさし形状半導体表面にｐ型、ｎ型
半導体層？形成したコンデンサの完成間、第２３図はひ
さし形状半導体全形成するためにちょうどそのくぼみｔ
二酸化Ｓｉで埋め友構成をつくった説明図、第２４図は
第２３図で示したものにエツチングを施してひさし形状
半導体層全実現した概略図である。 ■・・・ｎチャネルＭＯ８’）ランジスタ、２・・・半
導体メモリ記憶部コンデンサ、３・・・絶縁体、４・・
・基板絶縁物（Ｓ１０２）、５・・・マスク、６・・・
イオン打込、・ハ ７・・・ｎ型半導体、８・・・ｐ＋
層、９・・・導電性多Ｍ晶Ｓｉ、ｔｏ・・・異方性ドラ
イエツチング、１１・・・Ｓｉ分子線、１２・・・ｐ型
半導体、１３・・・イオン第１図 第 Ｚ 図 聞４図 俵 χ５ 図 第 ７ 図 ％３［２］ χ ９［２］ χ １０ 図 第 ＩＺ 口 χ １３ 口 第 １４ 図 第 １５ 図 第 １６ 口 第 １７ （２） 第 １δ 図 完 ２２ ７ 兜 ２４ 図 第１頁の続き ０発 明 者 酒井芳男 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 角南英夫 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
Claims (1)
- 【特許請求の範囲】 １、半導体メモリにおいて、その記憶部であるコンデン
サが、半導体と絶縁膜からなる二層以上の多層構造もし
くはｐ型半導体とｎ型半導体からなる二層以上の多層構
造であることを特徴とした半導体メモリっ ２、半導体中に異種電導型高濃度不純物層２一層以上設
け、これ？選択エッチする事により多層コンデンサのｐ
型ｓＬ＜はｎ型いずれかの電気伝導型の半導体部を形成
し、この表面に絶縁膜、対向！他となる半導体部音形成
することにより多層構造コンデンサとすることｔ特徴と
する半導体メモリの製造方法。 ３、 ％許請求の帷囲第２項において、突起もしくはひ
さし形状？有する半導体表面に、それとは異種の電気伝
導形の半導体を堆積することによ＃）ｐ−ｎ接合を形成
すること？特徴とした半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115840A JPS609154A (ja) | 1983-06-29 | 1983-06-29 | 半導体メモリとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115840A JPS609154A (ja) | 1983-06-29 | 1983-06-29 | 半導体メモリとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609154A true JPS609154A (ja) | 1985-01-18 |
Family
ID=14672419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115840A Pending JPS609154A (ja) | 1983-06-29 | 1983-06-29 | 半導体メモリとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609154A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS61245560A (ja) * | 1985-04-23 | 1986-10-31 | Agency Of Ind Science & Technol | 半導体集積回路用キヤバシタ |
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-
1983
- 1983-06-29 JP JP58115840A patent/JPS609154A/ja active Pending
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