JPS62222665A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS62222665A JPS62222665A JP61066406A JP6640686A JPS62222665A JP S62222665 A JPS62222665 A JP S62222665A JP 61066406 A JP61066406 A JP 61066406A JP 6640686 A JP6640686 A JP 6640686A JP S62222665 A JPS62222665 A JP S62222665A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置の構造に関する。
従来の半導体記憶装置の構造は、第２図に示す様な構造
をしていて、半纏体基板中に達して設けられた溝部に拡
散された不純ｖｗを第１のキャパシタ電極とし、中ヤバ
シタ用絶縁瞑を介して設けた電極を第２の電極として、
それぞれの電極間の容量を利用していた。
をしていて、半纏体基板中に達して設けられた溝部に拡
散された不純ｖｗを第１のキャパシタ電極とし、中ヤバ
シタ用絶縁瞑を介して設けた電極を第２の電極として、
それぞれの電極間の容量を利用していた。
しかし、上記従来の技術では、微細化に対し、十分な容
置を得ようとすると、溝部が深かく必髪となり、溝堀り
技術及び溝埋め技術に大きな負荷となり限界がある。
置を得ようとすると、溝部が深かく必髪となり、溝堀り
技術及び溝埋め技術に大きな負荷となり限界がある。
本発明は、この様な問題を解決するもので、その目的と
するところは、微細化に対し、最小限の溝堀りで、十分
な容量を有する号頼性の爾い半導体記憶装置を提供する
事と、自由な配線を可能とする事とを目的とする。
するところは、微細化に対し、最小限の溝堀りで、十分
な容量を有する号頼性の爾い半導体記憶装置を提供する
事と、自由な配線を可能とする事とを目的とする。
（リ α）半導体基板表面から基板中に達して設けられ
た溝部と ｂ）この溝部に対して拡散された不純物層）ｉｌ−％１
キャパシタ電極とじて Ｃ）この溝部第１キャパシタ電極に対し、キャパシタ用
絶縁膜を介して設けられる１Ｊｉ極ご第２キャパシタ電
極として ｄ）前記＠２キャパシタ電極に対し、キャパシタ用絶縁
膜を介して設けられた電極を第３キャパシタ電極として ｅ）第２キャパシタ電極と、第１第３キャパシタ１４１
極の間で、容置またくわえる構造の溝型キャパシタ企具
備した事を特徴とする半導体記ｔは装置。
た溝部と ｂ）この溝部に対して拡散された不純物層）ｉｌ−％１
キャパシタ電極とじて Ｃ）この溝部第１キャパシタ電極に対し、キャパシタ用
絶縁膜を介して設けられる１Ｊｉ極ご第２キャパシタ電
極として ｄ）前記＠２キャパシタ電極に対し、キャパシタ用絶縁
膜を介して設けられた電極を第３キャパシタ電極として ｅ）第２キャパシタ電極と、第１第３キャパシタ１４１
極の間で、容置またくわえる構造の溝型キャパシタ企具
備した事を特徴とする半導体記ｔは装置。
（２） 溝型キャパシタの第２キャパシタ′亀毬材を
用いて、同時にトランジスタゲー）′＃ＪＬ極又は１配
線を形成する事を特徴とする特許請求の範囲第１項記載
の半導体記（Ｊｉ装置。
用いて、同時にトランジスタゲー）′＃ＪＬ極又は１配
線を形成する事を特徴とする特許請求の範囲第１項記載
の半導体記（Ｊｉ装置。
（３）前記トランジスタゲート電極又は配線号溝型キャ
パシタの第３キャパシタ′ｒＪｉ極材を用い形成する事
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。
パシタの第３キャパシタ′ｒＪｉ極材を用い形成する事
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。
本発明の作用を述べれば、半導体基板に溝部を形成し、
この溝部に３電極構造のキャパシタを形成する事で、２
＠極構造に対し、キャパシタ実面積が約２倍にする事が
できる。
この溝部に３電極構造のキャパシタを形成する事で、２
＠極構造に対し、キャパシタ実面積が約２倍にする事が
できる。
以下本発明について、実施例に基づき詳細に設朗する。
本発明の半導体記憶装置は基本的には、第１図に示され
る断面構造を有する。
る断面構造を有する。
以下、工程を追いながら説明する。
まずＰ型シリコン基板にＬＯＣＯ３（１０４）を形成し
、Ｒエコで溝部（１０２）を形成する。
、Ｒエコで溝部（１０２）を形成する。
その後、ｎ型不純物を拡散し、ｎ型拡散領域（１０６）
を形成し第１キャパシタ絶縁膜（１０５）とゲート膜（
１１２）を同時に形成する。
を形成し第１キャパシタ絶縁膜（１０５）とゲート膜（
１１２）を同時に形成する。
ついで第２′戒極材としてポリシリコンを気相成長法に
より形成し、フォトエツチングして第２キャパシタ電極
（１０６）及びゲート電極（１ｏ９）を形成し、全面に
ｎ＋型不純物を注入して、ｎ＋型ソース領域（１１０）
及びドレイン領域（１１１）を形成する。
より形成し、フォトエツチングして第２キャパシタ電極
（１０６）及びゲート電極（１ｏ９）を形成し、全面に
ｎ＋型不純物を注入して、ｎ＋型ソース領域（１１０）
及びドレイン領域（１１１）を形成する。
ついで、キャパシタ用絶縁ｇ （１０７）を第２キャパ
シタ電極の酸化により形成し、第２電極材としてポリシ
リコンを気相成長法により形成し、フォトエツチングし
て、第３キャパシタ電極（１０日）及び配線（１１５）
を形成し、気相成長法により層間絶縁製（１１３）を形
成し、コンタクト部分ごフォトエッチにより形成し、ピ
ット配線（１１４）を形成する。（第１図） 本実施例の中で、第２電極材及び第３電極材としてポリ
シリコンを使用しているが、これに限定されるものでは
ない。また第２電極材でゲート’ｉｔ極（１０９）を形
成しているが第２電極材で配線を形成する事も可能であ
るし、第３電極材でゲート電極（１０９）を形成しても
良い。
シタ電極の酸化により形成し、第２電極材としてポリシ
リコンを気相成長法により形成し、フォトエツチングし
て、第３キャパシタ電極（１０日）及び配線（１１５）
を形成し、気相成長法により層間絶縁製（１１３）を形
成し、コンタクト部分ごフォトエッチにより形成し、ピ
ット配線（１１４）を形成する。（第１図） 本実施例の中で、第２電極材及び第３電極材としてポリ
シリコンを使用しているが、これに限定されるものでは
ない。また第２電極材でゲート’ｉｔ極（１０９）を形
成しているが第２電極材で配線を形成する事も可能であ
るし、第３電極材でゲート電極（１０９）を形成しても
良い。
この様に、溝型キャパシタを３電極構造とする事により
、微細化に対しても十分な容量を確保し信頼性の高い半
導体記憶装置を得られた。
、微細化に対しても十分な容量を確保し信頼性の高い半
導体記憶装置を得られた。
また、キャパシタ電極とゲート電極や配線を同時に形成
できるため素子活度を大さくする事ができた。
できるため素子活度を大さくする事ができた。
以上述べた様に、半導体基板表面から基板中に達して設
けられた溝部の中に三電極構造のキャパシタを形成する
事で、微細化によっても、無理な溝堀り深さ、溝埋め技
術を必！とせずに、十分な容危号得る事が可能となりた
。
けられた溝部の中に三電極構造のキャパシタを形成する
事で、微細化によっても、無理な溝堀り深さ、溝埋め技
術を必！とせずに、十分な容危号得る事が可能となりた
。
また、キャパシタ電極材ご他の目的に使用した事で索子
密度を高める事ができる様になった。
密度を高める事ができる様になった。
第１図は本開明による半４体記憶装置の実施例を示す断
面図。 第２図は従来のダイナミックメモリーを示ス断面図。 １０１．２０１・・・・・・Ｐ型半導体基板１０２．２
０２・・・・・・溝 部 １０３．２０３・・・・・・トランジスタ一部分１０４
．２０４・・・・・・索子分離 １０５．２０７・・・・・・第１キャパシタ絶縁膜１０
６．２０Ｂ・・・・・・第２キャパシタ寛極１０７・・
・・・・・・・・・・・・・・・・第２キャパシタ絶縁
展１０８・・・・・・・・・・・・・・・・・・第３キ
ャパシタ電極１０９．２０９・・・・・・ゲート′ｔＬ
極１１０．２１０・・・・・・ｎ＋ソース領域１１１．
２１１・・・・・・ｎ＋ドレイン領域１１２．２１２・
・・・・・ゲート絶縁膜１１３．２１５・・・・・・層
間絶縁膜１１４．２１４・・・・・・ビット配線１１５
・・・・・・・・・・・・・・・・・・配 線１１６．
２１６・・・・・・ｎ型拡散領域以上
面図。 第２図は従来のダイナミックメモリーを示ス断面図。 １０１．２０１・・・・・・Ｐ型半導体基板１０２．２
０２・・・・・・溝 部 １０３．２０３・・・・・・トランジスタ一部分１０４
．２０４・・・・・・索子分離 １０５．２０７・・・・・・第１キャパシタ絶縁膜１０
６．２０Ｂ・・・・・・第２キャパシタ寛極１０７・・
・・・・・・・・・・・・・・・・第２キャパシタ絶縁
展１０８・・・・・・・・・・・・・・・・・・第３キ
ャパシタ電極１０９．２０９・・・・・・ゲート′ｔＬ
極１１０．２１０・・・・・・ｎ＋ソース領域１１１．
２１１・・・・・・ｎ＋ドレイン領域１１２．２１２・
・・・・・ゲート絶縁膜１１３．２１５・・・・・・層
間絶縁膜１１４．２１４・・・・・・ビット配線１１５
・・・・・・・・・・・・・・・・・・配 線１１６．
２１６・・・・・・ｎ型拡散領域以上
Claims (3)
- （１）ａ）半導体基板表面から基板中に達して設けられ
た溝部と ｂ）この溝部に対して拡散された不純物層を第１キャパ
シタ電極として ｃ）この溝部第１キャパシタ電極に対し、キャパシタ用
絶縁膜を介して設けられた電極を第２キャパシタ電極と
して ｄ）前記第２キャパシタ電極に対し、キャパシタ用絶縁
膜を介して設けられた電極を第３キャパシタ電極として ｅ）第２キャパシタ電極と第１第３キャパシタ電極の間
で、容量をたくわえる構造の溝型キャパシタを具備した
事を特徴とする半導体記憶装置。 - （２）溝型キャパシタの第２キャパシタ電極材を用いて
、同時にトランジスタゲート電極又は、配線を形成する
事を特徴とする特許請求の範囲第１項記載の半導体記憶
装置。 - （３）前記トランジスタゲート電極又は配線を溝型キャ
パシタの第３キャパシタ電極材を用い形成する事を特徴
とする特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066406A JPH0783059B2 (ja) | 1986-03-25 | 1986-03-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066406A JPH0783059B2 (ja) | 1986-03-25 | 1986-03-25 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222665A true JPS62222665A (ja) | 1987-09-30 |
| JPH0783059B2 JPH0783059B2 (ja) | 1995-09-06 |
Family
ID=13314883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61066406A Expired - Lifetime JPH0783059B2 (ja) | 1986-03-25 | 1986-03-25 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783059B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156445A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
| JPS61239661A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | 半導体記憶装置 |
-
1986
- 1986-03-25 JP JP61066406A patent/JPH0783059B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156445A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
| JPS61239661A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783059B2 (ja) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |