JPS6316657A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6316657A JPS6316657A JP61159603A JP15960386A JPS6316657A JP S6316657 A JPS6316657 A JP S6316657A JP 61159603 A JP61159603 A JP 61159603A JP 15960386 A JP15960386 A JP 15960386A JP S6316657 A JPS6316657 A JP S6316657A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に。
ダイナミック型ランダムアクセスメモリを備えた半導体
集積回路袋＠（以下、ＤＲＡＭという）に適用して有効
な技術に関するものである。
集積回路袋＠（以下、ＤＲＡＭという）に適用して有効
な技術に関するものである。
ＤＲＡＭを構成するメモリセルは、ｎチャネル型のスイ
ッチ用ＭＩＳＦＥＴと情報蓄積用容量素子との直列回路
で構成されている。情報蓄積用容量素子は、ｉ型の半導
体基板（又はウェル領域）の主面上に、誘電体膜、導電
層を順次重ね合せたＭＩｓ型容量素子で構成されている
。この情報蓄積用容量素子は、１″′又は゛′０′″０
″′成する電荷を半導体基板内に形成される空乏領域内
に蓄積している。
ッチ用ＭＩＳＦＥＴと情報蓄積用容量素子との直列回路
で構成されている。情報蓄積用容量素子は、ｉ型の半導
体基板（又はウェル領域）の主面上に、誘電体膜、導電
層を順次重ね合せたＭＩｓ型容量素子で構成されている
。この情報蓄積用容量素子は、１″′又は゛′０′″０
″′成する電荷を半導体基板内に形成される空乏領域内
に蓄積している。
このように構成されるＤＲＡＭのメモリセルは、情報蓄
積用容量素子の空乏領域内に、α線で半導体基板内に生
じる少数キャリアを捕獲し易い、つまり、情報蓄積用容
量素子の電荷蓄積量に変動を生じ、ソフトエラーを発生
し易い問題がある。
積用容量素子の空乏領域内に、α線で半導体基板内に生
じる少数キャリアを捕獲し易い、つまり、情報蓄積用容
量素子の電荷蓄積量に変動を生じ、ソフトエラーを発生
し易い問題がある。
そこで、本願出願人により先に出願された特開昭６０−
４６０６７号公報に記載される技術は、ソフトエラーを
防止するために有効である。
４６０６７号公報に記載される技術は、ソフトエラーを
防止するために有効である。
この技術は、ｐ型半導体領域の主面上に、誘電体膜、ス
イッチ用Ｍ Ｉ Ｓ ＦＥＴの一方のｒ１″型半導体領
域に接続される導電層を順次重ね合せて情報Ｍ積用容量
素子を構成している。ｐ型半導体領域は、情報蓄積用容
量素子の一方の電極を構成し、半導体基板と同一導電型
でそれよりも高不純物濃度で構成されている。前記導電
層は、情報蓄積用容量素子の他方の電極を構成している
。この情報蓄積用容量素子は、半導体基板内に空乏領域
が形成されず、多数キャリアを情報となる電荷として使
用しているので、半導体基板内の少数キャリアの影響を
受けない。つまり、この技術は、α線によるソフトエラ
ーを防止することができる特徴を有している。
イッチ用Ｍ Ｉ Ｓ ＦＥＴの一方のｒ１″型半導体領
域に接続される導電層を順次重ね合せて情報Ｍ積用容量
素子を構成している。ｐ型半導体領域は、情報蓄積用容
量素子の一方の電極を構成し、半導体基板と同一導電型
でそれよりも高不純物濃度で構成されている。前記導電
層は、情報蓄積用容量素子の他方の電極を構成している
。この情報蓄積用容量素子は、半導体基板内に空乏領域
が形成されず、多数キャリアを情報となる電荷として使
用しているので、半導体基板内の少数キャリアの影響を
受けない。つまり、この技術は、α線によるソフトエラ
ーを防止することができる特徴を有している。
本発明者は、前述のＤＲＡＭの電気的信頼性について検
討を行った結果、次の問題点が生じることを見出した。
討を行った結果、次の問題点が生じることを見出した。
前記情報蓄積用容量素子のｐ型半導体領域は、少数キャ
リアを捕獲する空乏領域が半導体基板内に形成されない
ようにするため、高不純物濃度で構成する必要がある。
リアを捕獲する空乏領域が半導体基板内に形成されない
ようにするため、高不純物濃度で構成する必要がある。
しかしながら、ｐ型半導体領域は、スイッチ用ＭＩＳＦ
ＥＴの一方の１１°型半導体領域と接触しているので、
高不純物濃度で構成するとｐｎ接合耐圧が低下するａ
ｐ ｎ接合耐圧の低下は、パンチスルーによる情報の破
壊を生じる。このため、ｐ型半導体領域を高不純物濃度
で構成することができないという間Ｍを生じる。
ＥＴの一方の１１°型半導体領域と接触しているので、
高不純物濃度で構成するとｐｎ接合耐圧が低下するａ
ｐ ｎ接合耐圧の低下は、パンチスルーによる情報の破
壊を生じる。このため、ｐ型半導体領域を高不純物濃度
で構成することができないという間Ｍを生じる。
また、ｐ型半導体領域の不純物濃度を高くするためには
、前記ｎ°型半導体領域と離隔すればよいが、メモリセ
ル面積が増大し、ＤＲＡＭの集積度を低下させるという
問題を生じる。
、前記ｎ°型半導体領域と離隔すればよいが、メモリセ
ル面積が増大し、ＤＲＡＭの集積度を低下させるという
問題を生じる。
本発明の目的は、ＤＲＡＭにおいて、情報蓄積用容量素
子のｐ型半導体領域を高不純物濃度で構成し、ソフトエ
ラーを低減すると共に、高集積化を図ることが可能な技
術を提供することにある。
子のｐ型半導体領域を高不純物濃度で構成し、ソフトエ
ラーを低減すると共に、高集積化を図ることが可能な技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明楯書の記述及び添付図面によって明らかになるであろ
う。
明楯書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
ＤＲＡＭにおいて、基板の第１素子形成領域にスイッチ
用Ｍ Ｉ Ｓ ＦＥＴを構成し、前記第１素子形成領域
と異なる高さの第２素子形成領域に、基板と同一導電型
でかつそれよりも高不純物濃度の半導体領域を有する情
報蓄積用容量素子を構成する。
用Ｍ Ｉ Ｓ ＦＥＴを構成し、前記第１素子形成領域
と異なる高さの第２素子形成領域に、基板と同一導電型
でかつそれよりも高不純物濃度の半導体領域を有する情
報蓄積用容量素子を構成する。
上記した手段によれば、前記情報蓄積用容量素子の半導
体領域とスイッチ用Ｍ Ｉ Ｓ ＦＥＴのソース又はト
レイン領域との離隔寸法を、基板主面と垂直方向に確保
することができるので、前記半導体領域を高不純物濃度
で構成してソフトエラーを低減すると共に、メモリセル
の平面的な面積を縮小して高集積化を図ることができる
。
体領域とスイッチ用Ｍ Ｉ Ｓ ＦＥＴのソース又はト
レイン領域との離隔寸法を、基板主面と垂直方向に確保
することができるので、前記半導体領域を高不純物濃度
で構成してソフトエラーを低減すると共に、メモリセル
の平面的な面積を縮小して高集積化を図ることができる
。
以下、本発明の構成について、フォールプツトピットラ
イン方式を採用するＤＲＡＭに本発明を適用した一実施
例とともに説明する。
イン方式を採用するＤＲＡＭに本発明を適用した一実施
例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、そのねり返しの説明は省略する。
符号を付け、そのねり返しの説明は省略する。
本発明の一実施例であるＤＲＡＭのメモリセルを第１図
（要部平面図）で示し、第１図の［−■線で切った断面
を第２図で示す。
（要部平面図）で示し、第１図の［−■線で切った断面
を第２図で示す。
第１図において、ｌは単結晶シリコンからなるｐ−型の
半導体基板（又はウェル領域）である、半導体基板１は
１例えば、 ｔｏ” ’ ［ａｔｏｍｓ／ａｍ３］程
度の低不純物濃度で構成されている。
半導体基板（又はウェル領域）である、半導体基板１は
１例えば、 ｔｏ” ’ ［ａｔｏｍｓ／ａｍ３］程
度の低不純物濃度で構成されている。
半導体素子形成領域間の半導体基板１の主面には、フィ
ールド絶縁膜２、ｐ型のチャネルストッパ領域３が設け
られている。フィールド絶縁膜２、チャネルストッパ領
域３の夫々は、半導体素子間（メモリセル間）を電気的
に分離するように構成されている。
ールド絶縁膜２、ｐ型のチャネルストッパ領域３が設け
られている。フィールド絶縁膜２、チャネルストッパ領
域３の夫々は、半導体素子間（メモリセル間）を電気的
に分離するように構成されている。
ＤＲＡＭのメモリセルは、フィールド絶縁ｔｌＫ２で囲
まれた領域であって、半導体基板１の主面に。
まれた領域であって、半導体基板１の主面に。
ｎチャネルＭＩ ５ＦＥＴＱと情報蓄積用容量素子Ｃと
の直列回路で構成されている。
の直列回路で構成されている。
情報蓄積用容量素子Ｃは、半導体基板ｌの第１素子形成
領域ＩＡの主面に形成され、Ｐ°型半導体領域４．誘電
体膜６、導１１！層７の夫々を順次重ね合せて構成され
ている。
領域ＩＡの主面に形成され、Ｐ°型半導体領域４．誘電
体膜６、導１１！層７の夫々を順次重ね合せて構成され
ている。
Ｐ゛型半導体領域４は、情報蓄積用容量素子の一方の電
極を構成し、空乏領域が半導体基板１内に形成されない
ように、高不純物濃度で構成されている。ｐ４４型半導
領域４は、例えば、 １０” ’ ［ａｔＯｍｓｌｃ
ＩＩ１３］程度の高不純物濃度と０．２［μｍ］程度の
深さとで構成する。ｐ°型半導体領域４の不純物濃度は
、ｎチャネルＭＩ ５ＦＥＴＱのソース。
極を構成し、空乏領域が半導体基板１内に形成されない
ように、高不純物濃度で構成されている。ｐ４４型半導
領域４は、例えば、 １０” ’ ［ａｔＯｍｓｌｃ
ＩＩ１３］程度の高不純物濃度と０．２［μｍ］程度の
深さとで構成する。ｐ°型半導体領域４の不純物濃度は
、ｎチャネルＭＩ ５ＦＥＴＱのソース。
ドレイン領域の不純物濃度に関係なく、独立的に設定す
ることができる。Ｐ゛型半導体領域４は、できる限り不
純物濃度を高くした方が空乏領域の形成を低減できるが
、その主面に熱酸化で酸化シリコン膜を形成すると、こ
の酸化シリコン膜に欠陥が発生し易くなる。酸化シリコ
ン膜は誘電体膜６として使用するので、ｐ°型半導体領
域４は、前記欠陥を生じない程度に、前述の値の高不純
物濃度で構成する。
ることができる。Ｐ゛型半導体領域４は、できる限り不
純物濃度を高くした方が空乏領域の形成を低減できるが
、その主面に熱酸化で酸化シリコン膜を形成すると、こ
の酸化シリコン膜に欠陥が発生し易くなる。酸化シリコ
ン膜は誘電体膜６として使用するので、ｐ°型半導体領
域４は、前記欠陥を生じない程度に、前述の値の高不純
物濃度で構成する。
誘電体膜６は、前述のように、ｐ°型半導体領域４の主
面を酸化して形成した酸化シリコン膜で構成する。また
、誘電体膜６は、酸化シリコン膜と窒化シリコン膜との
複合膜で構成してもよい。
面を酸化して形成した酸化シリコン膜で構成する。また
、誘電体膜６は、酸化シリコン膜と窒化シリコン膜との
複合膜で構成してもよい。
導電層７は、一部がＭＩＳＦＥＴＱの一方のｒｌ’型半
導体領域１０（実際にはｒｌ’型半導体領域７Ａ）に接
続され、情報蓄積用容量素子Ｃの他方の電極を構成して
いる。導電層７は、例えばｎ型不純物（ヒ素又はリン）
が導入された多結晶シリコン膜で構成されている。
導体領域１０（実際にはｒｌ’型半導体領域７Ａ）に接
続され、情報蓄積用容量素子Ｃの他方の電極を構成して
いる。導電層７は、例えばｎ型不純物（ヒ素又はリン）
が導入された多結晶シリコン膜で構成されている。
ｎチャネルＭＩＳＦＥＴ（メモリセルの選択用スイッチ
素子）Ｑは、半導体基板ｌの第２素子形成領域ＩＢの主
面に形成され、ゲート絶縁［８Ｂ。
素子）Ｑは、半導体基板ｌの第２素子形成領域ＩＢの主
面に形成され、ゲート絶縁［８Ｂ。
ゲート電極９．ソース、ドレイン領域である一対のｎ１
型半導体領域１０で構成されている。
型半導体領域１０で構成されている。
第２素子形成領域ＩＢの主面嗅、前記第１１／４子形成
領域ＩＡの主面に比べて、半導体基ｍｌに垂直方向に低
く構成されている。つまり、第１素子形成領域ＬＡの主
面、第２素子形成領域ＩＢの主面の夫々は、異なる高さ
で構成されている。
領域ＩＡの主面に比べて、半導体基ｍｌに垂直方向に低
く構成されている。つまり、第１素子形成領域ＬＡの主
面、第２素子形成領域ＩＢの主面の夫々は、異なる高さ
で構成されている。
ゲート電極９は、多結晶シリコン膜、高融点金属（Ｍ
ｏ 、 Ｔ ｉ 、 Ｔ ａ 、 Ｗ ） ｖ若しくは
高融点金属シリサイド（ＭｏＳｉ２．ＴｉＳｉ２．Ｔａ
Ｓｉ２．ＷＳｘ２）膜の単層、又はそれらの複合膜で構
成する。ゲート電極９は、フィールド絶縁膜２上部、絶
縁膜８Δを介した導電層７上部を第１方向に延在するワ
ード＃（ＷＬ）９Ａと一体に構成されている。
ｏ 、 Ｔ ｉ 、 Ｔ ａ 、 Ｗ ） ｖ若しくは
高融点金属シリサイド（ＭｏＳｉ２．ＴｉＳｉ２．Ｔａ
Ｓｉ２．ＷＳｘ２）膜の単層、又はそれらの複合膜で構
成する。ゲート電極９は、フィールド絶縁膜２上部、絶
縁膜８Δを介した導電層７上部を第１方向に延在するワ
ード＃（ＷＬ）９Ａと一体に構成されている。
ソース、ドレイン領域であるｎ°型半導体領域１０は、
ｔｏ” ’ ［ａｔｏｍｓ／ｃｍ３］程度の高不純物
濃度と０．２［μｍ］程度の接合深さで構成されている
。
ｔｏ” ’ ［ａｔｏｍｓ／ｃｍ３］程度の高不純物
濃度と０．２［μｍ］程度の接合深さで構成されている
。
一方の半導体領域１０と前記導電層７との接続は。
延在させた導ｔｌｔｙ！Ｊ７の一部からｎ型不純物を半
導体基板１の主面に拡散して形成したｎ゛型半導体領域
７Ａを介在して行われる。導電層７の一部は、第１素子
形成領域ＩＡと第２素子形成領域１１３との段差で生じ
る側壁に、自己整合的に形成した絶縁膜５に沿って延在
している。前記段差は、例えば、０．５［μｍ］程度で
構成されるにのように、半導体基板１の第２素子形成領
域ＩＢにＭＩＳＦＥＴＱを構成し、前記第２素子形成領
域ＩＢと異なる高さの第１素子形成領域ＩＡに、高不純
物濃度のＰ°型半導体領域４を有する情報蓄積用容量素
子Ｃを構成することにより、ｐ゛型半導体領域４とＭＩ
ＳＦＥＴＱのｒｌ’型半導体領域１０（又は７Δ）との
離隔寸法を、半導体基板４主面と垂直方向に確保するこ
とができる。したがって、ｒｌ’型半導体領域１０に関
係なく、独立的にｐ゛型半導体領域４を高不純物濃度で
構成できるので、半導体基板１内に少数キャリアを捕獲
する空乏領域が形成されず、ソフトエラーを低減するこ
とができる。また、Ｐ゛型半導体領域４とｎ゛型半導体
領域１０との離隔寸法を、半導体基板ｌ土面に垂直方向
で確保することができるので、メモリセルの平面的な面
積を縮小し、ＤＲＡＭの高集積化を図ることができる。
導体基板１の主面に拡散して形成したｎ゛型半導体領域
７Ａを介在して行われる。導電層７の一部は、第１素子
形成領域ＩＡと第２素子形成領域１１３との段差で生じ
る側壁に、自己整合的に形成した絶縁膜５に沿って延在
している。前記段差は、例えば、０．５［μｍ］程度で
構成されるにのように、半導体基板１の第２素子形成領
域ＩＢにＭＩＳＦＥＴＱを構成し、前記第２素子形成領
域ＩＢと異なる高さの第１素子形成領域ＩＡに、高不純
物濃度のＰ°型半導体領域４を有する情報蓄積用容量素
子Ｃを構成することにより、ｐ゛型半導体領域４とＭＩ
ＳＦＥＴＱのｒｌ’型半導体領域１０（又は７Δ）との
離隔寸法を、半導体基板４主面と垂直方向に確保するこ
とができる。したがって、ｒｌ’型半導体領域１０に関
係なく、独立的にｐ゛型半導体領域４を高不純物濃度で
構成できるので、半導体基板１内に少数キャリアを捕獲
する空乏領域が形成されず、ソフトエラーを低減するこ
とができる。また、Ｐ゛型半導体領域４とｎ゛型半導体
領域１０との離隔寸法を、半導体基板ｌ土面に垂直方向
で確保することができるので、メモリセルの平面的な面
積を縮小し、ＤＲＡＭの高集積化を図ることができる。
ＭＩ ５ＦＥＴＱ、情報蓄積用容量素子Ｃの夫々は、層
間絶縁膜１１で覆われている。Ｍ Ｉ Ｓ Ｉ” ＥＴ
Ｑの他方のｒ１°型半導体領域ｌＯ上部の層間絶縁膜１
１には、接続孔１２が設けられている。層間絶縁膜１１
上部には、接続孔１２を通してｎ°型半導体領域１０と
接続され、第１方向と交差する第２方向に延在するデー
タ線（ＤＬ）１３が設けられている。データ線１３は、
例えば、アルミニウム膜若しくは所定の添加物（Ｓｉ、
Ｃｕ）が含有さ九たアルミニウム膜で構成されている。
間絶縁膜１１で覆われている。Ｍ Ｉ Ｓ Ｉ” ＥＴ
Ｑの他方のｒ１°型半導体領域ｌＯ上部の層間絶縁膜１
１には、接続孔１２が設けられている。層間絶縁膜１１
上部には、接続孔１２を通してｎ°型半導体領域１０と
接続され、第１方向と交差する第２方向に延在するデー
タ線（ＤＬ）１３が設けられている。データ線１３は、
例えば、アルミニウム膜若しくは所定の添加物（Ｓｉ、
Ｃｕ）が含有さ九たアルミニウム膜で構成されている。
次に、このように構成されるＤ ＲＡ Ｍの製造方法に
ついて、第３図乃至第８図（各製造工程毎に示すメモリ
セルの要部断面図）を用いて簡単に説明する。
ついて、第３図乃至第８図（各製造工程毎に示すメモリ
セルの要部断面図）を用いて簡単に説明する。
まず、半導体基板ｌの主面に絶縁膜２Ａを形成し、第３
図に示すように、半導体素子形成領域間の半導体基板１
の主面に、フィールド絶縁膜２及びｐ型のチャネルスト
ッパ領域３を形成する。
図に示すように、半導体素子形成領域間の半導体基板１
の主面に、フィールド絶縁膜２及びｐ型のチャネルスト
ッパ領域３を形成する。
次に、半導体素子形成領域、つまり第１素子形成領域及
び第２素子形成領域の半導体基板１の主面部に、Ｐ″型
半導体領域４を形成する。Ｐ′型半導体領域４は１例え
ば、イオン打込みで形成する。
び第２素子形成領域の半導体基板１の主面部に、Ｐ″型
半導体領域４を形成する。Ｐ′型半導体領域４は１例え
ば、イオン打込みで形成する。
そして、第４図に示すように、半導体基板１の主面をエ
ツチング除去し、第１素子形成領域ＩＡ、その土面に比
べて低い主面を有する第２素子形成領域ＩＢの夫々を形
成する。第２１７４子形成領域１８は、エツチング除去
の際にＰ゛型半導体領域４も除去されるので、ｐ゛型半
導体領域４は、第１素子形成領域Ｉ Ａだけに形成され
る６前記エツチング除去は１例えば、反応性イオンエツ
チング等の異方性エツチングで行い、第１素子形成領域
ＩＡと第２素子形成領域ＩＢとの段差による側壁は半導
体基板１の主面に略垂直に形成する。また、前記側壁は
、多少のテーパ形状を有するように構成してもよい。
ツチング除去し、第１素子形成領域ＩＡ、その土面に比
べて低い主面を有する第２素子形成領域ＩＢの夫々を形
成する。第２１７４子形成領域１８は、エツチング除去
の際にＰ゛型半導体領域４も除去されるので、ｐ゛型半
導体領域４は、第１素子形成領域Ｉ Ａだけに形成され
る６前記エツチング除去は１例えば、反応性イオンエツ
チング等の異方性エツチングで行い、第１素子形成領域
ＩＡと第２素子形成領域ＩＢとの段差による側壁は半導
体基板１の主面に略垂直に形成する。また、前記側壁は
、多少のテーパ形状を有するように構成してもよい。
次に、第１素子形成領域ＩＡと第２素子形成領域ＩＢと
の段差による側壁に、それに対して自己整合的に絶縁膜
５を形成する。絶縁膜５は１例えば、ＣＶＤで形成した
酸化シリコン膜に異方性エツチングを施して形成する。
の段差による側壁に、それに対して自己整合的に絶縁膜
５を形成する。絶縁膜５は１例えば、ＣＶＤで形成した
酸化シリコン膜に異方性エツチングを施して形成する。
そして、第５図に示すように、第１素子形成領域ＩＡの
主面上に誘電体［６を形成する。誘電体膜６は１例えば
、第２素子形成領域ＩＢを耐酸化マスク（例えば、窒化
シリコン膜）で覆い、熱酸化を施すことで形成する。
主面上に誘電体［６を形成する。誘電体膜６は１例えば
、第２素子形成領域ＩＢを耐酸化マスク（例えば、窒化
シリコン膜）で覆い、熱酸化を施すことで形成する。
次に、誘電体膜６上、及び絶ａ膜５に沿って第１ｉ子形
成領域Ｉ Ｂの主面に接続される導電層７を形成する。
成領域Ｉ Ｂの主面に接続される導電層７を形成する。
導１ｔｔｙｒ！Ｉ７は、ＣＶＤで全面に多結晶シリコン
膜を形成し、それにｎ型不純物（例えば。
膜を形成し、それにｎ型不純物（例えば。
ヒ素）を導入した後、パターンニングすることで形成で
きる。導ｔｔ１７を形成することにより、情報蓄積用容
量素子Ｃが完成する。
きる。導ｔｔ１７を形成することにより、情報蓄積用容
量素子Ｃが完成する。
そして、熱処理を施して導電層７に導入されたｎ型不純
物を第２素子形成領域ＩＢの半導体基板１の主面に拡散
し、第６図に示すように、ｒｔ’型半導体領域７Δを形
成する。
物を第２素子形成領域ＩＢの半導体基板１の主面に拡散
し、第６図に示すように、ｒｔ’型半導体領域７Δを形
成する。
次に、熱酸化を施し、第７図に示すように、導電層７上
部、第２素子形成領域ＩＢの半導体基板１の主面上部の
夫々に、酸化シリコン膜からなる絶縁［８Ａ、ゲート絶
縁ＩＩ！４８Ｂの夫々を形成する。
部、第２素子形成領域ＩＢの半導体基板１の主面上部の
夫々に、酸化シリコン膜からなる絶縁［８Ａ、ゲート絶
縁ＩＩ！４８Ｂの夫々を形成する。
そして、ゲート絶縁１１８８上にゲート電極９、フィー
ルド絶＄１１１９２及び絶Ｒ膜８Ａ上にワード線９Ａの
夫々を形成する。
ルド絶＄１１１９２及び絶Ｒ膜８Ａ上にワード線９Ａの
夫々を形成する。
次に、第８図に示すように、イオン打込みを用い、ゲー
ト電極９に自己整合的にｎ型不純物（例えば、ヒ素）を
半導体基板１の主面部に導入し、ソース、ドレイン領域
であるｎ°型半導体領域１０を形成する。半導体領域１
０を形成することにより、スイッチ用ＭＩＳＦＥＴＱが
完成する。
ト電極９に自己整合的にｎ型不純物（例えば、ヒ素）を
半導体基板１の主面部に導入し、ソース、ドレイン領域
であるｎ°型半導体領域１０を形成する。半導体領域１
０を形成することにより、スイッチ用ＭＩＳＦＥＴＱが
完成する。
そして１層間絶縁１１１１１、接続孔１２．データ線１
３の夫々を形成することにより、前記第１図及び第２図
に示すＤＲＡＭが完成する。
３の夫々を形成することにより、前記第１図及び第２図
に示すＤＲＡＭが完成する。
以と、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではな（、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではな（、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、第１素子形成領域ＬＡ（情報蓄積用
容量素子形成領域）を第２素子形成領域ＩＢ（スイッチ
用Ｍ Ｉ Ｓ ＦＥＴ形成領域）よりも低く構成しても
よい。
容量素子形成領域）を第２素子形成領域ＩＢ（スイッチ
用Ｍ Ｉ Ｓ ＦＥＴ形成領域）よりも低く構成しても
よい。
また、本発明は、半導体基板上にエピタキシャル層を構
成し、このエピタキシャル層の主面にＤＲＡＭのメモリ
セルを構成してもよい。
成し、このエピタキシャル層の主面にＤＲＡＭのメモリ
セルを構成してもよい。
また１本発明は、前記導電層７上に誘電体膜。
所定の電位が印加された導電層を順次重ね合せてさらに
容量素子を構成し、情報′Ｗｊ積用容量素子Ｃの電荷蓄
積量を向上してもよい。
容量素子を構成し、情報′Ｗｊ積用容量素子Ｃの電荷蓄
積量を向上してもよい。
本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。
って得ることができる効果を簡単に説明すれば１次のと
おりである。
ＤＲＡＭにおいて、基板の第１素子形成領域にスイッチ
用Ｍ Ｉ Ｓ ＦＥＴを構成し、前記第１素子形成領域
と異なる高さの第２素子形成領域に、基板と同一導電型
でかつそれよりも高不純物感度の半導体領域を有する情
報蓄積用容量素子を構成することにより、前記情報蓄積
用容量素子の半導体領域とスイッチ用ＭＩＳＦＥＴのソ
ース又はドレイン領域との離隔寸法を、基板主面と垂直
方向に確保することができるので、前記半導体領域を高
不純物濃度で構成してソフトエラーを低減すると共に、
メモリセルの平面的な面積を縮小して高集積化を図るこ
とができる。
用Ｍ Ｉ Ｓ ＦＥＴを構成し、前記第１素子形成領域
と異なる高さの第２素子形成領域に、基板と同一導電型
でかつそれよりも高不純物感度の半導体領域を有する情
報蓄積用容量素子を構成することにより、前記情報蓄積
用容量素子の半導体領域とスイッチ用ＭＩＳＦＥＴのソ
ース又はドレイン領域との離隔寸法を、基板主面と垂直
方向に確保することができるので、前記半導体領域を高
不純物濃度で構成してソフトエラーを低減すると共に、
メモリセルの平面的な面積を縮小して高集積化を図るこ
とができる。
第１図は、本発明の一実施例であるＤＲＡＭのメモリセ
ルを示す要部平面図。 第２図は、第１図のＵ−Ｕ線で切った断面図。 第３図乃至第８図は１本発明の一実施例であるＤＲＡＭ
のメモリセルを各製造工程毎に示す要部断面図である。 図中、１・・・半導体基板、ＩＡ・・・第１素子形成領
域、ＩＢ・・・第２素子形成領域、４・・・Ｐ゛型半導
体領域、６・・・誘電体膜、７・・・導［Ｊ、８Ｂ・・
・ゲート絶縁膜、９・・・ゲート電極、７Ａ、１０・・
・半導体領域、Ｑ・・・ＭＩＳＦＥＴ、Ｃ・・・情報蓄
積用容量素子である。 第 ３ 図 第 ４ＷＪ ／（ピづ 第 ５ 図
ルを示す要部平面図。 第２図は、第１図のＵ−Ｕ線で切った断面図。 第３図乃至第８図は１本発明の一実施例であるＤＲＡＭ
のメモリセルを各製造工程毎に示す要部断面図である。 図中、１・・・半導体基板、ＩＡ・・・第１素子形成領
域、ＩＢ・・・第２素子形成領域、４・・・Ｐ゛型半導
体領域、６・・・誘電体膜、７・・・導［Ｊ、８Ｂ・・
・ゲート絶縁膜、９・・・ゲート電極、７Ａ、１０・・
・半導体領域、Ｑ・・・ＭＩＳＦＥＴ、Ｃ・・・情報蓄
積用容量素子である。 第 ３ 図 第 ４ＷＪ ／（ピづ 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子との
直列回路をメモリセルとする記憶機能を備えた半導体集
積回路装置において、第１導電型の第１半導体領域の第
１素子形成領域の主面に、第２導電型の一対の第２半導
体領域をソース、ドレイン領域とする第２導電型チャネ
ルの前記スイッチ用ＭＩＳＦＥＴを設け、前記第１素子
形成領域と異なる高さで構成される第１半導体領域の第
２素子形成領域の主面に、前記第１半導体領域と同一の
第１導電型で、かつそれよりも高不純物濃度の第３半導
体領域と、該第３半導体領域の主面上に形成された誘電
体膜と、該誘電体膜の上部に形成され、かつ一部が前記
スイッチ用ＭＩＳＦＥＴの一方の第２半導体領域に接続
された導電層とで構成される前記情報蓄積用容量素子を
設けたことを特徴とする半導体集積回路装置。 ２、前記第１素子形成領域の主面は、第１半導体領域の
主面をエッチングで除去し、第２素子形成領域の主面に
比べて低く構成されていることを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置。 ３、前記第２素子形成領域の主面は、第１半導体領域の
主面をエッチングで除去し、第１素子形成領域の主面に
比べて低く構成されていることを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置。 ４、前記メモリセルは、ダイナミック型ランダムアクセ
スメモリを構成することを特徴とする特許請求の範囲第
１項乃至第３項に記載の夫々の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159603A JPS6316657A (ja) | 1986-07-09 | 1986-07-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159603A JPS6316657A (ja) | 1986-07-09 | 1986-07-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316657A true JPS6316657A (ja) | 1988-01-23 |
Family
ID=15697312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159603A Pending JPS6316657A (ja) | 1986-07-09 | 1986-07-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796134A (en) * | 1996-02-21 | 1998-08-18 | Samsung Electronics Co., Ltd. | Memory cells with a reduced area capacitor interconnect and methods of fabrication therefor |
| US8689245B2 (en) | 2012-01-11 | 2014-04-01 | Panasonic Corporation | Optical pickup device transfer mechanism |
-
1986
- 1986-07-09 JP JP61159603A patent/JPS6316657A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796134A (en) * | 1996-02-21 | 1998-08-18 | Samsung Electronics Co., Ltd. | Memory cells with a reduced area capacitor interconnect and methods of fabrication therefor |
| US6080616A (en) * | 1996-02-21 | 2000-06-27 | Samsung Electronics Co., Ltd. | Methods of fabricating memory cells with reduced area capacitor interconnect |
| US8689245B2 (en) | 2012-01-11 | 2014-04-01 | Panasonic Corporation | Optical pickup device transfer mechanism |
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