JPH0138375B2 - - Google Patents
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- JPH0138375B2 JPH0138375B2 JP57097211A JP9721182A JPH0138375B2 JP H0138375 B2 JPH0138375 B2 JP H0138375B2 JP 57097211 A JP57097211 A JP 57097211A JP 9721182 A JP9721182 A JP 9721182A JP H0138375 B2 JPH0138375 B2 JP H0138375B2
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- JP
- Japan
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- conductive material
- dielectric thin
- material layer
- thin film
- electrode
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- 239000004020 conductor Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000010408 film Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
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- 239000000126 substance Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置にかかり、とくに記憶機
能を有する半導体装置の記憶容量部の構成に関す
るものである。
能を有する半導体装置の記憶容量部の構成に関す
るものである。
絶縁ゲート型電界効果トランジスタを用いた記
憶装置として今日最も広く用いられているものは
一個のトランジスタ及びそれに隣接して設けられ
た容量とによつて構成された謂ゆる“１トランジ
スタ型”記憶装置である。本記憶装置に於てはト
ランジスタのゲートはワード線に連続され、ソー
ス、ドレイン拡散層の一方はデイジツト線に連結
され、容量ゲート下に蓄積された電荷の有無が反
転情報に対応する。
憶装置として今日最も広く用いられているものは
一個のトランジスタ及びそれに隣接して設けられ
た容量とによつて構成された謂ゆる“１トランジ
スタ型”記憶装置である。本記憶装置に於てはト
ランジスタのゲートはワード線に連続され、ソー
ス、ドレイン拡散層の一方はデイジツト線に連結
され、容量ゲート下に蓄積された電荷の有無が反
転情報に対応する。
１トランジスタ型の記憶装置としてMIS型電界
効果トランジスタを用いた例を第１図に示す。第
１図に於て、電荷はシリコン基板１絶縁膜３及び
容量電極５とによつて構成された容量に蓄積さ
れ、デイジツト線８に連続された拡散層６との間
の電荷の移動はワード線に連結されたゲート電極
４によつて制御される。電荷蓄積部の容量Csは
Cs＝εS／ｔで与えられる。ここでεは絶縁膜３
の誘電率、Ｓは電極面積、ｔは絶縁膜３の膜厚で
ある。又、２はフイールド絶縁膜である。
効果トランジスタを用いた例を第１図に示す。第
１図に於て、電荷はシリコン基板１絶縁膜３及び
容量電極５とによつて構成された容量に蓄積さ
れ、デイジツト線８に連続された拡散層６との間
の電荷の移動はワード線に連結されたゲート電極
４によつて制御される。電荷蓄積部の容量Csは
Cs＝εS／ｔで与えられる。ここでεは絶縁膜３
の誘電率、Ｓは電極面積、ｔは絶縁膜３の膜厚で
ある。又、２はフイールド絶縁膜である。
近年、半導体装置の集積化の進展に伴い、素子
の微細化が要請されている。１トランジスタ型記
憶装置の微細化に於ては、情報判定の容易さ、放
射線への耐性を維持するためにCsの値の減少は
極力避けねばならない。このため、従来技術に於
ては、絶縁膜の膜厚を薄くすることによつてCs
の低下を抑えていたが、この方法も薄膜化に伴う
ピンホール密度の増加、或いは耐圧の低下等のた
めに必ずしも充分な方法とは言えなかつた。
の微細化が要請されている。１トランジスタ型記
憶装置の微細化に於ては、情報判定の容易さ、放
射線への耐性を維持するためにCsの値の減少は
極力避けねばならない。このため、従来技術に於
ては、絶縁膜の膜厚を薄くすることによつてCs
の低下を抑えていたが、この方法も薄膜化に伴う
ピンホール密度の増加、或いは耐圧の低下等のた
めに必ずしも充分な方法とは言えなかつた。
本発明は半導体基板上に容量を多層に堆積する
ことによつて実効的にＳを増加させ、素子面積の
増加を伴わずにCsを増加させる方法を提供する
ものである。本発明では絶縁膜と電極とを交互に
積層してゆくことによつて容量の増加をはかるも
ので積層数に応じて任意の値にCsを設定できる
という利点を有する。
ことによつて実効的にＳを増加させ、素子面積の
増加を伴わずにCsを増加させる方法を提供する
ものである。本発明では絶縁膜と電極とを交互に
積層してゆくことによつて容量の増加をはかるも
ので積層数に応じて任意の値にCsを設定できる
という利点を有する。
すなわち本発明の特徴は、半導体基板上の１個
の絶縁ゲート型電界効果トランジスタ及びそれに
接続する容量を情報単位とする記憶装置におい
て、前記絶縁ゲート型電界効果トランジスタは、
前記半導体基板上に設けられたフイールド絶縁膜
にそれぞれ接して該半導体基板に設けられたソー
スおよびドレイン拡散層と、該ソースおよびドレ
イン拡散層間のチヤンネル領域上にゲート絶縁膜
を介して設けられたゲート電極とを有し、前記容
量は、前記ソースおよびドレイン拡散層のうちの
一方の拡散層に接続され絶縁層を介して前記ゲー
ト電極の全長上を前記ソースおよびドレイン拡散
層のうちの他方の拡散層に向つて延在せる第１の
導電性物質層と、該第１の導電性物質層上に被着
して設けられた第１の誘電体薄膜と、該第１の誘
電体薄膜上に被着して設けられた第２の導電性物
質層と、該第２の導電性物質層上に被着して設け
られた第２の誘電体薄膜と、該第２の誘電体薄膜
上に被着して設けられた第３の導電性物質層と、
該第３の導電性物質層上に設けられた第３の誘電
体薄膜と、該第３の誘電体薄膜上に被着して設け
られた第４の導電性物質層とを具備し、前記第１
の導電性物質層と前記第３の導電性物質層とを前
記第１の誘電体薄膜に形成された開孔を通して接
続することにより 前記トランジスタの一方の拡散層に接続する第
１の容量電極を構成し、前記第２の導電性物質層
と前記第４の導電性物質層とを前記第２の誘電体
薄膜に形成された開孔を通して接続することによ
り、前記第１の容量電極および前記第１乃至第３
の誘電体薄膜とともに容量を形成する第２の容量
電極を構成し、これにより前記トランジスタのソ
ースおよびドレイン拡散層間上の前記ゲート電極
の全長上ににわたつて、重畳せる前記第１乃至第
３の誘電体薄膜およびその上下の前記第１乃至第
４の導電性物質層により、複数段の積み積ね容量
構成を形成した半導体装置にある。
の絶縁ゲート型電界効果トランジスタ及びそれに
接続する容量を情報単位とする記憶装置におい
て、前記絶縁ゲート型電界効果トランジスタは、
前記半導体基板上に設けられたフイールド絶縁膜
にそれぞれ接して該半導体基板に設けられたソー
スおよびドレイン拡散層と、該ソースおよびドレ
イン拡散層間のチヤンネル領域上にゲート絶縁膜
を介して設けられたゲート電極とを有し、前記容
量は、前記ソースおよびドレイン拡散層のうちの
一方の拡散層に接続され絶縁層を介して前記ゲー
ト電極の全長上を前記ソースおよびドレイン拡散
層のうちの他方の拡散層に向つて延在せる第１の
導電性物質層と、該第１の導電性物質層上に被着
して設けられた第１の誘電体薄膜と、該第１の誘
電体薄膜上に被着して設けられた第２の導電性物
質層と、該第２の導電性物質層上に被着して設け
られた第２の誘電体薄膜と、該第２の誘電体薄膜
上に被着して設けられた第３の導電性物質層と、
該第３の導電性物質層上に設けられた第３の誘電
体薄膜と、該第３の誘電体薄膜上に被着して設け
られた第４の導電性物質層とを具備し、前記第１
の導電性物質層と前記第３の導電性物質層とを前
記第１の誘電体薄膜に形成された開孔を通して接
続することにより 前記トランジスタの一方の拡散層に接続する第
１の容量電極を構成し、前記第２の導電性物質層
と前記第４の導電性物質層とを前記第２の誘電体
薄膜に形成された開孔を通して接続することによ
り、前記第１の容量電極および前記第１乃至第３
の誘電体薄膜とともに容量を形成する第２の容量
電極を構成し、これにより前記トランジスタのソ
ースおよびドレイン拡散層間上の前記ゲート電極
の全長上ににわたつて、重畳せる前記第１乃至第
３の誘電体薄膜およびその上下の前記第１乃至第
４の導電性物質層により、複数段の積み積ね容量
構成を形成した半導体装置にある。
次に、図面を用いて本発明の実施例について説
明する。本実施例ではMIS型絶縁ゲート型トラン
ジスタを用いた半導体装置に関して説明する。
明する。本実施例ではMIS型絶縁ゲート型トラン
ジスタを用いた半導体装置に関して説明する。
第２図に於てシリコン基板２上には厚い絶縁膜
２及び薄いゲート絶縁膜３が形成されている。次
に、ゲート電極４をフオトエツチング工程によつ
て形成し該ゲート電極４の周囲は適当な方法によ
つて絶縁膜８で被覆する。次に基板と反対導電型
不純物を例えばイオン注入により導入し、拡散層
６及び７が形成される。
２及び薄いゲート絶縁膜３が形成されている。次
に、ゲート電極４をフオトエツチング工程によつ
て形成し該ゲート電極４の周囲は適当な方法によ
つて絶縁膜８で被覆する。次に基板と反対導電型
不純物を例えばイオン注入により導入し、拡散層
６及び７が形成される。
次に、第３図に示す様に拡散層７上の絶縁膜を
除去した後、電極材料例えば多結晶シリコン及び
誘電体薄膜１０例えば窒化シリコン膜を全面に被
着しフオトエツチング工程を経て電極９が形成さ
れる。尚電極９は金属性物質であるか或いは適当
な方法によつて拡散層７と同導電型不純物がドー
プされ拡散層７と電気的連結されている。次に、
同様な方法によつて電極１１が電極９の少くとも
一部を除いた電極９の上面に形成される。次に、
電極９の露出している部分の誘電体薄膜１０に開
口を形成し、同様な方法により電極１２を形成し
電極９と電気的に連結する。更に同様な方法によ
つて電極１３が形成され電極１１と電気的に連続
される。
除去した後、電極材料例えば多結晶シリコン及び
誘電体薄膜１０例えば窒化シリコン膜を全面に被
着しフオトエツチング工程を経て電極９が形成さ
れる。尚電極９は金属性物質であるか或いは適当
な方法によつて拡散層７と同導電型不純物がドー
プされ拡散層７と電気的連結されている。次に、
同様な方法によつて電極１１が電極９の少くとも
一部を除いた電極９の上面に形成される。次に、
電極９の露出している部分の誘電体薄膜１０に開
口を形成し、同様な方法により電極１２を形成し
電極９と電気的に連結する。更に同様な方法によ
つて電極１３が形成され電極１１と電気的に連続
される。
以上の手続きにより、電極９，１２及び電極１
１，１３の間に容量が形成される。次に、第４図
に示す様に拡散層６にデイジツト線１４を連結し
て本記憶装置を完成する。
１，１３の間に容量が形成される。次に、第４図
に示す様に拡散層６にデイジツト線１４を連結し
て本記憶装置を完成する。
本実施例ではゲート電極４上に容量電極を４層
にわたつて積み重ねたが、所望のCsの値に応じ
更に積層数を増加することも可能である。また、
電極間の誘電体薄膜１０は本実施例では単一物質
であつたが、二種類以上の物質例えばSiO2と
Si3N4を使用できることは言うまでもない。
にわたつて積み重ねたが、所望のCsの値に応じ
更に積層数を増加することも可能である。また、
電極間の誘電体薄膜１０は本実施例では単一物質
であつたが、二種類以上の物質例えばSiO2と
Si3N4を使用できることは言うまでもない。
第１図は従来技術の半導体装置を示す断面図で
ある。第２図乃至第４図は本発明の一実施例を説
明するための断面図である。 尚、図において、１……シリコン基板、２……
フイールド絶縁膜、３……ゲート絶縁膜、４……
ゲート電極、５，９，１１，１２，１３……容量
電極、６，７……拡散層、８……絶縁膜、１０…
…誘電体膜、１４……デイジツト線である。
ある。第２図乃至第４図は本発明の一実施例を説
明するための断面図である。 尚、図において、１……シリコン基板、２……
フイールド絶縁膜、３……ゲート絶縁膜、４……
ゲート電極、５，９，１１，１２，１３……容量
電極、６，７……拡散層、８……絶縁膜、１０…
…誘電体膜、１４……デイジツト線である。
Claims (1)
- １ 半導体基板上の１個の絶縁ゲート型電界効果
トランジスタ及びそれに接続する容量を情報単位
とする記憶装置において、前記絶縁ゲート型電界
効果トランジスタは、前記半導体基板上に設けら
れたフイールド絶縁膜にそれぞれ接して該半導体
基板に設けられたソースおよびドレイン拡散層
と、該ソースおよびドレイン拡散層間のチヤンネ
ル領域上にゲート絶縁膜を介して設けられたゲー
ト電極とを有し、前記容量は、前記ソースおよび
ドレイン拡散層のうちの一方の拡散層に接続され
絶縁層を介して前記ゲート電極の全長上を前記ソ
ースおよびドレイン拡散層のうちの他方の拡散層
に向つて延在せる第１の導電性物質層と、該第１
の導電性物質層上に被着して設けられた第１の誘
電体薄膜と、該第１の誘電体薄膜上に被着して設
けられた第２の導電性物質層と、該第２の導電性
物質層上に被着して設けられた第２の誘電体薄膜
と、該第２の誘電体薄膜上に被着して設けられた
第３の導電性物質層と、該第３の導電性物質層上
に設けられた第３の誘電体薄膜と、該第３の誘電
体薄膜上に被着して設けられた第４の導電性物質
層とを具備し、前記第１の導電性物質層と前記第
３の導電性物質層とを前記第１の誘電体薄膜に形
成された開孔を通して接続することにより、前記
トランジスタの一方の拡散層に接続する第１の容
量電極を構成し、前記第２の導電性物質層と前記
第４の導電性物質層とを前記第２の誘電体薄膜に
形成された開孔を通して接続することにより、前
記第１の容量電極および前記第１乃至第３の誘電
体薄膜とともに容量を形成する第２の容量電極を
構成し、これにより前記トランジスタのソースお
よびドレイン拡散層間上の前記ゲート電極の全長
上にわたつて、重畳せる前記第１乃至第３の誘電
体薄膜およびその上下の前記第１乃至第４の導電
性物質層により、複数段の積み重ね容量構成を形
成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097211A JPS58213461A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097211A JPS58213461A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213461A JPS58213461A (ja) | 1983-12-12 |
| JPH0138375B2 true JPH0138375B2 (ja) | 1989-08-14 |
Family
ID=14186284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097211A Granted JPS58213461A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213461A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358958A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63133565A (ja) * | 1986-11-25 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658254A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Manufacture of mos type semiconductor memory device |
-
1982
- 1982-06-07 JP JP57097211A patent/JPS58213461A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658254A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Manufacture of mos type semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213461A (ja) | 1983-12-12 |
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