JPH0317382B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、コンデンサの電荷蓄積量を増すこと
により、要すれば平面的な占有面積を究極的なま
でに縮小化し得るメモリー素子に関する。

従来においても、第１図に示されるように、一
つのトランジスタＱと一つのコンデンサＣとで構
成された１トランジスタ型メモリー素子があり、
構成要素の数としては最少限度なまでに簡単化さ
れている。図示の場合はトランジスタＱとしてＮ
チヤンネル型MOSトランジスタを用いたものを
例示しているが、各対応する部位の半導体のタイ
プを変換すればＰチヤンネル型ともなる。

この従来例につき説明すると、半導体基板１の
上部域には、適当な半導体拡散技術によつて一対
のN⁺拡散層２，３が適宜離間して形成されてお
り、その上には、図面上、右手のN⁺拡散層２か
らの引出線Ｙの接続部位を除いてほぼ全面にゲー
ト酸化膜４が設けられている。

当該ゲート酸化膜上にあつて両拡散層２，３間
にまたがる部分にはゲート電極５が形成され、こ
れに引出線Ｘが付されてトランジスタＱが作られ
ている。両拡散層２，３のいづれか一方がソース
電極、他方がドレイン電極となるが、便宜上、こ
こでは拡散層２をドレイン電極として置く。

コンデンサＣは、半導体基板１にあつてもソー
ス拡散層３の更に左手に位置する表面反転層１ａ
と電極６とにより構成されるが、それらの間に挟
まれる絶縁膜４ａには、上記トランジスタを形成
したときのゲート酸化膜がそのまま流用されてい
る。このコンデンサＣのゲート電極６には外部引
出線Y′が適宜備えられるが、他方の電極、すな
わちコンデンサ内部電極１ａは、必然的にトラン
ジスタＱのソース拡散層３に結合されたものとな
る。

このような構成を取る従来のメモリー素子の等
価回路を、第１図示の各構成子に位置的に概ね対
応させながら、若干、模式的に示したものが第２
図である。図中の符号は第１図中の対応する各構
成子を示す。

トランジスタＱの一方の電極３、この場合のソ
ース電極３は、既述のように、コンデンサＣの一
方の電極としての表面反転層１ａにあらかじめ内
部接続されているから、例えばトランジスタＱの
ゲート電極引出線Ｘをデジツト線、ドレイン電極
引出線Ｙをワード線、コンデンサＣのゲート電極
引出線Y′を電源線乃至接地線とすれば、トラン
ジスタＱの転送ゲートとしてのスイツチ作用とコ
ンデンサＣの選択的な電荷蓄積能とにより、メモ
リー素子としての機能が生ずる。この点について
は既に周知のため、更に深い説明は省略する。

このような従来構成のメモリー素子は、先にも
述べたように、平面的に並置される内蔵素子の数
としては最小限度のものとなつている。

従つてこれを逆に言えば、内蔵素子の数を減ら
していることにより、その占有面積を縮小化して
いくという手法は最早、採れないことが分かる。
こうした構成において、尚且つ占有面積を縮小化
しようとするならば、後は、せいぜい、トランジ
スタＱ、コンデンサＣの個別的な寸法をそれ自体
を縮小化したり、両者の平面方向の距離を物理的
に可能な限り、メモリー素子としての機能を損な
わない範囲で狭める程度の改良しか図り得ない。

すなわち、こうした従来のメモリー素子に見ら
れるように、トランジスタＱとコンデンサＣとを
平面的に並置するという概念から離れない限り、
本質的な問題として、メモリー素子としての占有
面積は、内蔵のトランジスタＱに要する面積部分
とコンデンサＣに要する面積部分の和以下には決
してなし得ないという限界がある。

また、こうしたメモリー素子をその性能面から
見ても、第１図に示したように、コンデンサＣの
両電極間に挟まれる絶縁膜は、トランジスタＱの
ゲート酸化膜４の一部で流用されているため、当
該ゲート酸化膜中の電荷の影響を受け易いという
欠点も有している。

これに対して、一メモリー素子あたりの占有面
積を、その内包するトランジスタまたはコンデン
サのいずれか一方に要する面積にほぼ等しいまで
に縮小化し、総体的な集積度向上を目指すと共
に、コンデンサ部分の性能の向上も図つて構成さ
れたメモリー素子に、トランジスタの上にコンデ
ンサを積み重ねて成るものがある。

本発明者においてもそうした構成のメモリー素
子を提案しており、それらは例えば第３図、第４
図に示される。第１図に示したメモリー素子にお
けると同様乃至同一の構成子には、同一の符号ま
たはこれにダツシユを付した符号を採用する。

第３図に示されるメモリー素子においても、半
導体基板１には不純物拡散層２，３が形成されて
いる。便宜上、拡散層２をドレイン電極、拡散層
３をソース電極とするが、これら拡散層はこの場
合、N⁺型となつている。しかし先と同様、要す
ればＰチヤンネルに変えることもできる。

半導体基板１の上には、そのほぼ全面に、ゲー
ト酸化膜４が施されている。そしてこの酸化膜の
上には、両拡散層２，３にまたがるようにゲート
電極５が形成されている。ゲート電極５はポリシ
リコン、モリブデン、タングステン等々、適当な
材質であつて良いが、これにはその形成後、適宜
引出線Ｘが付される。

ゲート電極５を包み込むようにして絶縁被覆膜
７が形成されている。この絶縁被覆膜７の材質は
ゲート酸化膜４と同質であつても良いし、そうで
なくとも良い。図示の場合、この被覆膜７はゲー
ト電極５の上方に、かなりの厚みを持つて形成さ
れている。

このようなトランジスタ構造Ｑに対し、コンデ
ンサＣはその外面乃至上方に形成される。

コンデンサＣの一方の電極、すなわち第一電極
９は、トランジスタのゲート電極５を覆う絶縁被
覆膜７のほぼ平らな上面７ａからソース電極３の
開口部３ａに向かつて下る側面７ｂに沿つて蒸着
等、既存の手法によつて形成され、図示の場合、
下側端部９ａがソース電極開口部３ａに直接する
ことにより、当該ソース電極に電気的に接続して
いる。

第一電極９の上面には、適当な厚さの絶縁膜１
０が設けられ、その上に当該電極９に平行して第
二電極１１がこれも蒸着等によつて形成されてい
る。

このような構成にあつてコンデンサＣの第二電
極１１に引出線Y′を、トランジスタのドレイン
電極２に引出線Ｙをそれぞれ付せば、トランジス
タのゲート電極引出線Ｘとあいまつて等価回路的
には第２図に示されたものと同一の回路が具現す
る。つまり、機能的にはそれまでの１トランジス
タ型メモリー素子と同様の動作機能を有しなが
ら、一方の構成子の上に構成子を重ね合せている
のであるから、確実に占有面積の縮小化が図られ
たものとなる。図示の場合は、ほとんどコンデン
サＣに要する面積のみで一つのメモリー素子が構
成されている。

また、こうしたメモリー素子では、性能面で
も、以下述べるように、望ましい結果を得ること
ができる。

トランジスタＱのゲート電極５を覆う絶縁被覆
膜７の厚味は厚くしても支障がない。従つて当該
ゲート電極５とコンデンサ、特に第一電極９との
間の容量結合は効果的にこれを防ぐことができ
る。また、第１図示従来例のように、コンデンサ
の両電極に挟まれる絶縁膜がゲート酸化膜であつ
たがために生じていた不都合はこれを避けること
ができる。コンデンサ両電極間の絶縁膜１０はゲ
ート酸化膜４とは独立に形成できるからである。

従つて、当該絶縁膜１０には他の拘束を受ける
ことなく適当な材質のものを選定することもでき
る。従来においてもコンデンサの電荷蓄積量を増
すため、この絶縁膜１０の材質としてシリコン酸
化膜より大きな誘電率を持つシリコン窒化膜やア
ルミナ膜を用いることが提案されており、更に本
発明者によれば、強誘電体材料やそれを多層にし
たもの等も別途提案されている。

尚、コンデンサＣの電極部分９，１１は、絶縁
被覆膜７の上面７ａにのみ、配されたり、あるい
は逆に、図示の場合においては電極が施されてい
ない絶縁被覆膜７の逆の斜面にも及んで配される
こともあるし、上部電極１１は素子全面に覆い被
さるように全面に施されることもある。それに、
この上部の電極１１の方がソース領域に結合する
ように改変される場合もあり、また、こうした電
極９または１１のソース電極３への接続は、別途
形成された銅電体を介して行なわれる場合もあ
る。勿論、先にも述べたように、領域３に替え、
領域２に対してこうした結合が図られることもあ
る。

トランジスタの上にコンデンサを形成するとい
う思想に即し、更に厚味を低減させる試みとして
は、本出願人の手によつて開発された第４図に示
す構成がある。

このメモリー素子においては、半導体基板１に
あつてトランジスタＱを形成する部分をエツチン
グ等の技術によつて陥没させ、この陥没部位１ｂ
によて生じた半導体基板表面１ｃよりも下に位置
する空間内に、ゲート電極５を絶縁被覆膜７でく
るんで埋め込んでいる。

これに伴い、ドレイン、ソース両電極２，３も
陥没部１ｂの底部に離間的に形成されている。但
し一方の領域、この場合ソース電極３は、コンデ
ンサ第一電極９と電気的な接続を採る開口部３ａ
の形成のため、半導体基板表面１ｃにまで、伸び
てきている。

絶縁被覆膜７の外面７ａは、ほぼゲート酸化膜
４と同程度の高さになる程、平らに、かつ低くさ
れており、従つてコンデンサ第一電極９もほとん
ど平らになつている。勿論、このメモリー素子で
も当該コンデンサ第一電極９の上には任意に選ん
だ材質の絶縁膜１０を介して第二電極１１が形成
され、コンデンサＣが構成されるが、図示の場
合、この第二電極１１は、ほぼ素子の全面に形成
されている。引出線Ｘ，Ｙ，Y′を図示のように
引出せば、このメモリー素子の等価回路も第２図
に示したものと同じになる。

しかるに、この第４図に示された構成のメモリ
ー素子によれば、ゲート電極及びその周辺部が半
導体基板内に陥没した分だけ確実に、素子の厚味
を減らすことができ、縦方向の言わば空間的な占
有体積をも縮小化することができる。

本発明は、上記第３図や第４図に示された構成
のメモリー素子に対し、更なる改良を指向するも
のである。

当該積み重ね構成のメモリー素子においても、
更に占有面積の縮小化を図ろうとした場合には、
それぞれの内蔵素子Ｑ，Ｃに対し、それ自体の占
有面積を縮小化していくことになる。

しかし一方、作成技術的にはいくら縮小化が可
能であると言つても、あまり小さくすると、コン
デンサの電荷蓄積量が十分に得られなくなる。

換言すれば、コンデンサＣをより一層、小さく
しても、仮に十分な電荷蓄積量が確保できるので
あれば、その下に位置するトランジスタＱも望む
だけ、小さくし得るのであるが、実際上は、当該
コンデンサに求める電荷蓄積量上の制約から、従
来、これには限界があつたのである。

そこで本発明は、平面寸法的には十分に小さな
コンデンサではあつても、その電荷蓄積量を大き
く取り得るようにするため、次のような有意の構
成を提案するものである。

半導体基板１上に構成された電界効果トランジ
スタＱと、該電界効果トランジスタＱのゲート電
極５を覆う絶縁被覆膜７の外面の上に配されたコ
ンデンサＣとを有し、該コンデンサＣを構成する
第一、第二電極９，１１のいづれか一方が、上記
電極効果トランジスタＱのソースまたはドレイン
電極２，３のいづれか一方に電気的に接続されて
成る第３図や第４図に示されるメモリー素子を改
良の対象とし、同図群中では単に二枚の電極９，
１１から成るコンデンサが積み重ねられていただ
けであつたのに対し、各電極９，１１をそれぞれ
複数枚の電極素子から構成してこれを入れ込みに
し、複数のコンデンサ素子を構成して、それら複
数のコンデンサ素子があいまつて一つの上記して
きたコンデンサＣを構成するように図る。このよ
うにすればコンデンサＣの電荷蓄積量は、上記複
数のコンデンサ素子の電荷蓄積量の総和となる。

またこうした場合、第一電極９を全体として構
成する全ての電極素子は、その一端側、例えば第
３，４図中、絶縁被覆膜７の左側において電気的
に一体に結合され、一方、第二電極１１をあいま
つて構成する全ての電極素子は、上記第一電極用
電極素子の上記結合側とは対向する端部の側、す
なわち第３，４図中、絶縁被覆膜７の右側にて電
気的に一体に結合され、もつて第一、第二の両電
極がそれぞれ絶縁被覆膜の上面７ａ上で相手方に
対して入れ嵌めになる櫛型構造をなすようにして
も良い。

以上のようにすると、等価回路的には何等、第
２図に示されるものと変わりはないが、確実にコ
ンデンサＣの電荷蓄積量を増すことができる。

すなわち、本発明によれば、トランジスタＱの
上にコンデンサＣを積み重ねるという、原理的に
それまでのメモリー素子に比すと占有面積をより
小さくでき、高集積化を図り得るメモリー素子
に、更に大きく電荷蓄積能を高め得る構造を導入
することができ、従つてトランジスタＱやコンデ
ンサＣの占有面積自体を更に縮小化し得る可能性
をも提供することができる。

【図面の簡単な説明】

第１図は従来におけるトランジスタとコンデン
サとを平面配置した１トランジスタ型メモリー素
子の概略構成図、第２図は１トランジスタ型メモ
リー素子に共通の等価回路図、第３図及び第４図
はトランジスタの上にコンデンサを積重ね構成し
た１トランジスタ型メモリー素子のそれぞれ一例
の概略構成図である。 図中、１は半導体基板、２，３は不純物拡散
層、４はゲート酸化膜、５はゲート電極、９はコ
ンデンサ第一電極、１０はコンデンサ形成用絶縁
膜、１１はコンデンサ第二電極、Ｑはトランジス
タ、Ｃはコンデンサ、である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に構成された電界効果トランジ
   スタと、該電界効果トランジスタのゲート電極を
   覆う絶縁被覆膜の外面の上に配されたコンデンサ
   とを有し、該コンデンサを構成する第一、第二電
   極のいづれか一方が、上記電界効果トランジスタ
   のソースまたはドレイン電極のいづれか一方に電
   気的に接続されて成るメモリー素子であつて； 上記コンデンサの第一、第二電極は、それぞれ
   複数枚の電極素子から構成され、該第一電極用の
   各電極素子と、その各々に隣接する上記第二電極
   用の各電極素子とがそれぞれ各一つあてのコンデ
   ンサ素子を構成し、もつて上記コンデンサの電荷
   蓄積量はこれら複数のコンデンサ素子の有する電
   荷蓄積量の和となることを特徴とするメモリー素
   子。 ２ 第一電極用の全ての電極素子はその一端側に
   おいて電気的に一体に結合され、一方、第二電極
   用の全ての電極素子は上記第一電極用電極素子の
   上記結合側とは対向する端部の側で電気的に一体
   に結合され、もつて第一、第二の両電極はそれぞ
   れ相手方に対して入れ嵌めになつた櫛型構造をな
   していることを特徴とする特許請求範囲１に記載
   のメモリー素子。