JPS611048A - メモリ−素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、コンデンサの電荷蓄積量を増すことにより、
要すれば平面的な占有面積を究極的なまでに縮小化し得
るメモリー素子に関する。

従来においても、第１図に示されるように、一つのトラ
ンジスタＱと一つのコンデンサＣとで構成されたｌトラ
ンジスタ型メモリー素子があり、構成要素の数としては
最少限度なまでに簡単化されている。図示の場合はトラ
ンジスタＱとしてＮチャンネル型ＭｏＳトランジスタを
用いたものを例示しているが、各対応する部位の半導体
のタイプを変換すればＰチャンネル型ともなる。

この従来例につき説明すると、半導体基板１の上部域に
は、適当な半導体拡散技術によって一対のＮ十拡散層２
，３が適宜離間して形成されており、その上には、図面
上、右手のＮ十拡散層２からの引出線Ｙの接続部位を除
いてほぼ全面にゲート酸化膜４が設けられている。

当該ゲート酸化膜上にあって内拡散層２，３間にまたが
る部分にはゲート電極５が形成され、これに引出線Ｘが
付されてトランジスタＱが作られている。内拡散層２．
３のいづれか一方がソース電極、他方がドレイン電極と
なるが、便宜上、ここでは拡散層２をドレイン電極とし
て置く。

コンデンサＣは、半導体基板ｌにあってもソース拡散層
３の更に左手に位置する表面反転層１ａと電極６とによ
り構成されるが、それらの間に挟まれる絶縁膜４ａには
、上記トランジスタを形成したときのゲート酸化膜がそ
のまま流用されている。

このコンデンサＣのゲート電極６には外部引出線Ｙ′が
適宜備えられるが、他方の電極、すなわちコンデンサ内
部電極１ａは、必然的にトランジスタこのような構成を
取る従来のメモリー素子の等価回路を、第１図示の各構
成子に位置的に概ね対応させながら、若干、模式的に示
したものが第２図である０図中の符号は第１図中の対応
する各構成子を示す。

トランジスタＱの一方の電極３、この場合のソース電極
３は、既述のように、コンデンサＣの一方の電極として
の表面反転層１ａにあらかじめ内部接続されているから
、例えばトランジスタＱのゲート電極引出線Ｘをデジッ
ト線、ドレイン電極引出線Ｙをワード線、コンデンサＣ
のゲート電極引出ＭＹ’　を電ｔＩｉｉ線乃至接地線と
すれば、トランジスタＱの転送ゲートとしてのスイッチ
作用とコンデンサＣの選択的な電荷蓄積能とにより、メ
モリー素子としての機能が生ずる。この点については既
に藺知のため、更に深い説明は省略する。

このような従来構成のメモリー素子は、先にも述べたよ
うに、平面的に並置される内蔵素子の数としては最少限
度のものとなっている。

従ってこれを逆に言えば、内蔵素子の数を減らしていく
ことにより、その占有面積を縮小化していくという手法
は最早、採れないことが分かる。

こうした構成において、尚且つ占有面積を縮小化しよう
とするならば、後は、せいぜい、トランジスタＱ、コン
デンサＣの個別的な寸法それ自体を縮小化したり１両者
の平面方向の距離を物理的に可能な限り、メモリー素子
としての機能を損なわない範囲で狭める程度の改良しか
図り得ない。

すなわち、こうした従来のメモリー素子に見られるよう
に、トランジスタＱとコンデンサＣとを平面的に並置す
るという概念から離れない限り、本質的な問題として、
メモリー素子としての占有面積は、内蔵のトランジスタ
Ｑに要する面積部分とコンデンサＣに要する面積部分の
和以下には決してなし得ないという限界がある。

また、こうしたメモリー素子をその性能面から見ても、
第１図に示したように、コンデンサＣの両電極間に挟ま
れる絶縁膜は、トランジスタＱのゲート酸化膜４の一部
で流用されているため、当該ゲート酸化膜中の電荷の影
響を受は易いという欠点も有している。

これに対して、−メモリー素子あたりの占有面積を、そ
の内包するトランジスタまたはコンデンサのいづれか一
方に要する面積にほぼ等しいまでに縮小化し、総体的な
集積度向上を目指すと共に、コンデンサ部分の性能の向
上も図って構成されたメモリー素子に、トランジスタの
上にコンデンサを積み重ねて成るものがある。

本発明者においてもそうした構成のメモリー素子を提案
しており、それらは例えば第３図、第４図に示される。

第１図に示したメモリー素子におけると同様乃至同一の
構成子には、同一の符号またはこれにダッシュを付した
符号を採用する。

第３図に示されるメモリー素子においても、半導体基板
ｌには不純物拡散層２，３が形成されている。便宜上、
拡散層２をドレイン電極、拡散層３をソース電極とする
が、これら拡散層はこの場合、Ｎ中型となっている。し
かし先と同様、要すればＰチャンネルに変えることもで
きる。

半導体基板ｌの上には、そのほぼ全面に、ゲート酸化膜
４が施されている。そしてこの酸化膜の上には、内拡散
層２，３にまたがるようにゲート電極５が形成されてい
る。ゲート電極５はポリシリコン、モリブデン、タング
ステン等々、適当な材質であって良いが、これにはその
形成後、適宜引出線Ｘが付される。

ゲート電極５を包み込むようにして絶縁被覆膜７が形成
されている。この絶縁被覆膜７の材質はゲート酸化膜４
と同質であっても良いし、゛そうでなくとも良い。図示
の場合、この被覆膜７はゲート電極５の上方に、かなり
の厚みを持って形成されている。

このようなトランジスタ構造Ｑに対し、コンデンサＣは
その外面乃至上方に形成される。

コンデンサＣの一方の電極、すなわち第一電極９は、ト
ランジスタのゲート電極５を覆う絶縁被覆膜７のほぼ平
らな上面７ａからソース電極３の開口部３ａに向かって
下る側面７ｂに沿って蒸着等、既存の手法によって形成
され、図示の場合、下側端部８ａがソース電極開口部３
ａに直接することにより、当該ソース電極に電気的に接
続している。

第一電極９の上面には、適当な厚さの絶縁膜１０が設け
られ、その上に当該電極９に平行して第二電極１１がこ
れも蒸着等によって形成されている。

このような構成にあってコンデンサＣの第二電極１１に
引出線Ｙ′を、トランジスタのドレイン電極２に引出線
Ｙをそれぞれ付せば、トランジスタのゲート電極引出線
又とあいまって等価回路的には第２図に示されたものと
同一の回路が具現する。つまり、機能的にはそれまでの
１トランジスタ型メモリー素子と同様の動作機能を有し
なから、一方の構成子の上に他方の構成子を重ね合せて
いるのであるから、確実に占有面積の縮小化が図られた
ものとなる０図示の場合は、はとんどコンデンサＣに要
する面積のみで一つのメモリー素子が構成されている。

また、こうしたメモリー素子では、性能面で　　　　　
　　　′も、以下述べるように、望ましい結果を得るこ
とができる。

トランジスタＱのゲート電極５を覆う絶縁被覆膜７の厚
味は厚くしても支障がない、従って当該ゲート電極５と
コンデンサ、特に第一電極９との間の容量結合は効果的
にこれを防ぐことができる。また、第１図示従来例のよ
うに、コンデンサの両電極に挟まれる絶縁膜がゲート酸
化膜であったがために生じていた不都合はこれを避ける
ことができる。コンデンサ両電極間の絶縁膜１０はゲー
ト酸化膜４とは独立に形成できるｐ）らである。

従ってまた、当該絶縁膜ｌＯには他の拘束を受けること
なく適当なる材質のものを選定することもできる。従来
においてもコンデンサの電荷蓄積量を増すため、この絶
縁膜１０の材質としてシリコン酸化膜より大きな誘電率
を持つシリコン窒化膜やアルミナ膜を用いることが提案
されており、更に本発明者によれば、強誘電体材料やそ
れを多層にしたもの等も別途提案されている。

尚、コンデンサＣの電極部分９，１１は、絶縁被覆膜７
の上面７ａの上にのみ、配されたり、あるいは逆に、図
示の場合においては電極が施されていない絶縁被覆膜７
の逆の斜面にも及んで配されることもあるし、上部電極
１１は素子全面に覆い被さるように全面に施されること
もある。それに、この上部電極１１の方がソース領域に
結合するように改変される場合もあり、また、こうした
電極９または１１のソース電極３への接続は、別途形成
された導電体を介して行なわれる場合もある。勿論、先
にも述べたように、領域３に替え、領域２に対してこう
した結合が図られることもある。

トランジスタの上にコンデンサを形成するという思想に
即し、更に厚味を低減させる試みとしては、本出願人の
手によって開発された第４図に示す構成がある。

このメモリー素子においては、半導体基板１にあってト
ランジスタＱを形成する部分をエツチング等の技術によ
って陥没させ、この陥没部位１ｂによて生じた半導体基
板表面１ｃよりも下に位置する空間内に、ゲート電極５
を絶縁被覆膜７でくるんで埋め込んでいる。

これに伴い、ドレイン、ソース両電極２，３も陥没部１
ｂの底部に離間的に形成されている。但し一方の領域、
この場合ソース電極３は、コンデンサー第一電極９と電
気的な接続を採る開口部３ａの形成のため、半導体基板
表面１ｃにまで、伸びてきている。

絶縁被覆膜７の外面７ａは、はぼゲート酸化Ｍ４と同程
度の高さになる程、平らに、かつ低くされており、従っ
てコンデンサ第一電極９もほとんど平らになっている。

勿論、このメモリー素子でも当該コンデンサ第一電極９
の上には任意に選んだ材質の絶縁膜ｌＯを介して第二電
極１１が形成され、コンデンサＣが構成されるが、図示
の場合、この第二電極１１は、はぼ素子の全面に形成さ
れている。引出線Ｘ、Ｙ、Ｙ’を図示のように引出せば
、このメモリー素子の等価回路も第２図に示したものと
同じになる。

しかる′に、この第４図に示された構成のメモリー素子
によれば、ゲート電極及びその周辺部が半導体基板内に
陥没した分だけ確実に、素子の厚味を減らすことができ
、縦方向の言わば空間的な占有体積をも縮小化すること
ができる。

本発明は、上記第３図や第４図に示された構成のメモリ
ー素子に対し、更なる改良を指向するものである。

当該積み重ね構成のメモリー素子においても、更に占有
面積の縮小化を図ろうとした場合には、゛それぞれの内
蔵素子Ｑ、Ｃに対し、それ自体の占有面積を縮小化して
いくことになる。

しかし一方、作成技術的にはいくケ縮小化が可能である
と言っても、あまり小さくすると、コンデンサの電荷蓄
積量が十分に得られなくなる。

換言すれば、コンデンサＣをより一層、小さくしても、
仮に十分な電荷蓄積量が確保できるのであれば、その下
に位置するトランジスタＱも望むだけ、小さくし得るの
であるが、実際上は、当該コンデンサに求める電荷蓄積
量上の制約から、従来、これには限界があったのである
。

そこで本発明は、平面寸法的には十分に小さなコンデン
サではあっても、その電荷蓄積量を大きく取り得るよう
にするため、次のような有意の構成を提案するものであ
る。

半導体基板１上に構成された電界効果トランジスタＱと
、該電界効果トランジスタＱのゲート電極５を覆う絶縁
被覆膜７の外面の上に配されたコンデンサＣとを有し、
該コンデンサＣを構成する第一、第二電極９．１１のい
づれか一方が、上記電界効果トランジスタＱのソースま
たはドレイン電極２．３のいづれか一方に電気的に接続
されて成る第３図や第４図に示されるメモリー素子を改
良の対象とし、同図群中では単に二枚の電極９，１１か
ら成るコンデンサが積み重ねられていただけであ′った
のに対し、各電極９，１１をそれぞれ複数枚の電極素子
から構成してこれを入れ込みにし、複数のコンデンサ素
子を構成して、それら複数のコンデンサ素子があいまっ
て一つの上記してきたコンデンサＣを構成するように図
る。このようにすればコンデンサＣの電荷蓄積量は、上
記複数のコンデンサ素子の電荷蓄積量の総和となる。

またこうした場合、第一電極９を全体として構成する全
ての電極素子は、その一端側、例えば第３．４図中、絶
縁被覆膜７の左側において電気的に一体に結合され、一
方、第二電極１１をあいまって構成する全ての電極素子
は、上記第一電極用電極素子の上記結合側とは対向する
端部の側、すなわち第３，４図中、絶縁被覆膜７の右側
にて電気的に一体に結合され、もって第一、第二の両電
極がそれぞれ絶縁被覆膜の上ｒｆＪ７ａ上で相手方に対
して入れ嵌めになる櫛型構造をなすようにしても良い。

以上のようにすると、等価回路的には何等、第２図に示
されたものと変わりはないが、確実にコンデンサＣの電
荷蓄積量を増すことができる。

すなわち、本発明によれば、トランジスタＱの上にコン
デンサＣを積み重ねるとういう、原理的にそれまでのメ
モリー素子に比すと占有面積をより小さくでき、高集積
化を図り得るメモリー素子に、更に大きく電荷蓄積能を
高め得る構造を導入することができ、従ってトランジス
タＱやコンデンサＣの占有面積自体を更に縮小化し得る
可能性をも提供することができる。

【図面の簡単な説明】 第１図は従来におけるトランジスタとコンデンサとを平
面配置した１トランジスタ型メモリー素子の概略構成図
、第２図は１トランジスタ型メモリー素子に共通の等価
回路図、第３図及び第４図はトランジスタの上にコンデ
ンサを積重ね構成したｌトランジスタ型メモリー素子の
それぞれ一例の概略構成図、である。 図中、１は半導体基板、２．３は不純物拡散層、４はゲ
ート酸化膜、５はゲート電極、９はコンデンサ第一電極
、ｌＯはコンデンサ形成用絶縁膜、１１はコンデンサ第
二電極、Ｑはトランジスタ、Ｃはコンデンサ、である。 第２ｇ！！！ 第３ｍ！！！ 第４ＷＪ

Claims (1)

1. 【特許請求の範囲】 １）半導体基板上に構成された電界効果トランジスタと
   、該電界効果トランジスタのゲート電極を覆う絶縁被覆
   膜の外面の上に配されたコンデンサとを有し、該コンデ
   ンサを構成する第一、第二電極のいづれか一方が、上記
   電界効果トランジスタのソースまたはドレイン電極のい
   づれか一方に電気的に接続されて成るメモリー素子であ
   って； 上記コンデンサの第一、第二電極は、それぞれ複数枚の
   電極素子から構成され、該第一電極用の各電極素子と、
   その各々に隣接する上記第二電極用の各電極素子とがそ
   れぞれ各一つあてのコンデンサ素子を構成し、もって上
   記コンデンサの電荷蓄積量はこれら複数のコンデンサ素
   子の有する電荷蓄積量の和となることを特徴とするメモ
   リー素子。 ２）第一電極用の全ての電極素子はその一端側において
   電気的に一体に結合され、一方、第二電極用の全ての電
   極素子は上記第一電極用電極素子の上記結合側とは対向
   する端部の側で電気的に一体に結合され、もって第一、
   第二の両電極はそれぞれ相手方に対して入れ嵌めになっ
   た櫛型構造をなしていることを特徴とする特許請求範囲
   １）に記載のメモリー素子。