KR100285823B1 - 디램 셀 장치 - Google Patents

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Abstract

DRAM 셀 장치에 있어서, MOS 트랜지스터 및 메모리 소자를 포함한 두개의 메모리 셀은 소오스 면적이 서로에 그리고 비트라인(11)에 접속된 트랜지스터(10)로서 각각의 경우에 구성된다. MOS 트랜지스터는 비트라인(11)의 방향에 일직선으로 배열되며 본질적으로 비트라인(11) 아래에 배열되는 드레인영역, 게이트 전극 및 소오스 영역에 대해 선형구조를 가진다. 각각의 경우에서 드레인 영역은, 메모리 소자에 셀 접촉이 존재함으로서, 관련된 비트라인의 측면에 배열된다. 본 셀 장치는 특히 매립된 비트라인 위에 적층된 커패시터(BBSTC) DRAM 셀에 대해 적절하다.

Description

DRAM 셀 장치
DRAM 셀 장치에서 집적도를 증가시키기 위해서, 한편으로는, DRAM 셀은 요구 공간이 감소되도록 최적화시켜야, 다른 한편으로는 DRAM 셀 장치는 서로를 기준으로 DRAM 셀의 배열이 최적화되어야 한다.
요구 공간이 감소된 DRAM 셀을 소위 적층 커패시터 DRAM 셀이라 한다. 이는 MOS 트랜지스터 및 축적 커패시터를 포함하며, MOS 트랜지스터는 실리콘 기판상에 배열되며, 기판 표면에 배열된 축적 커패시터는 2개의 도핑된 폴리실리콘층 및 그 사이에 배열된 유전체층을 포함한다. 이 경우에, 축적 커패시터는 트랜지스터에 의해 점유된 영역을 전체적으로 또는 부분적으로 덮는다. MOS 트랜지스터는 셀 트랜지스터로서 간주한다.
축적 커패시터가 비트라인 위로 배열되기 때문에 적층 커패시터 DRAM 셀에서 요구 공간을 더 감소시킨다. 상기 적층 커패시터 DRAM 셀의 변형을 매립된 비트라인위에 적층된 커패시터(BBSTC) DRAM 셀이라 칭한다. 본 경우에 있어서, MOS 트랜지스터 및 축적 커패시터의 축적노드 사이, 즉 정보가 저장되는 축적 커패시터의 전극에 연결부를 형성해야 한다. 상기 연결부를 셀 콘택으로 간주한다.
셀의 구조는 그들이 동작하기 위한 회로소자에 의해 제한된다. 저장된 정보를 판독하기 위해서는, 워드라인이 활성화되어, 워드라인에 위치된 모든 트랜지스터가 전도되어 저장된 전하가 각각의 할당된 비트라인으로 흐르게 된다. 다음, 두개의 비트라인 전압이 판독 증폭기에 의해 비교된다. 이 중 한개의 비트라인은 평가될 셀로부터 판독 증폭기로의 연결부를 나타내며, 이 시간 동안 다른 비트라인(기준 비트라인)에서는 어떠한 셀도 활성화되도록 허용되지 않는다. 제 1 비트라인은 어드레스 비트라인으로 간주되며; 활성화된 워드라인에 의해 형성된 셀 트랜지스터의 게이트에 연결된다. 기준 비트라인은 또한 비어드레스 비트라인으로 간주된다. 어드레스 및 비어드레스 비트라인이 서로 인접하여 항상 교번되는 경우, 한 쌍의 인접한 비트라인은 판독 증폭기에 의해 각각의 경우가 평가될 수 있다. 이러한 셀 구조를 폴디드(folded) 비트라인으로서 간주한다.
S. Kimura et al, IEDM'88, Pages 596 ff 및 S. Kimura et al, IEEE Trans. Elect. Dev., Volume 37(1990), Pages 737 ff는 셀 트랜지스터의 채널영역 및 소오스가 워드라인 및 비트라인에서 대략 45°도 각으로 뻗치는 BBSTC-DRAM 셀을 기술한다. 이 경우에 워드라인 및 비트라인은 서로 직각 방향으로 배열된다. 활성영역은 드레인 영역 및 채널 영역 사이에서 휘게된다. 셀 트랜지스터의 드레인 영역으로 융합되는 n + 도핑 영역으로 워드라인 및 비트라인 평면을 통해서 자기조절방식의 스페이서 기술을 이용하여 셀 콘택을 개방시킬 수 있다. 축적 노드는 상기 셀콘택에 관한 오버랩핑 방법으로 만들어진다.
공지된 셀 구조는 폴디드 비트라인 구조이다. 이 경우 셀 콘택은 서로에 상대적으로 가깝게 위치한다. 대조적으로, MOS 트랜지스터의 소오스 영역에 이르는 비트라인 콘택은 활성영역의 굽은 코스로 인해 서로 상대적으로 멀리 이동된다. 이는, 활성영역 평면에서 한편으로는 상대적으로 근접한 공간과, 다른 한편으로는 사용되지 않는 영역의 상대적으로 큰 스폿이 필드 절연에 의해 서로 분리되도록 한다.
본 발명은 MOS 트랜지스터의 필드 절연/활성영역의 평면에서 이용할 수 있는 영역을 보다 균일한 활용이 용이하도록 DRAM 셀 구조를 상세화시키는 문제에 기초한다. 특히, 셀 구조는 매립된 비트라인 위에 적층된 커패시터 DRAM 셀에 대해 적절하다.
본 문제는 청구범위 1에 따른 DRAM 셀 구조의 본 발명에 의해서 해결된다. 이 경우에 있어서, MOS 트랜지스터는 셀 트랜지스터인 MOS 트랜지스터, 및 소오스 영역이 서로 접속되어 있고, 공통 비트라인 콘택을 통하여 비트라인에 접속되는 트랜지스터 쌍인 메모리 소자를 각각 포함하는 각각의 두 개의 메모리 셀로 구성된다. 본 경우에 있어서, 상기 MOS 트랜지스터는 비트라인의 방향을 따라 일직선으로 배열되고 본질적으로는 관련된 비트라인 아래에 배열되는, 드레인 영역, 채널 영역 및 소오스 영역의 선형 구조를 갖는다. 각각의 MOS 트랜지스터의 드레인 영역은 메모리 소자에 존재하는 셀 콘택을 경유하여 단자영역에 인접한다. 단자 영역은 관련된 비트라인의 각 측부에 배열된다. MOS 트랜지스터의 선형 구조로 인해, 셀트랜지스터에서 전류분포가 균일하며, 이는 메모리 셀의 전기적 특성에 대해 유용한 효과를 가진다. 각각의 드레인 영역에 대한 단자 영역의 측부 구조로 인해, 셀 구조에서의 고집적도가 달성된다.
이는 단자 영역이 비트라인의 관련된 측부의 맞은편 측부에 배열되는 트랜지스터 쌍의 드레인 영역에 인접하는 경우와, 인접 트랜지스터 쌍을 서로 면하게 인접하는 단자 영역이 관련된 비트라인의 각각의 맞은편 측부에 배열되도록 각 비트라인을 따라 배열되는 경우에 특히 유용하다. 상기 구조의 사용으로 드레인 영역에서 제 2 비트라인으로부터 향하는 측부으로 단자 영역이 배열되는 제 1 비트라인을 따르는 MOS 트랜지스터의 채널 영역 위로 배열되는 게이트 전극과, 드레인 영역에서 제 1 비트라인으로부터 향하는 측부으로 단자 영역이 배열되는 제 2 비트라인을 따르는 트랜지스터의 전극이 각각의 경우에 있어 워드라인을 따라 쌍으로 배열되도록 제 1 비트라인에 인접해 있는 제 2 비트라인을 따라 트랜지스터 쌍을 중심으로 제 1 비트라인을 따르는 트랜지스터 쌍이 옵셋 배열되는 것을 가능케한다. 이러한 구조에서, 워드라인은 비트라인의 방향과 수직으로 연장된다.
비트라인에 평행하게 연장되는 기하학적 연결 라인인 제 1 비트라인 및 제 2 비트라인 사이에 단자영역을 배열시킴으로써 집적도를 더욱 증가시킬 수 있다. 제 1 비트라인을 따라 MOS 트랜지스터의 드레인 영역과 인접한 단자 영역과, 제 2 비트라인을 따라 MOS 트랜지스터의 드레인 영역과 인접한 단자 영역이 제 1 비트라인과 제 2 비트라인 사이에 배열되어 인접한 비트라인 사이의 공간을 더 작게 할 수 있다.
또한, 제 2 비트라인을 면하는 단자 영역이 워드라인과 평행하게 연장되는 기하학적 연결 라인을 따라 각각 쌍으로 배열되는 방식으로, 제 1 비트라인으로부터 향하는 측부에서 제 2 비트라인에 인접하고, 그의 드레인 영역이 제 2 비트라인을 면하는 측부에서 단자 영역에 인접하는 제 3 비트라인을 따라 배열된 MOS 트랜지스터와, 제 1 비트라인을 따라 배열되고 그의 드레인 영역이 제 2 비트라인을 면하는 측부에서 단자영역에 인접하는 MOS 트랜지스터가 서로에 대해 옵셋 배열된다.
이러한 구조에 있어서, 비트라인을 따르는 MOS 트랜지스터 쌍의 구조는 각각 제 4 비트라인에서 반복된다. 인접 비트라인에서 비트라인 콘택은 1개 및 동일한 비트라인에서 인접 비트라인 콘택을 갖는 공간의 1/4로 서로에 관해 대응되게 옵셋된다. 상기 사분의 일 피치구조는, 비트라인 콘택을 개방시키는 동안, 이용가능한 면적의 이용 및 처리 신뢰도에 모두에서 장점을 가진다.
폴디드 비트라인 구조와 대조적으로, 사분의 일 피치 구조는 2 활성 및 2 비활성 비트라인이 각각의 경우에서 서로를 따르기 때문에, 판독 증폭기가 하나의 비트라인과 인접 비트라인을 각각 비교하는 것이 필요하다.
사분의 일 피치구조는 선택 트랜지스터와 축적 커패시터로서 기판상에서 실행되는 트렌치 커패시터를 각각 포함하는 메모리 셀의 다른 형태를 배열하기 위해서 S. Yoshikawa et al, Symp. on VLSI-Technol. 1989, Pages 67 ff에서 기술된다.
서로에 관해서 활성영역에 대한 필드 절연이 이루어지면, 단일 절연공간은 사분의 일 피치 배치를 가진 본 발명에 따르는 DRAM 구조에서 실행될 수 있다. 이것은 비균일 트렌치 폭으로 인한 문제점을 나타내는 공정없이, 필드절연으로써 트렌치 절연의 사용을 허용한다.
본 발명에 따르는 DRAM 구조는 매립된 비트라인 위에 적층된 커패시터(BBSTC) DRAM 셀에 대해 특히 이점을 가진다.
본 발명에 대한 추가의 실시예는 나머지 청구범위를 따른다.
본 발명은 전형적인 실시예와 도면의 도움으로 아래에서 더 상세히 설명된다.
제 1도는 필드절연/활성영역의 평면을 가진 기판의 표면에 평행한 DRAM 셀 구조에 대한 단면도를 도시한다.
제 2도는 워드라인 및 비트라인 평면의 배치와 MOS 트랜지스터의 필드절연/활성 영역의 평면을 도시한다.
제 3도는 본 발명에 따른 DRAM 셀 구조의 트랜지스터 쌍에 대한 단면도를 도시한다.
각각의 경우에서 메모리 셀의 선택 트랜지스터인 다수의 MOS 트랜지스터가 기판에 배열된다. 각각의 MOS 트랜지스터는 드레인 영역(1), 게이트 전극과 관련된 채널영역(2), 그리고 소오스 영역(3)을 포함한다(제 1도에서 도시됨). 각각 두개의 MOS 트랜지스터는, 드레인 영역(1), 채널영역(2) 그리고 소오스 영역(3)이 각각의 경우에서 일직선으로 배열되는 트랜지스터 쌍(10)으로서 구성된다. 트랜지스터 쌍(10)의 MOS 트랜지스터는 서로를 기준으로 경상의 형태로 각각 배열된다. 이들의 소오스 영역(3)이 연결된다. 트랜지스터 쌍(10)은 공통 소오스 영역을 가진다.
트랜지스터 쌍(10)은 비트라인 평면에서 연장되는 비트라인(11)의 방향을 따라 직선으로 배열된다(제 2도에서 도시됨). 이 경우에 트랜지스터 쌍(10)은 관련된 비트라인(11) 하부에 각각 배열된다.
워드라인(12)은 비트라인(11)과 수직인 워드라인 평면으로 연장된다(제 2도에 도시됨). 워드라인(12)은 채널영역(2)상에 각각 배열되어 관련된 게이트 전극에 접속된다. 워드라인은 드레인영역(1), 채널영역(2) 및 소오스영역(3)의 직선구조와 수직으로 연장된다.
각 트랜지스터 쌍(10)에 대한 공통 소오스영역(3)은 비트라인 콘택(111)을 경유하여 관련된 비트라인(11)에 전기적으로 접속된다. 단자영역(13)은 기판에서 드레인영역(1)에 인접하여 배열된다. 상기 단자영역(13)은 비트라인(11)의 측부에 배열된다. 트랜지스터 쌍(10)의 드레인영역(1)에서 상기 단자영역(13)은 관련된 비트라인(11)을 마주보며 각각 배열된다.
트랜지스터 쌍(10)은 서로 면하는 드레인 영역(1)에 인접한 트랜지스터 쌍(10)에 인접한 단자 영역(13)이 관련된 비트라인(11)의 맞은편 측부에 각각 배열되는 방식으로 비트라인(11)을 따라 각각 배열된다.
비트라인 평면 및 워드라인 평면위에 배열된 메모리 소자에서의 셀 콘택은 단자영역(13)을 경유하여 나타난다. 메모리 소자는, 예를들어, 축적노드, 유전체 및 셀 플레이트를 가진 축적 커패시터를 포함한다. 본 경우에 있어서, 유전체 및 셀 플레이트는 예를들어 연속층으로서, 축적노드위에 배열된다.
단자영역(13) 및 관련된 드레인영역(1)은 연속 도핑 영역으로서 기판에 구성된다.
드레인 영역(1)에서 제 2 비트라인(11b)으로부터 향하는 측부에 단자 영역(13)이 배열되는 제 1 비트라인(11a)을 따르는 MOS 트랜지스터의 게이트 전극과, 드레인 영역(1)에서 제 1 비트라인(11a)으로부터 향하는 측부에 단자 영역이 배열되는 제 2 비트라인(11b)을 따르는 게이트 전극이 워드라인(12)을 따라 쌍으로 각각 배열되는 방식으로, 제 1 비트라인(11a)에 인접한 제 2 비트라인(11b)을 따라 트랜지스터 쌍을 중심으로 제 1 비트라인(11a)을 따르는 트랜지스터 쌍(10a)이 옵셋 배열된다.
제 1 비트라인(11a) 및 제 2 비트라인(11b) 사이에 배열되며, 한편으로는, 제 1 비트라인(11a)을 따르는 MOS 트랜지스터의 드레인 영역(1)에 인접하며, 다른 한편으로는 제 2 비트라인(11b)을 따르는 MOS 트랜지스터의 드레인 영역(1)에 인접하는 단자영역(13)은 비트라인(11)에 평행하게 연장되는 기하학적 연결 라인에 배열된다.
제 2 비트라인(11b)을 면하는 단자 영역(13)이 워드라인(12)과 평행하게 연장되는 기하학적 연결 라인을 따라 각각 쌍으로 배열되는 방식으로, 제 1 비트라인(11a)으로부터 향하는 측부에 제 2 비트라인(11b)과 인접한 제 3 비트라인(11c)을 따라 배열되며, 드레인 영역이 제 2 비트라인(11b)을 면하는 측부에서 단자 영역과 인접한 MOS 트랜지스터를 갖는 트랜지스터 쌍(10c)과 제 1 비트라인(11a)을 따라 배열되고 드레인 영역(1)이 제 2 비트라인(11b)을 면하는 측부에서 단자 영역(13)과 인접한 MOS 트랜지스터를 갖는 트랜지스터 쌍(10a)이 서로를 기준으로 옵셋 배열된다.
제 3도는 본 발명에 따르는 DRAM 셀 구조의 트랜지스터 쌍(10)의 단면도이다. 제 3도의 단면도는 제 1도 및 제 2도와 상이한 스케일을 나타낸다. 활성영역은 두개의 MOS 트랜지스터에 대한 기판(O)에서 트랜지스터 쌍에 대해 실현된다. 본 경우에 있어서, 드레인영역(1), 채널영역(2) 및 공통 소오스 영역(3)은 기판(0)에 배열된다. 트랜지스터 쌍의 드레인영역(1), 채널영역(2), 소오스영역(3), 채널영역(2) 및 드레인영역(1)은 본 경우에 선형적으로 배열된다. 게이트 산화물(4)은 채널영역(2)의 표면위에 배열된다. 게이트 산화물(4) 위에 배열된 게이트 전극은 셀 구조의 단면 평면에 수직하게 늘어선 워드라인(12)과 접속한다. 트랜지스터 쌍의 활성영역은 필드 산화물 영역(5)에 의해 서로 절연된다.
절연층(15) 위로 연장되는 비트라인(11)과 소오스영역(13) 사이의 비트라인콘택(111)은 비트라인(11)으로부터 드레인 영역(1) 및 워드라인(12)을 절연시키는 절연층(15)에서 실현된다.
예를들어, 폴리실리콘이 도핑된 축적노드(17)는 절연층(16)에 의해 비트라인(11)으로부터 분리되어 배열된다. 축적노드(17)는 MOS 트랜지스터 위에 각각 배열된다. 인접한 축적 노드(17)는 비트라인 콘택(111) 위를 차단한다.
축적노드(17)는, 예를들어 열적 SiO2, Si3N4그리고 열적 SiO2의 연속층인 축적 유전체(18)에 의해 축적노드의 전체 영역이 입혀진다. 축적 유전체(18)는, 예를 들어 폴리실리콘이 도핑된 셀 플레이트(19)에 의해 그것의 전체영역이 입혀진다.
축적노드(17)는 제 3도에 도시된 단면도에서 보이지 않는 셀 콘택(14)을 경유하여 드레인 영역(1)과, 제 3도에 도시된 단면도에서 마찬가지로 보이지 않는 단자 영역(13)에 의해 드레인영역(1)에 전기적으로 접속된다.

Claims (10)

  1. -비트라인(11)은 비트라인 평면에 배열되고, 워드라인(12)은 워드라인 평면에 배열되며, -셀 트랜지스터로서 MOS 트랜지스터와 공통 비트라인 콘택(111)을 경유하여 소스영역(3)이 서로 비트라인(11)으로 연결되는 트랜지스터 쌍(10)으로서 메모리 소자를 각각 포함하는 2개의 메모리 셀로 구성되며, -비트라인(11) 방향과 일직선으로 배열되고 관련된 비트라인(11) 아래로 배열되는 드레인 영역(1), 채널 영역(2) 및 소스 영역(3)의 선형 구조를 갖으며, -단자 영역(13)은 메모리 소자에 존재하는 셀 콘택(14)을 경유하여 각 경우에 드레인 영역(1)에 인접하고, -단자 영역(13)은 관련된 비트라인(11)의 측부에 배열되는 것을 특징으로 하는 DRAM 셀 장치.
  2. 제1항에 있어서, 트랜지스터 쌍(10)의 드레인영역(1)에 인접한 단자영역(13)이 관련된 비트라인(11)의 맞은편 측부에 배열되는 것을 특징으로 하는 DRAM 셀 장치.
  3. 제2항에 있어서, 트랜지스터 쌍(10)은 인접 트랜지스터 쌍(10)의 드레인 영역을 상호 면하게 인접한 단자 영역(13)이 관련된 비트라인(11)의 맞은편 측부에 배열되는 방식으로, 각각의 비트라인(11)을 따라 배열되는 것을 특징으로 하는 DRAM 셀 장치.
  4. 제3항에 있어서, -워드라인(12)은 비트라인과 수직 연장되며, -드레인 영역(1)에서 제 2 비트라인(11b)으로부터 향하는 측부으로 단자 영역(13)이 배열되는 제 1 비트라인(11a)을 따라 MOS 트랜지스터의 채널 영역(2) 위로 배열되는 게이트 전극과, 드레인 영역(1)에서 제 1 비트라인(11a)으로부터 향하는 측부으로 단자 영역(13)이 배열되는 제 2 비트라인(11b)을 따르는 트랜지스터의 전극이 각각의 경우에 있어 워드라인(12)을 따라 쌍으로 배열되는 방식으로, 제 1 비트라인(11a)을 따르는 트랜지스터 쌍(10a)이 제 1 비트라인(11a)에 인접해 있는 제 2 비트라인(11b)을 따라 트랜지스터 쌍(10b)을 중심으로 옵셋 배열되는 것을 특징으로 하는 DRAM 셀 장치.
  5. 제4항에 있어서, -제 1 비트라인(11a) 및 제 2 비트라인(11b) 사이에 배열되며, 제 1비트라인(11a)을 따라 트랜지스터 쌍(10a)의 드레인 영역(1)에 인접하며, 제 2 비트라인(11b)을 따라 트랜지스터 쌍(10b)의 드레인 영역(1)에 인접하는 단자영역(13)이 비트라인(11)과 평행하게 연장되는 기하학적 연결 라인에 배열되고, -제 2 비트라인(11b)을 면하는 단자영역(13)이 워드라인(12)과 평행하게 연장되는 기하학적 연결 라인을 따라 각각 쌍으로 배열되는 방식으로, 제 1 비트라인(11a)으로부터 향하는 측부에서 제 2 비트라인(11b)과 인접하고, 그의 드레인 영역(1)이 제 2 비트라인(11b)을 면하는 측부에서 단자영역(13)에 인접한 제 3 비트라인(11c)을 따라 배열된 트랜지스터 쌍(10c)과, 제 1 비트라인(11a)을 따라 배열되고 그의 드레인 영역(1)이 제 2 비트라인(11b)을 면하는 측부에서 단자영역(13)에 인접한 트랜지스터 쌍(10a)이 서로를 중심으로 옵셋 배열되는 것을 특징으로 하는 DRAM 셀 장치.
  6. 제5항에 있어서, 비트라인(11)의 폭과 비트라인(11)의 공간이 본질적으로 동일하며, 워드라인(12)의 폭과 워드라인(12)의 공간이 본질적으로 동일한 것을 특징으로 하는 DRAM 셀 장치.
  7. 제1항 내지 6항중 어느 한 항에 있어서, 축적노드(17), 유전체(18) 및 셀 플레이트(19)를 갖는 축적 캐패시터가 워드라인 평면과 비트라인 평면위에 메모리 소자로서 배열되는 것을 특징으로 하는 DRAM 셀 장치.
  8. 제7항에 있어서, 유전체(18)는 축적 노드(17) 위에서 연속층으로서 배열되며 셀 플레이트(19)는 유전체 위에서 연속층으로서 배열되는 것을 특징으로 하는 DRAM 셀 장치.
  9. 제1항 내지 6항중 어느 한 항에 있어서, 각각의 경우에 하나의 드레인 영역(1) 및 인접한 단자영역(13)이 기판(0)에서 연속으로 도핑된 영역으로서 구성되는 것을 특징으로 하는 DRAM 셀 장치.
  10. 제1항 내지 6항중 어느 한 항에 있어서, 트랜지스터 쌍(10)의 MOS 트랜지스터가 공통 소오스 영역(13)을 가지는 것을 특징으로 하는 DRAM 셀 장치.
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