KR970030855A - 반도체 메모리 장치 및 그의 제조방법 - Google Patents

반도체 메모리 장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 집적도를 향상시키고 소비전력을 감소시키는 반도체 메모리 장치 및 이의 제조방법에 관한 것이다.
이와같은 본 발명의 반도체 메모리 장치는 제1도전형 반도체 기판과, 상기 반도체 기판상에 형성되어 전하를 충전 또는 방전하는 제1전극과, 상기 제1전극 상에 형성되어 제1전극의 전하 충방전 및 데이타 읽고 쓰기를 제어하는 제2전극과, 상기 제2전극의 최소한 일측의 반도체 기판에 형성되어 전하를 공급하는 전하 인-아웃단을 포함하여 구성되고, 본 발명의 반도체 메모리 장치의 제조방법은 반도체 기판에 터널링 유전체막을 형성하는 단계와, 상기 터널링 유전체막 위에 부유 게이트를 형성하는 단계와, 상기 부유 게이트를 포함한 기판 전면에 강 유전체막을 형성하는 단계와, 상기 부유 게이트 상측의 강 유전체막 위에 제어 게이트를 형성하는 단계와, 상기 제어 게이트의 최소한 일측에 전하 인-아웃단을 형성하는 단계를 포함하여 이루어진 것이다.

Description

반도체 메모리 장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 동작 원리를 설명하기 위한 단위 셀 단면 구조도,
제6도는 본 발명 제1 실시예의 반도체 메모리 장치의 회로적 구성도.

Claims (47)

  1. 제1도전형 반도체 기판; 상기 반도체 기판상에 형성되어 전하를 충전 또는 방전하는 제1전극; 상기 제1전극 상에 형성되어 제1전극의 전하 충방전 및 데이타 읽고 쓰기를 제어하는 제2전극; 그리고, 상기 제2전극의 최소한 일측의 반도체 기판에 형성되어 전하를 공급하는 전하 인-아웃단을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 전하 인-아웃단은 제2전극 양측의 기판에 형성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 제2전극 양측의 기판에 불순물 영역이 형성되어 일측은 전하 인-아웃단으로 이용되고, 타측 플로오팅 됨을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 전하 인-아웃단에는 비트 라인이 연결됨을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 반도체 기판은 P형이고, 전하 인-아웃단은 고농도 N형임을 특징으로 하는 반도체 메모리 장치.
  6. 제1커패시터의 제1전극으로 이용되는 제1도전형 반도체 기판; 상기 반도체 기판 상에 형성되어 제1커패시터의 제2전극으로 이용되는 제1전극; 그리고 상기 제1전극 위에 형성되어 상기 제1전극을 제2커패시터의 제1전극으로 하여 제2커패시터의 제2전극으로 이용되는 제2전극; 상기 제2전극 일측의 상기 반도체 기판에 형성되어 제1전극에 충전될 전하를 공급하는 전하 인-아웃단을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제2전극과 전하 인-아웃단은 오버랩 되어 제3커패시터가 형성됨을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 반도체 기판은 상기 제1전극에 전하가 축적되지 않았을 때 제2전극에 인가된 전압에의해 제1전극 하측에 강한 반전층이 형성되도록 함을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서, 전하 인-아웃단은 고농도 제2도전형으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서, 전하 인-아웃단은 고농도 N형으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  11. 기판상에 부유 게이트와 제어 게이트가 적층되어 있고, 상기 제어 게이트 일측에 기판에는 전하 인-아웃단으로 사용되는 불순물 영역이 형성된 적층형 게이트-모스 커패시터의 구조로 단위 셀이 구성됨을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 매트릭스 형태로 배열되는 복수개의 적층형 게이트-모스 커패시터와, 상기 복수개의 적층형 게이트-모스 커패시터 중 동일 열(ROW)의 적층형 게이트-모스 커패시터를 동시에 제어할 수 있도록 한 복수개의 워드라인과, 상기 복수개의 적층형 게이트-모스 커패시터 중 동일 행의 적층형 게이트-모스 커패시터에 데이타를 쓰고 읽기 위한 복수개의 비트라인과, 상기 각 비트라인으로 부터 데이타를 센싱하여 출력하는 복수개의 센싱 엠프를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 복수개의 적층형 게이트-모스 커패시터 중 동일 열의 적층형 게이트-모스 커패시터들의 각 제어 게이트는 하나의 워드라인에 연결되고, 동일 행의 적층형 게이트-모스 커패시터들의 각 전하 인-아웃단은 하나의 비트라인에 연결되며, 각 센싱엠프는 해당 비트 라인을 입력단자로 하여 타 입력단자에는 기준전압이 인가됨을 특징으로 하는 반도체 메모리 장치.
  14. 일정 간격을 갖고 일 방향으로 복수개의 활성영역이 형성되도록 필드 절연막이 형성된 제1도전형 반도체 기판; 상기 각 활성 영역에 수직한 방향으로 상기 반도체 기판 상측에 일정한 간격을 갖고 형성되는 복수개의 워드 라인; 상기 각 워드 라인과 상기 활성영역의 반도체 기판 사이에 형성되는 복수개의 부유 게이트; 상기 각 워드 라인과 워드 라인 사이의 활성영역에 형성되는 전하 인-아웃단; 그리고, 상기 활성영역 상측의 워드 라인 상에 상기 워드 라인과 수직한 방향으로 형성되는 복수개의 비트 라인을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 전하 인-아웃단은 2개의 워드 라인 사이 마다의 활성영역에형성됨을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 전하 인-아웃단은 고농도 제2도전형 불순물 영역으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서, 동일 활성영역에 형성되는 전하 인-아웃단들은 하나의 비트라인에 연결됨을 특징으로 하는 반도체 메모리 장치.
  18. 일정 간격을 갖고 일 방향으로 복수개의 활성영역이 형성되도록 필드영역에 필드 절연막이 형성된 제1도전형 반도체 기판; 상기 각 활성영역의 반도체 기판에 일정 간격을 갖고 형성되는 복수개의 전하 인-아웃단; 상기 각 전하 인-아웃단 영역에 콘택 홀을 갖고 상기 반도체 기판 위에 형성되는 터널링 유전체막; 상기 각 전하 인-아웃단 사이의 활성영역 상측의 상기 터널링 유전체막 위에 매트릭스 형태로 형성되는 복수개의 부유 게이트; 상기 각 전하 인-아웃단 영역에 콘택홀을 갖고 상기 부유 게이트를 포함한 기판 전면에 형성되는 강유전체막; 상기 활성영역에 수직한 방향의 상기 부유 게이트 위의 상기 강 유전체막위에 하나씩 형성되는 복수개의 워드 라인; 상기 각 전하 인-아웃단 영역에 콘택 홀을 갖고 워드 라인을 포함한 기판 전면에 형성되는 층간 절연막; 그리고, 동일 활성영역에 형성된 상기 전하 인-아웃단들을 전기적으로 연결하도록 상기 층간 절연막 위에 형성되는 복수개의 비트 라인을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 각 전하 인-아웃단 사이의 활성영역 상측의 상기 터널링 유전체막 위에 각각 2개의 부유 게이트가 형성됨을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서, 터널링 유전체막, 강 유전체막 및 층간 절연막은 전하 인-아웃단 영역중 하나 건너 콘택홀을 갖도록 형성됨을 특징으로 하는 반도체 메모리 장치.
  21. 제18항에 있어서, 터널링 유전체막은 PZT가 사용됨을 특징으로 하는 반도체 메모리 장치.
  22. 제18항에 있어서, 상기 각 워드 라인은 각 부유 게이트를 감싸도록 형성됨을 특징으로 하는 반도체 메모리 장치.
  23. 제18항에 있어서, 터널링 유전체막은 70∼150Å의 두께로 형성됨을 특징으로 하는 반도체 메모리 장치.
  24. 제18항에 있어서, 강 유전체막은 산화막, 산화막／질화막 또는 산화막／질화막／산화막의 적층된 구조 또는 PZT중 하나로 형성됨을 특징으로 하는 반도체 메모리 장치.
  25. 반도체 기판에 터널링 유전체막을 형성하는 단계; 상기 터널링 유전체막 위에 부유 게이트를 형성하는 단계; 상기 부유 게이트를 포함한 기판 전면에 강 유전체막을 형성하는 단계; 상기 부유 게이트 상측의 강 유전체막 위에 제어 게이트를 형성하는 단계; 그리고, 상기 제어 게이트의 최소한 일측에 전하 인-아웃단을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  26. 제25항에 있어서, 전하 인-아웃단을 제어 게이트 양측에 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  27. 제25항에 있어서, 전하 인-아웃단은 제어 게이트를 마스크로 이용하여 고농도 N형 불순물 이온 주입에 의해 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  28. 제25항에 있어서, 제어 게이트는 하측의 부유 게이트를 감싸도록 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  29. 제25항에 있어서, 부유 게이트는 다결정 실리콘 또는 금속을 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  30. 제25항에 있어서, 제어 게이트는 다결정 실리콘 또는 금속으로 형성됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
  31. 제25항에 있어서, 터널링 유전체막은 PZT를 증착하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  32. 제25항에 있어서, 터널링 유전체막은 70∼150Å의 두께로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  33. 제25항에 있어서, 강 유전체막은 산화막, 산화막／질화막을 적층하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  34. 제25항에 있어서, 강 유전체막은 산화막, 산화막／질화막／산화막을 적층하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  35. 제25항에 있어서, 강 유전체막은 PZT를 증착하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  36. 제1도전형 반도체 기판에 일정 간격을 갖고 일 방향으로 복수개의 활성 영역이 형성되도록 필드영역에 필드 절연막을 형성하는 단계; 상기 반도체 기판 상에 터널링 유전체막을 형성하는 단계; 상기 활성영역 상측의 터널링 유전체막(16)위에 일정 간격으로 복수개의 부유 게이트를 형성하는 단계; 상기 각 부유 게이트를 포함한 기판 전면에 강 유전체막을 형성하는 단계; 상기 활성영역과 수직한 방향의 상기 부유 게이트들을 하나의 워드 라인이 제어하도록 상기 강 유전체막 위에 복수개의 워드 라인을 형성하는 단계; 상기 워드 라인들 사이의 활성영역에 고농도 제2도전형 불순물 영역을 형성하는 단계; 상기 워드 라인을 포함한 기판 전면에 층간 절연막을 증착하고 상기 고농도 제2도전형 불순물 영역이 노출되도록 콘택 홀을 형성하는 단계; 그리고, 상기 고농도 제2도전형 불순물 영역에 전기적으로 연결되도록 상기 층간절연막 위에 복수개의 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  37. 제36항에 있어서, 콘택 홀은 고농도 불순물 영역 중 하나 건너의 고농도 불순물 영역에 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  38. 제36항에 있어서, 반도체 기판은 P형을 이용하고 불순물 영역은 N형으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  39. 제36항에 있어서, 워드 라인은 하측의 부유게이트를 감싸도록 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  40. 제1도전형 반도체 기판에 일정 간격을 갖고 일 방향으로 복수개의 활성영역이 형성되도록 필드영역에 필드 절연막을 형성하는 단계; 상기 반도체 기판 상에 터널링 유전체막을 형성하는 단계; 상기 활성영역 상측의 터널링 유전체막(16)위에 일정 간격으로 복수개의 부유 게이트를 형성하는 단계; 상기 각 부유 게이트를 포함한 기판 전면에 강 유전체막을 형성하는 단계; 상기 활성영역과 수직한 방향의 상기 부유 게이트들을 하나의 워드 라인이 제어하도록 상기 강 유전체막 위에 캡 절연막이 적층된 복수개의 워드 라인을 형성하는 단계; 상기 워드 라인들 사이의 활성영역에 불순물 영역을 형성하는 단계; 상기 워드 라인을 마스크로 이용하여 상기 강 유전체막과 터널링 유전체막을 선택적으로 제거하는 단계; 상기 불순물 영역에 콘택 홀이 형성되도록 워드 라인 및 캡 절연막 측면에 절연막 측벽면을 형성하는 단계; 그리고, 상기 불순물 영역에 전기적으로 연결되도록 복수개의 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  41. 제40항에 있어서, 워드 라인 형성 방법은 상기 강 유전체막 위에 도전층과 절연막을 차례로 증착하고 사진석 판술 및 식각 공정으로 상기 절연막과 도전층을 선택적으로 제거하여 상기 활성영역과 수직한 방향의 상기 부유 게이트들 상측에 하나의 워드 라인이 형성되도록 함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  42. 제40항에 있어서, 캡 절연막은 터널링 유전체막과 강 유전체막과의 식각 선택비가 큰 물질로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  43. 제40항에 있어서, 절연막 측벽을 워드 라인 및 캡 절연막을 포함한 기판 전면에 절연막을 증착하고 이방성 시각하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  44. 제43항에 있어서, 절연막의 증착 두께는 콘택 홀의 반경을 감안하여 조절함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  45. 제1도전형 반도체 기판에 일정 간격을 갖고 일 방향으로 복수개의 활성 영역이 형성되도록 필드영역에 필드 절연막을 형성하는 단계; 상기 반도체 기판 상에 터널링 유전체막을 형성하는 단계; 상기 활성영역 상측의 터널링 유전체막(16)위에 일정 간격으로 복수개의 부유 게이트를 형성하는 단계; 상기 각 부유 게이트를 포함한 기판 전면에 강 유전체막을 형성하는 단계; 상기 활성영역과 수직한 방향의 상기 부유 게이트들을 하나의 워드 라인이 제어하도록 상기 강 유전체막 위에 복수개의 워드 라인을 형성하는 단계; 상기 워드 라인과 워드 라인 사이 중 하나 건너에 마스킹을 형성하는 단계; 상기 워드 라인과 마스킹을 마스크로 이용하여 활성영역에 고농도 제2도전형 불순물 영역을 형성하는 단계; 상기 워드 라인을 포함한 기판 전면에 층간 절연막을 증착하고 상기 고농도 제2도전형 불순물 영역이 노출되도록 콘택 홀을 형성하는 단계; 그리고, 상기 고농도 제2도전형 불순물 영역에 전기적으로 연결되도록 상기 층간절연막 위에 복수개의 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  46. 제1도전형 반도체 기판에 일정 간격을 갖고 일 방향으로 복수개의 활성영역이 형성되도록 필드영역에 필드 절연막을 형성하는 단계; 상기 반도체 기판 상에 터널링 유전체막을 형성하는 단계; 상기 활성영역 상측의 터널링 유전체막(16)위에 일정 간격으로 복수개의 부유 게이트를 형성하는 단계; 상기 각 부유 게이트를 포함한 기판 전면에 강 유전체막을 형성하는 단계; 상기 활성영역과 수직한 방향의 상기 부유 게이트들을 하나의 워드 라인이 제어하도록 상기 강 유전체막 위에 캡 절연막이 적층된 복수개의 워드 라인을 형성하는 단계; 상기 워드 라인과 워드 라인 사이 중 하나 건너에 마스크층을 형성하는 단계; 상기 워드 라인과 마스크층을 마스크로 이용하여 활성영역에 불순물 영역을 형성하는 단계; 상기 워드 라인 및 마스크층을 마스크로 이용하여 상기 강 유전체막과 터널링 유전체막을 선택적으로 제거하는 단계; 상기 불순물 영역에 콘택 홀이 형성되도록 워드 라인 및 캡 절연막 측면에 절연막 측벽을 형성하는 단계; 그리고 상기 불순물 영역에 전기적으로 연결되도록 복수개의 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  47. 제46항에 있어서, 상기 마스크층과 절연막 측벽 및 강 유전체막 또는 터널링 절연막은 서로 식각 선택비가 큰물질로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950043304A 1995-11-23 1995-11-23 반도체메모리장치및그의제조방법 KR100311486B1 (ko)

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