KR100475719B1 - 반도체장치의게이트전극 - Google Patents

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Abstract

특정셀을 선택하지 않아도 트랜지스터가 오동작되는 과잉소거를 방지할 수 있는 반도체장치의 게이트전극에 관하여 개시되어 있다. 본 발명의 반도체장치의 게이트전극은, 기입신호 또는 독출신호 등의 제어신호가 인가되는 제어 게이트전극과; 상기 제어 게이트전극의 하부에 위치하며, 상기 제어신호에 따라 전자를 보유하거나 방출하는 플로팅 게이트전극을 구비한 반도체장치의 게이트전극에 있어서, 상기 제어 게이트전극과 상기 플로팅 게이트전극이 부분적으로 오버랩된 구조로 이루어진 것을 특징으로 한다. 본 발명에 의하면, 특정셀을 선택하지 않아도 트랜지스터가 오동작되는 과잉소거를 방지할 수 있기 때문에 기입된 데이터를 유지하는 데 있어서 탁월한 효과를 나타낼 수 있다.

Description

반도체장치의 게이트전극
본 발명은 반도체장치의 게이트전극에 관한 것으로서, 특히 특정셀을 선택하지 않아도 트랜지스터가 오동작되는 과잉소거를 방지할 수 있는 반도체장치의 게이트전극에 관한 것이다.
반도체장치 중, 종래의 ROM(Read-Only Memory)은 생산과정 중의 마스크 레벨에서 정보의 영구적인 저장이 이루어져서, 정보의 변경이 불가능했었다. 그러나, 반도체장치의 편리함에 보다 유리하도록 많은 개선이 이루어져, 최근에는 전기적으로 프로그램 및 소거를 행할 수 있는 ROM인 EEPROM(Electrically Elasable Programmable ROM)이 많이 사용되고 있다.
EEPROM은 약 200Å이하의 매우 얇은 게이트산화막(이하, 터널링산화막이라 한다)에 107V/m 이상의 게이트 전계를 인가함으로써, 이 게이트산화막을 통하여 전자의 파울러-노다임 터널링(Fowler-Nordheim tunneling)이 발생하도록 하는 메커니즘을 이용하는 것이다. 게이트전계의 인가방향에 따라 전자 터널링은 양방향으로 이루어지므로, 정보의 기입(write), 독출(read) 및 소거(erase)가 가능하다.
이러한 EEPROM의 게이트전극의 전형적인 형태는 도1에 도시된 바와 같다.
도1을 참조하면, 반도체기판(10)의 주면에 격리산화막(20)이 형성되어 있으며, 소오스(30)와 드레인(40)의 사이의 상부에는 터널링산화막(50)이 위치한다. 터널링산화막(50) 위에는 보통 다결정 실리콘으로 이루어진 플로팅 게이트전극(60)이 있으며, 플로팅 게이트전극(60)은 제어 게이트전극(80)과의 사이에 제1 산화막(70)을 두고 있다. 이와 같이 플로팅 게이트전극(60)과 제어 게이트전극(80)이 이루는 정렬구조를 스택 게이트타입(stack gate type)이라고 한다. 보통, 터널링산화막(50)은 100Å 정도의 두께, 제1 산화막(70)은 200Å 정도의 두께로 형성시킨 구조를 사용하고 있다.
정보의 기입(write), 독출(read) 및 소거(erase) 등은 제어 게이트전극(80)에 인가되는 게이트전압(VG)에 의해 이루어진다. 이 때, 정보의 기입 또는 소거는 소오스(30)와 드레인(40) 사이를 움직이는 전자가 107V/m 이상으로 인가된 게이트 전계의 영향을 받아 반도체기판(10)에서 플로팅 게이트전극(60)으로 주입되거나, 플로팅 게이트전극(60)에 주입된 전자가 반도체기판(10)으로 되돌아 오는 과정을 통하여 이루어진다. 이러한 전자의 이동은 터널링산화막(50)을 관통하여 행해지는데, 이러한 메카니즘에 의한 전류를 파울러-노다임 전류라고 한다.
그러나, 도1에 도시된 바와 같은 반도체장치의 게이트전극에서는 다음과 같은 문제점이 있다.
기입된 정보를 소거하고자 할 때, 플로팅 게이트전극 내의 전자를 지나치게 뽑아내면 트랜지스터가 "온(on)"상태가 되는 과잉소거의 문제가 발생하여, 반도체장치의 특성을 저하시키는 주요인으로 작용하고 있다. 이러한 과잉소거는 터널링산화막 및 제1 산화막 각각의 두께를 플로팅 게이트전극과 제어 게이트전극의 오버랩되는 면적에 따라 적절히 최적화시키지 못한데서 기인한다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명의 목적은 트랜지스터가 오동작되는 과잉소거를 방지할 수 있는 반도체장치의 게이트전극을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 게이트전극은,
기입신호 또는 독출신호 등의 제어신호가 인가되는 제어 게이트전극과; 상기 제어 게이트전극의 하부에 위치하며, 상기 제어신호에 따라 전자를 보유하거나 방출하는 플로팅 게이트전극을 구비하며, 상기 제어 게이트전극과 상기 플로팅 게이트전극이 부분적으로 오버랩된 구조로 이루어진 반도체장치의 게이트전극에 있어서, 상기 플로팅 게이트전극과 상기 제어 게이트전극 사이의 산화막 두께가 230Å으로, 상기 플로팅 게이트전극 하부에 설치된 터널링 산화막 두께가 140∼160Å으로 구성되는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도2는 본 발명의 실시예에 따른 반도체장치의 게이트전극을 나타내는 단면도이다.
도2를 참조하면, 반도체기판(110)의 주면에 격리산화막(120)이 형성되어 있으며, 소오스(130)와 드레인(140)의 사이의 상부에 터널링산화막(150)이 위치한 구조는 종래기술과 동일하다.
또한, 터널링산화막(150) 위에는 다결정 실리콘으로 이루어진 플로팅 게이트전극(160)을 형성시키며, 플로팅 게이트전극(160)은 제어 게이트전극(180)과의 사이에 제1 산화막(170)을 두고 있다.
그러나, 플로팅 게이트전극(160)을 제어 게이트전극(180)과 부분적으로 오버랩되도록 형성한다. 따라서, 오버랩되지 않은 제어 게이트전극(180)의 일부가 트랜지스터 역할을 하게 함으로써 과잉소거의 문제점을 보완할 수 있다.
이와 같이, 플로팅 게이트전극을 제어 게이트전극과 부분적으로 오버랩되게 형성하는 게이트전극을 스프릿 게이트타입(split gate type)이라 한다.
본 발명의 실시예에 있어서, 터널링산화막(150)은 150Å 정도의 두께, 제1 산화막(170)은 230Å 정도의 두께로 최적화하여 형성시켰다. 그러나, 이러한 터널링산화막 및 제1 산화막의 두께는 일률적으로 결정되는 것이 아니고, 플로팅 게이트전극과 제어 게이트전극과의 오버랩되는 면적에 의존하여 최적화되어야 할 두께이다.
본 발명에 의하면, 특정셀을 선택하지 않아도 트랜지스터가 오동작되는 과잉소거를 방지할 수 있기 때문에 기입된 데이터를 유지하는 데 있어서 탁월한 효과를 나타낼 수 있다.
도1은 종래 반도체장치의 게이트전극을 나타내는 단면도,
도2는 본 발명의 실시예에 따른 반도체장치의 게이트전극을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호설명 *
10, 110 … 반도체기판
20, 120 … 격리산화막
30, 130 … 소오스
40, 140 … 드레인
50, 150 … 터널링산화막
60, 160 … 플로팅 게이트전극
70, 170 … 제1 산화막
80, 180 … 제어 게이트전극

Claims (1)

  1. 기입신호 또는 독출신호 등의 제어신호가 인가되는 제어 게이트전극과; 상기 제어 게이트전극의 하부에 위치하며, 상기 제어신호에 따라 전자를 보유하거나 방출하는 플로팅 게이트전극을 구비하며, 상기 제어 게이트전극과 상기 플로팅 게이트전극이 부분적으로 오버랩된 구조로 이루어진 반도체장치의 게이트전극에 있어서, 상기 플로팅 게이트전극과 상기 제어 게이트전극 사이의 산화막 두께가 230Å으로, 상기 플로팅 게이트전극 하부에 설치된 터널링 산화막 두께가 140∼160Å으로 구성되는 것을 특징으로 하는 반도체장치의 게이트전극.
KR1019970030032A 1997-06-30 1997-06-30 반도체장치의게이트전극 KR100475719B1 (ko)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4409723A (en) * 1980-04-07 1983-10-18 Eliyahou Harari Method of forming non-volatile EPROM and EEPROM with increased efficiency
JPH07273225A (ja) * 1994-03-30 1995-10-20 Sanyo Electric Co Ltd 不揮発性半導体メモリ装置及びその製造方法
KR970030855A (ko) * 1995-11-23 1997-06-26 문정환 반도체 메모리 장치 및 그의 제조방법

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