KR100488583B1 - 듀얼비트게이트분리형플래쉬메모리소자및그의구동방법 - Google Patents

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Abstract

본 발명은 과소거에 의한 드레인 턴온 및 독출 오동작을 방지할 수 있는 고집적화가 가능한 듀얼 비트 게이트 분리형 플래쉬 메모리소자에 관한 것으로서, 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널 영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트와; 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막과; 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막과; 상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막과; 상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막과; 상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 포함한다.

Description

듀얼비트 게이트 분리형 플래쉬 메모리소자 및 그의 구동방법{dual bit split gate flash memory device and method for driving the same}
본 발명은 불휘발성 반도체 메모리소자에 관한 것으로서, 고집적화를 이룰 수 있는 듀얼비트 게이트 분리형 플래쉬 EEPROM 에 관한 것이다.
도 1은 일반적인 1비트 플래쉬 메모리소자의 구조를 도시한 것으로서, 도 1a는 종래의 1비트 플래쉬 메모리의 평면구조이고, 도 1b는 도 1a의 1A-1A´선에 따른 단면 구조이고, 도 1c 는 도 1a의 1B-1B´선에 따른 단면 구조를 도시한 것이다.
도 1을 참조하면, 일반적인 플래쉬 메모리소자는 폴리실리콘으로 된 플로팅 게이트(12)와 콘트롤 게이트(14)가 기판(10)상에 적층된 구조를 갖으며, 1비트가 하나의 소오스/드레인영역(15, 16)을 공유하는 구조를 갖는다. 그리고, 소오스/드레인 영역(15, 16)사이의 채널영역과 플로팅 게이트(12)사이 그리고 플로팅 게이트(12)와 콘트롤 게이트(14)사이에는 유전체막(11, 13)이 형성되어 있다. 도 1a에서 부호 10a 는 플래쉬 메모리소자의 액티브 영역을 나타낸다.
도 1의 종래의 플래쉬메모리는 소거시 과소거비트(over erase bit)가 존재할 수 있다.
이러한 과소거비트는 등가회로가 도시된 도 2의 B 부분에 존재할 경우 셀 A를 선택프로그램하는 경우를 예를 들어 설명한다.
다수의 비트라인(B/L1, B/L2, …)중 하나의 비트라인 예를 들면 첫 번째 비트라인(B/L1)이 선택된다.
이때, 선택된 비트라인에 있어서, 다수의 워드라인(W/L1, W/L2, …)중 선택되지 워드라인 예를 들면 W/L2, W/L3, … 에 연결된 셀들의 드레인에는 6V 내외의 프로그램 전압이 인가된다.
그러나, 선택되지 않은 워드라인에 연결된 셀들의 드레인 영역(16)에 고전압(약 6V 정도)이 인가되면 용량성 커플링비(capacitive-coupling ratio)에 의해 플로팅 게이트(12)에 하기의 수학식 1과 같은 전압이 인가된다.
[수학식 1]
γd = Cd/(Cono + Cd + Cs + Cb)
이때, 플로팅 게이트(12)에 인가된 전압(γd*Vd)이 셀의 소거 스레쉬홀드(erase threshold) 전압보다 클 경우, 선택되지 않은 워드라인(W/L2, W/L3, …)에 연결된 셀들을 턴온시켜 프로그램되지 않은 셀을 통해 프로그램 전류를 소모함으로써, 선택된 셀이 프로그램되지 못하는 드레인 턴온현상을 유발한다.
또한, 도 1의 일반적인 플래쉬 메모리소자는 소거시에는 소오스 영역(15)에 고전압을 인가하고 콘트롤 게이트(14) 및 드레인 영역(16)에 0V 의 전압을 인가하게 된다.
이러한 상태에서 플로팅 게이트(12)에 축적된 전하가 소오스영역(15)으로 유전체막(11)을 통해 F-N 터널링시 접합누설에 의해서 소거 스레쉬홀드(Vth)가 신축성있게되어(elastic) Vth 의 균일성이 불량하게 된다.
게다가, 독출동작시 과소거셀(over erase cell)은 정상동작조건에서 항상 셀의 전류가 존재하여 선택된 셀의 상태가 "1" 또는 "0" 인지를 알 수 없게 되므로 셀에 프로그램된 데이터를 잘못 독출하게 되는 오동작을 유발한다.
도 2를 참조하여 독출동작을 설명하면, 예를 들면 도 2의 A 부분의 셀을 독출하고자 할 때 B부분의 셀이 과소거되었을 경우에는 항상 B부분의 셀을 통해 셀전류가 흐르기 때문에 A부분의 셀의 프로그램상태를 정확히 알 수 없게 만든다.
이러한 현상은 과소거셀, 즉 소거 Vth 가 낮을수록 더욱 심각한 문제로 대두되며, 도 1과 같은 일반적인 플래쉬 메모리소자의 구조에서는 항상 과소거문제를 안고 있어서 플래쉬 메모리소자의 고수율에 제한 요소로 나타난다.
상기한 바와 같은 일반적인 플래쉬 메모리소자의 과소거문제를 해결하기 위한 셀 구조가 제안되었는데, 이 셀구조가 게이트 분리형(split gate) 플래쉬 EEPROM 이다.
도 3은 종래의 1비트 게이트 분리형 플래쉬 메모리소자의 구조를 도시한 것으로서, 도 3a는 1비트 게이트 분리형 플래쉬 메모리의 평면구조이고, 도 3b는 도 3a의 3A-3A´선에 따른 단면 구조이고, 도 3c는 도 3a의 3B-3B´선에 따른 단면 구조를 도시한 것이다.
도 3을 참조하면, 폴리실리콘으로 된 플로팅 게이트(23)와 셀렉트(select) 게이트(25)가 기판(20)상에 오버랩되어 형성된 구조를 갖으며, 1비트가 하나의 소오스/드레인영역(26, 27)을 공유하는 구조를 갖는다. 그리고, 플로팅 게이트(23)는 소오스영역(26) 및 소오스/드레인 영역(26, 27)사이의 채널영역상부에 걸쳐 형성되고, 플로팅 게이트(23)와 소오스영역(26) 및 채널영역사이에는 셀게이트 산화막(21)이 형성된다.
그리고 셀렉트 게이트(25)는 드레인 영역(27) 및 채널영역에 걸쳐 형성되어 플로팅 게이트(23)와 오버랩되고, 셀렉트 게이트(25)와 드레인 영역(27) 및 채널영역사이에는 상기 셀 게이트 산화막(21)보다는 두꺼운 셀렉트 게이트 산화막(22)이 형성되며, 상기 플로팅 게이트(23)와 셀렉트 게이트(25)사이에는 두꺼운 층간 절연막(24)이 형성된다. 도면중 부호 20a 는 액티브 영역을 나타낸다.
상기한 바와 같은 구조를 갖는 분리형 플래쉬 메모리소자는 셀렉트 게이트(25)에 플로팅 게이트(23)가 절반정도 오버랩되어 형성되고, 셀게이트 산화막(21)과 셀렉트 게이트 산화막(23)이 서로 다른 두께를 가지므로, 과소거에 의한 플로팅 게이트가 네가티브 문턱전압을 갖더라도 셀렉트 게이트는 항상 포지티브 문턱전압을 갖게 되기 때문에, 과소거에 의한 드레인 턴온과 독출오동작의 문제를 해결할 수 있었다.
그러나 이러한 셀은 종래의 플래쉬 메모리셀에 비하여 선택 게이트가 추가되어 셀사이즈가 커지게 되어 고집적도의 메모리를 구현하는 데 어려움이 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 과소거에 의한 드레인 턴온을 방지할 수 있는 듀얼 비트 게이트 분리형 플래쉬 메모리소자를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 과소거비트에 의한 독출오동작을 방지할 수 있는 듀얼 비트 게이트 분리형 플래쉬 메모리소자를 제공하는 데 있다.
본 발명의 다른 목적은 고집적화가 가능한 듀얼 비트 게이트 분리형 플래쉬 메모리소자를 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트를 포함하는 듀얼비트 게이트 분리형 플래쉬 메모리소자를 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 셀렉트 게이트는 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 오버랩되는 제 1 부분과, 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 오버랩되는 제 2 부분으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막과; 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막과; 상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막과; 상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막과; 상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 더 포함하는 것을 특징으로 한다.
상기 제 1 및 제 2 절연막 그리고 제 4 및 제 5 절연막은 서로 동일한 두께를 갖는 산화막으로 이루어지고, 제 3 절연막은 제 1 및 제 2 절연막보다 두께가 더 두꺼우며, 제 4 및 제 5 절연막은 제 1 내지 제 3 절연막보다 두께가 더 두꺼운 것을 특징으로 한다.
또한, 본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막과; 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막과; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성되고, 상기 제 1 플로팅 게이트와 오버랩되는 제 1 부분과 상기 제 2 플로팅 게이트와 오버랩되는 제 2 부분으로 분리된 셀렉트 게이트와; 상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막과; 상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막과; 상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 포함하는 듀얼 비트 게이트 분리형 플래쉬 메모리소자를 제공하는 것을 특징으로 한다.
본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트로 이루어지는 듀얼 비트 게이트 분리형 플래쉬 메모리소자에 있어서, 상기 셀렉트 게이트에 스레쉬 홀드전압을 인가하고 소오스/드레인 영역중 프로그램하고자하는 하나의 영역에 고전압을 인가하고 나머지 영역은 플로팅 시킴으로써, 상기 프로그램하고자 하는 영역과 상기 플로팅 게이트사이의 오버랩 캐패시터에 의해 프로그램하고자 하는 비트의 플로팅 게이트에 전압을 유기시키는 핫전자주입방식으로 프로그램하는 듀얼 비트 게이트 분리형 플래쉬 메모리소자의 구동방법을 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 프로그램하고자 하는 플로팅 게이트에는 10V 정도의 전압이 유기되어 셀문턱전압이 7 내지 8V 로 유지되는 특징으로 한다.
또한, 본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트와, 상기 플로팅 게이트와 셀렉트 게이트사이에 형성된 층간 절연막으로 이루어지는 듀얼비트 게이트 분리형 플래쉬 메모리소자에 있어서, 셀렉트 게이트에 고전압을 인가하고 소오스/드레인 영역중 소거하고자 하는 비트의 영역에 0V를 인가하고 나머지 영역은 플로팅시켜 플로팅 게이트에 프로그램된 전하를 소거시키는 듀얼비트 게이트 분리형 플래쉬 메모리소자의 구동방법을 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 플로팅 게이트와 셀렉트 게이트사이의 형성된 층간 절연막중 플로팅 게이트 측벽에 형성된 부분을 통해 F-N 터널링에 의해 플로팅 게이트에 프로그램된 전하를 소거함으로써, 셀문턱전압이 0 내지 1V 정도로 유지되도록 하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트로 이루어지는 듀얼비트 게이트 분리형 플래쉬 메모리소자에 있어서, 셀렉트 게이트에 기준전압을 인가하고 소오스 드레인 영역중 독출하고자 하는 영역에 0V를 인가하고 나머지 영역에 고전압을 인가하고, 셀렉트 게이트하부와 1쌍의 플로팅 게이트중 독출하고자 하는 플로팅 게이트 하부의 채널영역을 전달 채널로 이용하여, 소오스 영역과 드레인 영역간의 전압을 감지하여 상기 플로팅 게이트의 프로그램된 데이타를 독출하는 듀얼비트 게이트 분리형 플래쉬 메모리소자의 구동방법을 제공하는 것을 특징으로 한다.
이하 첨부한 도 4의 도면에 의거하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 듀얼 비트 게이트 분리형 플래쉬 메모리소자의 구조를 도시한 것으로서, 도 4a는 듀얼비트 게이트 분리형 플래쉬 메모리의 평면구조이고, 도 4b는 도 4a의 4A-4A´선에 따른 단면 구조이고, 도 4c 는 도 4a의 4B-4B´선에 따른 단면 구조를 도시한 것이다.
도 4를 참조하면, 폴리실리콘으로 된 2개의 플로팅 게이트(33), (34)가 기판(30)상에 형성되고 2비트가 하나의 소오스/드레인 영역(39), (40)을 공유하도록 구성된다.
상기 2개의 플로팅 게이트(33, 34)중 하나는 소오스 영역(39) 및 소오스/드레인 영역(39, 40)사이의 채널영역상에 형성되고, 나머지 플로팅 게이트(34)는 드레인 영역(40) 및 채널영역상에 형성된다.
이들 플로팅 게이트(39, 40)와 기판(30)의 사이에는 얇은 셀게이트 산화막(31, 32)이 각각 형성된다.
그리고, 듀얼비트를 위한 제 1 부분 및 제 2 부분(38a, 38b)으로 분리되는 하나의 셀렉트(select) 게이트(38)가 기판(30)상에 상기 플로팅 게이트(33, 34)와 오버랩되어 형성된 구조를 갖는다.
이 셀렉트 게이트(38)는 플로팅 게이트(33, 34)사이의 채널 영역상부에 플로팅 게이트(33, 34)와 오버랩되어 형성된다.
셀렉트 게이트(38)와 플로팅 게이트(33, 34)사이의 채널영역사이에는 상기 셀 게이트 산화막(31, 32)보다는 두꺼운 셀렉트 게이트 산화막(35)이 형성된다.
상기 플로팅 게이트(33, 34)와 셀렉트 게이트(25)사이에는 각각 두꺼운 유전체막(36, 37)이 형성된다. 도면중 부호 30a는 액티브 영역을 나타낸다.
상기한 바와같은 구조를 갖는 본 발명의 듀얼비트 게이트 분리형 플래쉬(dual bit Split gate flash EEPROM)는 셀렉트 게이트(38)가 각각의 비트를 위한 제 1 부분(38a)과 제 2 부분(38b)으로 분리되고, 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)에 대응하여 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)과 오버랩되도록 2개의 플로팅 게이트(33, 34)가 각각 형성되므로 하나의 메모리셀에 대하여 듀얼비트의 데이타를 프로그램하는 것이 가능하므로 고집적화를 실현할 수 있다.
또한, 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)에 대응하여 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)과 오버랩되도록 1쌍의 플로팅 게이트(33, 34)가 형성되고, 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)과 플로팅 게이트(33, 34)사이에 상기 셀게이트 산화막(31, 32) 또는 셀렉트 게이트 산화막(35)보다 두꺼운 층간 절연막(36, 37)으로 산화막이 각각 형성되어 과소거되더라도 셀렉트 게이트(38)의 제 1 부분 및 제 2 부분(38a, 38b)은 항상 포지티브 문턱전압을 유지하므로 과소거에 의한 드레인 턴온문제 및 독출오동작이 방지된다.
또한, 소오스 소거시 F-N 터널링에 의한 누설은 플로팅 게이트(33, 34)에서 셀렉트 게이트(38)로의 F-N 터널링에 의해 방지되어진다.
상기한 바와같은 구조를 갖는 본 발명의 듀얼 비트 게이트 분리형 플래쉬 메모리소자의 프로그램, 소거 및 독출동작에 대하여 설명한다.
먼저 프로그램 동작에 대해 설명한다. 채널 핫 전자 주입방식으로써, 워드라인 즉, 셀렉트 게이트(38)의 Vth(Vwl)만큼 인가하고, 소오스/드레인 영역(39, 40)중 프로그램하고자하는 비트에 해당되는 하나의 소오스접합 또는 드레인 접합에 고전압을 인가하고, 나머지 소오스접합 또는 드레인 접합은 플로팅시킨다.
예를 들면, 셀렉트 게이트(38)중 제 1 부분(38a)에 대응하는 제 1 플로팅 게이트(33)에 데이타를 프로그램하고자 하는 경우에는 소오스 영역(39)에는 고전압을 인가하고 다른 비트에 해당되는 제 2 부분(38b)에 대응하는 드레인 영역(40)은 플로팅시킨다.
따라서, 1쌍의 플로팅 게이트(33, 34)중 프로그램하고자 하는 제 1 플로팅 게이트(33)에는 소오스영역(39)과 제 1 플로팅 게이트(33)사이의 셀게이트 산화막(31)에 의해 형성되는 오버랩 캐패시터에 의해 전압(Vf)이 유기된다.
이와 같이 플로팅 게이트(33)에 유기된 전압(Vf)은 하기의 수학식 2와 같다.
[수학식 2]
Vf = Vj * γd
γd = Cd/Ctotal
Ctotal = Ci + Cd
여기서, Vj 는 프로그램하고자 하는 비트에 해당하는 소오스접합에 인가되는 전압이고, γd 는 소오스 접합(39)과 플로팅 게이트(33)간의 커플링비(coupling ratio)를 각각 나타낸다.
그리고 Cd는 플로팅 게이트(33)와 소오스 접합(39)간의 캐패시턴스이고, Ci 는 층간 절연막(36)의 캐패시턴스를 각각 나타낸다.
상기와 같이 플로팅 게이트(33)에 유기된 전압(Vf)은 소오스접합(39)에 인가된 전압(Vj)과 γd 에 의해 결정되며, Vf 는 대략 10V 내외로 형성되도록 조절되는 것이 바람직하다.
이러한 Vj와 Vf 그리고 Vwl에 의해 상기 플로팅 게이트(33)하부의 채널영역에 높은 전기장이 형성되고, 이 채널영역에서 높은 전기장에 의해 핫전자(hot electron)가 만들어지며, 핫전자는 Vf의 수직방향 전기장에 의해 플로팅 게이트(33)에 주입되어 프로그램되어진다.
이때, 셀 문턱전압이 7 내지 8V 이 형성되어진다.
상기에는 셀렉트 게이트(38)의 제 1 부분(38a)의 비트에 대응하는 플로팅 게이트(33)에 프로그램하는 경우를 설명하였으나, 셀렉트 게이트(38)의 제 2 부분(38b)의 비트에 대응하는 플로팅 게이트(34)에 프로그램하는 경우에는 상기의 경우와는 반대로 소오스 영역(39)은 플로팅시키고, 드레인 영역(40)에는 고전압을 인가하여 프로그램한다.
다음에는 소거동작에 대하여 설명한다.
소거동작은 F-N 방식으로서, 셀렉트 게이트(38)의 제 1 부분(38a)의 비트를 소거하고자 할 경우에는 워드라인인 셀렉트 게이트(38)에 고전압을 인가하고, 소오스 접합(39)에 0V를 인가하며 드레인 접합(40)을 플로팅시킨다.
따라서 워드라인인 셀렉트 게이트(38)와 플로팅 게이트(33)사이의 얇은 산화막 즉, 플로팅 게이트의 측벽의 얇은 산화막을 통해 플로팅 게이트(33)에 축적된 전하가 F-N 터널링에 의해 셀렉트 게이트(38)로 소거된다, 이때, 셀문턱전압이 0 내지 1V 정도로 유지된다.
소거동작의 경우에도 셀렉트 게이트(38)의 제 2 부분(38b)의 비트를 소거하고자 할 때에는 상기의 경우와 반대로 워드라인인 셀렉트 게이트(38)에 고전압을 인가하고, 드레인 접합(40)에 0V를 인가하며 소오스 접합(39)을 플로팅시킨다.
마지막으로 독출동작에 대해 설명한다.
셀렉트 게이트(38)의 제 1 부분(38a)의 비트를 독출하고자 할 경우에 워드라인인 셀렉트 게이트(38)에 기준전압(Vref)을 인가하고 소오스 접합(39)에 0V를 인가하고 드레인 접합(40)에 고전압을 인가한다.
따라서 셀렉트 게이트(38)하부 및 플로팅 게이트(33) 하부의 채널영역을 전달 채널(transfer channel)로 사용하여 소오스 접합(39)과 드레인 접합(40)간에 흐르는 전류를 감지함으로써 플로팅 게이트(33)에 프로그램된 데이타의 독출동작이 이루어진다.
셀렉트 게이트(38)의 제 2 부분(38b)의 비트를 독출하고자 하는 경우에는 상기의 경우와는 반대로 소오스접합(39)은 고전압을 인가하고 드레인 접합(40)은 0V를 인가하여 셀렉트 게이트(38)하부 및 플로팅 게이트(34)하부의 채널영역을 전달 채널로 이용하여 소오스 접합(39)과 드레인 전압(40)간에 흐르는 전류를 감지함으로써 플로팅 게이트(34)에 프로그램된 데이타의 독출동작이 이루어진다.
하기의 표는 상기에서 설명한 각각의 동작에 대한 인가전압을 보인 것이다.
Figure pat00001
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 플로팅 게이트와 셀렉트 게이트를 오버랩시키고, 오버랩되는 부분에 두꺼운 층간 절연막을 형성하여 줌으로써, 과소거에 의한 드레인 턴온을 방지할 수 있을 뿐만 아니라 셀렉트 게이트에 항상 포지티브 문턱전압이 인가되도록 함으로써 과소거비트에 의한 독출오동작을 방지할 수 있다.
또한, 본 발명은 셀렉트 게이트를 2개의 부분으로 분리하고 각각 분리된 셀렉트 게이트에 대하여 플로팅 게이트를 각각 오버랩되도록 형성하여 줌으로써, 하나의 셀에 대해 듀얼비트의 데이터를 프로그램하는 것이 가능하므로, 고집적화가 가능하다.
도 1은 일반적인 플래쉬 메모리소자의 구조도로서,
도 1a 는 일반적인 플래쉬 메모리소자의 평면 구조도,
도 1b는 도 1a 의 1A-1A´선에 따른 단면 구조도,
도 1c는 도 1a 의 1B-1B´선에 따른 단면 구조도,
도 2는 도 1의 일반적인 플래쉬 메모리소자의 등가회로도,
도 3은 종래의 게이트 분리형 플래쉬 메모리소자의 구조도로서,
도 3a 는 일반적인 플래쉬 메모리소자의 평면 구조도,
도 3b는 도 3a 의 3A-3A´선에 따른 단면 구조도,
도 3c는 도 3a 의 3B-3B´선에 따른 단면 구조도,
도 4는 본 발명의 실시예에 따른 듀얼비트 게이트 분리형 플래쉬 메모리소자의 구조도로서,
도 4a 는 본 발명의 플래쉬 메모리소자의 평면 구조도,
도 4b는 도 4a 의 4A-4A´선에 따른 단면 구조도,
도 4c는 도 4a 의 4B-4B´선에 따른 단면 구조도이다.
(도면의 주요 부분에 대한 부호의 설명)
30 : 반도체 기판 31, 32 : 셀게이트 산화막
33, 34 : 플로팅 게이트 35 : 셀렉트 게이트 산화막
36, 37 : 층간 절연막 38 : 셀렉트 게이트
38a : 셀렉트 게이트의 제 1 부분 38b : 셀렉트 게이트의 제 2 부분
39 : 소오스 영역 40 : 드레인 영역
30a : 액티브 영역

Claims (13)

  1. 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역,
    상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 게이트 절연막을 개재하여 각각 형성된 1쌍의 플로팅 게이트; 및
    상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 오버랩되는 제 1 부분과 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 오버랩되는 제 2 부분으로 형성되고, 상기 소오스 및 드레인 영역사이의 기판 상부에 형성되며 상기 게이트 절연막보다 두꺼운 셀렉트 게이트 절연막과 상기 1쌍의 플로팅 게이트의 상부에 형성된 절연막을 개재하여 형성된 셀렉트 게이트로 이루어지는 것을 특징으로 하는 듀얼비트 게이트 분리형 플래쉬 메모리소자.
  2. 제1항에 있어서, 상기 절연막들은,
    상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막;
    상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막;
    상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막;
    상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막; 및
    상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막으로 이루어짐을 특징으로 하는 듀얼 비트 게이트 분리형 플래쉬 메모리소자.
  3. 제 2 항에 있어서, 상기 제 1 내지 제 5 절연막은;
    산화막으로 이루어지는 것을 특징으로 하는 듀얼비트 게이트 분리형 플래쉬 메모리소자.
  4. 제 2 항에 있어서, 상기 제 1 및 제 2 절연막은;
    서로 동일한 두께를 갖는 산화막으로 이루어지는 것을 특징으로 하는 듀얼비트 게이트 분리형 플래쉬 메모리소자.
  5. 제 2 항에 있어서, 상기 제 4 및 제 5 절연막은;
    서로 동일한 두께를 갖는 산화막으로 이루어지는 것을 특징으로 하는 듀얼비트 게이트 분리형 플래쉬 메모리소자.
  6. 제 2 항에 있어서, 상기 제 3 절연막은;
    상기 제 1 및 제 2 절연막보다 두께가 더 두꺼운 산화막으로 이루어지는 것을 특징으로 하는 듀얼비트 게이트 분리형 플래쉬 메모리소자.
  7. 제 2 항에 있어서, 상기 제 4 및 제 5 절연막은;
    상기 제 1 내지 제 3 절연막보다 두께가 더 두꺼운 산화막으로 이루어지는 것을 특징으로 하는 듀얼비트 게이트분리형 플래쉬 메모리소자.
  8. 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역;
    상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트;
    상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막;
    상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막;
    상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성되고, 상기 제 1 플로팅 게이트와 오버랩되는 제 1 부분과 상기 제 2 플로팅 게이트와 오버랩되는 제 2 부분으로 분리된 셀렉트 게이트;
    상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성되고 상기 제1,2 절연막보다 두껍게 형성된 제 3 절연막;
    상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막; 및
    상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 포함하는 것을 특징으로 하는 듀얼 비트 게이트 분리형 플래쉬 메모리소자.
  9. 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트로 이루어지는 듀얼비트 게이트 분리형 플래쉬 메모리소자에 있어서,
    상기 셀렉트 게이트에 스레쉬 홀드전압을 인가하고 소오스/드레인 영역중 프로그램하고자하는 하나의 영역에 고전압을 인가하고 나머지 영역은 플로팅 시킴으로써, 상기 프로그램하고자 하는 영역과 상기 플로팅 게이트사이의 오버랩 캐패시터에 의해 프로그램하고자 하는 비트의 플로팅 게이트에 전압을 유기시키는 핫전자 주입방식으로 프로그램하는 것을 특징으로 하는 듀얼 비트 게이트 분리형 플래쉬 메모리소자의 구동방법.
  10. 제 9 항에 있어서, 상기 프로그램하고자 하는 플로팅 게이트에는 10V 정도의 전압이 유기되어, 셀문턱전압이 7 내지 8V 로 유지되는 특징으로 하는 듀얼비트 1게이트 분리형 플래쉬 메모리소자의 구동방법.
  11. 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트와, 상기 플로팅 게이트와 셀렉트 게이트사이에 형성된 층간 절연막으로 이루어지는 듀얼비트 게이트 분리형 플래쉬 메모리소자에 있어서,
    셀렉트 게이트에 고전압을 인가하고 소오스/드레인 영역중 소거하고자 하는 비트의 영역에 0V를 인가하고 나머지 영역은 플로팅시켜 플로팅 게이트에 프로그램된 전하를 소거시키는 것을 특징으로 하는 듀얼비트 게이트 분리형 플래쉬 메모리 소자의 구동방법.
  12. 제 11 항에 있어서, 플로팅 게이트와 셀렉트 게이트사이의 형성된 층간 절연막중 플로팅 게이트 측벽에 형성된 부분을 통해 F-N 터널링에 의해 플로팅 게이트에 프로그램된 전하를 소거함으로써, 셀문턱전압이 0 내지 1V 정도로 유지되도록 하는 것을 특징으로 하는 듀얼비트 게이트 분리형 플래쉬 메모리소자의 구동방법.
  13. 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트로 이루어지는 듀얼비트 게이트 분리형 플래쉬 메모리소자에 있어서,
    셀렉트 게이트에 기준전압을 인가하고 소오스 드레인 영역중 독출하고자 하는 영역에 0V를 인가하고 나머지 영역에 고전압을 인가하고, 셀렉트 게이트하부와 1쌍의 플로팅 게이트중 독출하고자 하는 플로팅 게이트 하부의 채널영역을 전달 채널로 이용하여, 소오스 영역과 드레인 영역간의 전압을 감지하여 상기 플로팅 게이트의 프로그램된 데이타를 독출하는 것을 특징으로 하는 듀얼비트 게이트 분리형 플래쉬 메모리소자의 구동방법.
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