KR20000035785A - 비휘발성 메모리 셀 - Google Patents
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Abstract
본 발명은 제 1 산화실리콘층(51), 질화실리콘층(52) 및 제 2 산화 실리콘층(53)을 포함하는 트리플 유전층(5)을 게이트 유전체로서 가진 MOS 트랜지스터를 포함하는 비휘발성의, 한번 기록 가능한 메모리 셀에 관한 것이다. 제 1 산화실리콘층(51) 및 제 2 산화실리콘층(53)은 각각 적어도 3nm의 두께를 갖는다. 메모리 셀은 소거될 수 없고 1000년 이상의 데이터 보존 시간을 갖는다.
Description
데이터의 영구 저장을 위해, 특별한 MOS 트랜지스터를 포함하는 비휘발성 메모리 셀, 소위 SONOS 셀 또는 MNOS 셀이 공지되어 있다(참고: 예컨대 Lai 등 저, IEDM Tech. Dig. 1986, 페이지 580 - 583). 상기 MOS 트랜지스터는 게이트 유전체를 포함한다. 상기 게이트 유전체는 게이트 전극 하부에 적어도 하나의 질화실리콘층, 및 상기 질화실리콘층과 채널영역 사이에 하나의 SiO2-층을 포함한다. 정보의 저장을 위해 전하 캐리어가 질화실리콘층에 저장된다.
비휘발성 메모리 셀에서 SiO2-층의 두께는 최대 2.2nm이다. 질화실리콘층의 두께는 최근 SONOS 메모리에서 통상적으로 약 10nm이다. 질화실리콘층과 게이트 전극 사이에는 대개 하나의 또다른 SiO2-층이 제공된다. 상기 SiO2-층은 3 내지 4nm의 두께를 갖는다. 비휘발성 메모리셀은 전기적으로 기록 및 소거될 수 있다. 기록 과정시, 전하 캐리어가 기판으로부터 최대 2.2nm 두께의 SiO2-층을 통해 질화실리콘층내로 터널을 형성하는 전압이 게이트 전극에 인가된다. 소거를 위해, 게이트 전극은 질화실리콘층에 저장된 전하 캐리어가 2.2nm 두께의 SiO2-층을 통해 채널 영역내로 터널을 형성하고 채널 영역으로부터 반대 도전 타입의 전하 캐리어가 SiO2-층을 통해 질화실리콘층내로 터널을 형성하도록 결선된다.
종종 SONOS 셀이라고 하는 전술한 메모리 셀은 10년 이하의 데이터 보존 시간을 갖는다. 상기 시간은 많은 용도에 있어, 예컨대 컴퓨터에 데이터 저장에 있어 너무 짧다.
보다 장기간의 데이터 보존 시간을 필요로 하는 용도에서 플로팅 게이트를 가진 EEPROM-셀을 비휘발성 메모리로서 사용하는 것이 공지되어 있다. 예컨대 Lai 등저, IEDM Tech. Dig. 1986, 페이지 580 내지 583에 공지된 메모리 셀에서는 MOS-트랜지스터의 제어 게이트 전극과 채널 영역 사이에 플로팅 게이트 전극이 배치된다. 상기 플로팅 게이트 전극은 유전 물질로 완전히 둘러싸인다. 정보는 전하 캐리어의 형태로 플로팅 게이트 전극상에 저장된다. FLOTOX 셀이라고 하는 상기 메모리 셀은 전기적으로 기록 및 소거될 수 있다. 이것을 위해, 제어 게이트 전극은 전하 캐리어가 채널 영역으로부터 플로팅 게이트 전극으로 흐르거나(기록되거나) 또는 전하 캐리어가 플로팅 게이트 전극으로부터 채널 영역으로 흐르는(소거되는) 전위에 접속된다. 상기 FLOTOX 셀은 150년 이상의 데이터 보존 시간을 갖는다.
그러나, FLOTOX 셀은 SONOS 셀에 비해 구성이 복잡하다. 또한, FLOTOX의 장소 필요는 SONOS 셀 보다 큰데, 그 이유는 제어 게이트 전극이 플로팅 게이트 전극에 측면으로 중첩되어야 하기 때문이다. 또한, 소위 방사선 강도(radiation hardness)가 FLOTOX 셀에 의해 제한된다. 상기 방사선 강도는 저장된 전하가 외부 광원 및/또는 전자기장에 대해 민감하지 않은 정도를 나타낸다.
본 발명은 비휘발성 메모리 셀에 관한 것이다.
도 1은 플레이너 MOS 트랜지스터를 가진 메모리 셀의 단면도이고,
도 2는 버티컬 MOS 트랜지스터를 가진 메모리 셀의 단면도이다.
본 발명의 목적은 적어도 150년의 데이터 보존 시간을 가지며, 간단히 구성되고, 큰 패킹 밀도로 집적될 수 있으며, FLOTOX 셀에 비해 향상된 방사선 강도를 갖는 비휘발성 메모리 셀을 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 메모리 셀에 의해 달성된다. 바람직한 실시예는 종속항에 제시된다.
비휘발성 메모리 셀은 소오스 영역, 채널 영역, 드레인 영역, 게이트 유전체 및 게이트 전극을 가진 MOS 트랜지스터를 포함한다. 상기 MOS 트랜지스터는 게이트 유전체로서 트리플 유전층을 포함한다. 트리플 유전층은 제 1 산화실리콘층, 질화실리콘층 및 제 2 산화실리콘층을 포함한다. 질화실리콘층은 2개의 산화실리콘층 사이에 배치된다. 제 1 산화실리콘층 및 제 2 산화실리콘층은 각각 적어도 3nm의 두께를 갖는다.
본 발명에 따른 메모리 셀에서 제 1 산화실리콘층 및 제 2 산화실리콘층의 두께는 그것들이 0.5 내지 1nm 정도 차이나도록 선택된다. 제 1 산화실리콘층 및 제 2 산화실리콘층의 두께 중 적은 두께는 3 내지 5nm이다. 질화실리콘층의 두께는 적어도 5nm이다. MOS 트랜지스터는 n+-도핑된 실리콘으로 이루어진 게이트 전극을 갖는다. 상기 메모리 셀에서 트리플 유전층은 전기적으로 대칭이다. 제 1 산화실리콘층 및 제 2 산화실리콘층의 상이한 두께로 인해, 채널 영역과 게이트 전극 사이의 전자 친화력 차이 및 주로 판독 동작시 인가되는, 일반적으로 포지티브 게이트 전압이 고려된다.
본 발명에 따른 메모리 셀이 종래의 SONOS 셀과 다른점은 MOS 트랜지스터의 채널 영역과 질화실리콘층 사이에 배치된 제 1 산화실리콘층이 적어도 3nm의 두께를 갖는다는 것이다. 종래의 SONOS 셀에서 상기 두께는 최대 2.2nm이다.
본 발명은 종래의 SONOS 셀에서 제 1 산화실리콘층을 통한 전하 전송이 주로 직통 터널 및 변형된 Fowler-Nordheim-터널을 통해 이루어진다는 사실을 이용한다. 직통 터널 및 변형된 Fowler-Nordheim-터널에 대한 터널링 확률, 및 직통 터널 및 변형된 Fowler-Nordheim-터널을 통한 전하 전송의 전류 세기는 주로 터널 배리어의 두께, 즉 제 1 산화실리콘층의 두께, 및 전기장에 의존한다. 종래의 SONOS 셀에서 제 1 산화실리콘층은 최대 2.2nm 두께를 가지며 제 2 산화실리콘층은 3 내지 4nm의 두께를 가지기 때문에, 10MV/㎝ 미만의 전기장에서 항상 전류가 주로 제 1 산화실리콘층을 통한 직통 터널을 통해 흐른다. 상기 직통 터널 및 변형된 Fowler-Nordheim-터널을 통해 정보의 기록 및 소거가 게이트 전극의 상응하는 결선에 의해 이루어진다.
본 발명은 또한 종래의 SONOS 셀에서는 게이트 전극의 결선 없이도 직통 터널을 형성하는 터널 전류가 질화실리콘층으로부터 제 1 산화실리콘층을 통해 채널 영역으로 흐른다는 사실을 이용한다. 상기 직통 터널 전류는 데이터 보존 시간에 중요한 것으로 나타났다.
또한, 본 발명은 직통 터널에 대한 터널링 확률이 제 1 산화실리콘층의 두께 증가에 따라 현저히 감소하며 적어도 3nm의 두께에서 매우 작아진다는, 즉 2nm에서 보다 많은 차수(대략 3차수) 만큼 작아진다는 사실을 이용한다.
본 발명에 따른 메모리 셀에서 제 1 산화실리콘층 및 제 2 산화실리콘층이 각각 적어도 3nm의 두께를 갖기 때문에, 상기 메모리 셀에서 질화실리콘층으로부터 게이트 전극으로 또는 직통 터널을 통해 채널 영역으로의 전하 캐리어 전송이 가급적 피해진다. 즉, 질화실리콘층에 저장된 전하가 실제로 제한되지 않는다. 따라서, 본 발명에 따른 메모리 셀에서 데이터 보존 시간이 종래의 SONOS-셀에서 보다 현저히 증가된다. 즉, 10년이 아니라 1000년 이상이다.
제 1 산화실리콘층 및 제 2 산화실리콘층의 두께가 각각 적어도 3nm이기 때문에, 2개의 산화실리콘층을 통한 전하 캐리어의 직통 터널에 대한 터널링 확률이 매우 작다. 제 1 산화실리콘층 또는 제 2 산화실리콘층을 통한 전하 캐리어 전송은 기록 및 판독시 Fowler-Nordheim-터널을 통해서만 일어난다.
Fowler-Nordheim-터널을 통한 전하 캐리어 전송의 전류 세기는 인가되는 전기장의 세기에만 의존한다. 상기 전류 세기는 터널 배리어의 두께에, 즉 제 1 산화실리콘층 또는 제 2 산화실리콘층의 두께에 의존하지 않는다.
트리플 유전층이 전기적으로 대칭이기 때문에, 전자의 Fowler-Nordheim-터널은 인가되는 필드의 극성과 무관하게 전하 캐리어 전송을 지배한다. 즉, 게이트 전극에 포지티브 전압을 인가할 때 그리고 네가티브 전압을 인가할 때 질화실리콘층내로 전자의 Fowler-Nordheim-터널이 생긴다. 포지티브 전압이 게이트 전극에 인가되면, 전자가 채널 영역으로부터 제 1 산화실리콘층을 통해 질화실리콘층내로 터널을 형성한다. 이에 반해, 음의 전압이 게이트 전극에 인가되면, 전자가 Fowler-Nordheim-터널을 통해 게이트 전극으로부터 제 2 산화실리콘층을 통해 질화실리콘층내로 터널을 형성한다.
상기 메모리 셀에서 제 1 산화실리콘층 및 제 2 산화실리콘층을 통한 직통 터널에 대한 터널링 확률이 매우 작고 게이트 전극에 인가되는 극성과 무관하게 Fowler-Nordheim-터널을 통해 전자가 질화실리콘층내로 전송되기 때문에, 상기 메모리 셀이 소거될 수 없다. 메모리 셀에 한번 기록된 정보는 다시 소거될 수 없다. 메모리셀에서 데이터 보존 시간은 1000년 이상이다.
상기 메모리 셀에 정보를 기록하기 위해, 통상적으로 +12V의 게이트 전압이 인가된다. 정보의 판독을 위해서는 통상적으로 +3V의 게이트 전압이 인가된다.
메모리 셀이 포지티브 판독 전압으로 작동되어야 하면, 제 1 산화실리콘층이 제 2 산화실리콘층 보다 낮은 두께를 갖는다. 메모리 셀이 네거티브 판독 전압으로 작동되어야 하면, 제 2 산화실리콘층이 제 1 산화실리콘층 보다 낮은 두께를 갖는다.
메모리 셀은 통상적인 바와 같이 매트릭스 형태로 다수의 동일한 메모리 셀을 포함하는 메모리 셀 장치에 집적된다.
메모리 셀이 플로팅 게이트 전극을 갖지 않기 때문에, 그것의 방사선 강도가 FLOTOX 셀 보다 크다. 메모리 셀내의 MOS 트랜지스터가 플레이너 및 버티컬 MOS 트랜지스터로 형성될 수 있다.
본 발명의 실시예를 도면을 참고로 구체적으로 설명하면 하기와 같다.
적어도 메모리 셀의 영역에 단결정 실리콘을 포함하는 기판(1)내에 예컨대, n-도핑된, 소오스 영역(2) 및 드레인 영역(3)이 제공된다. 소오스 영역(2)과 드레인 영역(3) 사이에 채널 영역(4)이 배치된다. 소오스 영역(2), 채널 영역(4) 및 드레인 영역(3)은 기판(1)의 표면에 서로 나란히 배치된다. 채널 영역(4)의 상부에는 제 1 SiO2-층(51), Si3N4-층(52) 및 제 2 SiO2-층(53)을 포함하는 트리플 유전층(5)이 배치된다. 제 1 SiO2-층(51)은 채널 영역(4)의 표면에 배치되고 3 내지 6nm, 바람직하게는 4nm의 두께를 갖는다. 제 1 SiO2-층(51)의 표면에는 Si3N4-층(52)이 배치된다. 상기 층(52)은 적어도 5nm, 바람직하게는 8nm의 두께를 갖는다. Si3N4-층(52)의 표면에는 제 2 SiO2-층(53)이 배치되며, 상기 층의 두께는 제 1 SiO2-층(51)의 두께 보다 0.5 내지 1nm 정도 더 크다. 즉, 상기 층의 두께는 3.5 내지 6 nm, 바람직하게는 4.5 내지 5nm이다.
트리플 유전층(5)의 표면상에 예컨대 n-도핑된 폴리실리콘으로 이루어진 게이트 전극(6)이 배치된다. 게이트 전극(6)은 예컨대 200nm의 두께를 가지며 예컨대 1021cm-3의 도펀트 농도를 갖는다.
예컨대 단결정 실리콘으로 이루어진 반도체 층 구조물(11)이 수직으로 연속하는 층으로서 소오스 영역(12), 채널 영역(14) 및 드레인 영역(13)을 포함한다(참고: 도 2). 소오스 영역(12) 및 드레인 영역(13)은 예컨대 1020cm-3의 도펀트 농도로 n-도핑된다. 채널 영역(14)은 예컨대 1017cm-3의 도펀트 농도로 p-도핑된다. 소오스 영역(12), 드레인 영역(13) 및 채널 영역(14)은 바람직하게는 반도체 층 구조물(11)의 표면에 대해 수직으로 또는 약간 경사지게 뻗은 공통의 에지(110)을 갖는다. 상기 에지(110)는 기판내의 트렌치 또는 계단의 에지 및 융기된 구조물, 예컨대 메사 구조물의 에지일 수 있다.
제 1 SiO2-층(151), Si3N4-층(152) 및 제 2 SiO2-층(153)을 포함하는 트리플 유전층(15)이 상기 에지(110)에 배치된다. 제 2 SiO2-층(153)의 표면은 게이트 전극(16)으로 덮인다. 게이트 전극(16)은 예컨대 n-도핑된 폴리실리콘 또는 금속, 예컨대 알루미늄으로 이루어진 스페이서 형태로 형성된다. 제 2 SiO2-층(153)은 예컨대 3 내지 5nm, 바람직하게는 4nm의 두께를 갖는다. Si3N4-층(152)은 적어도 5nm, 바람직하게는 8nm의 두께를 갖는다. 제 1 SiO2-층(151)은 제 2 SiO2-층(153) 보다 0.5 내지 1nm 정도 더 두껍다. 즉, 제 1 SiO2-층(151)은 3.5 내지 6nm의 두께를 갖는다. 바람직하게는 4.5nm의 두께를 갖는다. 제 1 SiO2-층(151), Si3N4-층(152) 및 제 2 SiO2-층(153)의 두께는 각각 에지(110)에 대해 수직으로 측정된다.
Claims (1)
- - 제 1 산화실리콘층(51), 질화실리콘층(52) 및 제 2 산화실리콘층(53)을 포함하는 트리플 유전층(5)을 게이트 유전체로서 가진 MOS 트랜지스터를 포함하고,- 제 1 산화실리콘층(51) 및 제 2 산화실리콘층(53)의 두께 차가 0.5nm 내지 1nm이며,- 제 1 산화실리콘층(51) 및 제 2 산화실리콘층(53)의 두께 중 적은 두께가 3nm 내지 5nm이고,- 질화실리콘층(52)의 두께가 적어도 5nm이며,- MOS 트랜지스터가 n-도핑된 실리콘으로 이루어진 게이트 전극(6)을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
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