EP0916161A1 - Nichtflüchtige speicherzelle - Google Patents
Nichtflüchtige speicherzelleInfo
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- 210000000352 storage cell Anatomy 0.000 title abstract 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 46
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 20
- 239000002800 charge carrier Substances 0.000 description 12
- 230000005641 tunneling Effects 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 7
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 6
- 230000005855 radiation Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 229910005091 Si3N Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000012217 deletion Methods 0.000 description 2
- 230000037430 deletion Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000010871 livestock manure Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 125000006850 spacer group Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Definitions
- Non-volatile memory cell
- Non-volatile memory cells so-called SONOS or MNOS cells, each comprising a special MOS transistor, have been proposed for the permanent storage of data (see, for example, Lai et al. IEDM Tech. Dig. 1986, pages 580 to 583).
- the MOS transistor comprises a gate dielectric which comprises at least one silicon nitride layer below the gate electrode and a SiO 2 layer between the silicon nitride layer and the channel region. Charge carriers are stored in the silicon nitride layer to store the information.
- the thickness of the SiO 2 layer in these non-volatile memory cells is a maximum of 2.2 nm.
- the thickness of the silicon nitride layer in modern SONOS memory devices is usually about 10 nm.
- a further SiO 2 layer is usually provided between the silicon nitride layer and the gate electrode. which has a thickness of 3 to 4 nm.
- the gate electrode is wired in such a way that the charge carriers stored in the silicon nitride layer tunnel through the 2.2 nm thick SiO 2 layer in the channel region and from the channel region, charge carriers of the opposite conductivity type tunnel through the SiO 2 layer into the silicon nitride layer.
- the memory cells described which are often referred to as SONOS cells, have a data retention time of ⁇ 10 years. This time is too short for many applications, for example for storing data in computers.
- EEPROM cells with a floating gate as the non-volatile memory.
- a floating gate electrode is arranged between a control gate electrode and the channel region of the MOS transistor, which is completely surrounded by dielectric material. The information is stored in the form of charge carriers on the floating gate electrode.
- These memory cells which are also referred to as FLOTOX cells, can be electrically written and erased.
- the control gate electrode is connected to such a potential that charge carriers flow from the channel area onto the floating gate electrode (writing) or charge carriers flow from the floating gate electrode into the channel area (erase).
- These FLOTOX cells have data retention times greater than 150 years.
- Radiation hardness refers to the insensitivity of the stored charge to external radiation sources and / or electromagnetic fields.
- the invention is based on the problem of specifying a non-curse memory cell which has a data retention time of at least 150 years, which is simple in structure and can be integrated in a high packing density and which has improved radiation hardness in comparison with the FLOTOX cells having.
- This problem is solved according to the invention by a memory cell according to claim 1. Further configurations emerge from the subclaims.
- the non-volatile memory cell comprises a MOS transistor with source region, channel region, drain region, gate dielectric and gate electrode, which has a dielectric triple layer as the gate dielectric.
- the dielectric triple layer comprises a first silicon oxide layer, a silicon nitride layer and a second silicon oxide layer.
- the silicon nitride layer is arranged between the two silicon oxide layers.
- the first silicon oxide layer and the second silicon oxide layer each have a thickness of at least 3 nm.
- the thicknesses of the first silicon oxide layer and the second silicon oxide layer in the memory cell according to the invention are chosen so that they differ by an amount in the range between 0.5 and 1 nm.
- the smaller of the two thicknesses of the first silicon oxide layer and the second silicon oxide layer is in the range between 3 and 5 nm.
- the thickness of the silicon nitride layer is at least 5 nm.
- the MOS transistor has a gate electrode made of n + -doped silicon. In this memory cell, the dielectric triple layer is electrically symmetrical. Due to the different thicknesses of the first silicon oxide layer and the second silicon oxide layer, the work function differences between the channel region and the gate electrode and mainly the generally positive gate voltage applied during reading operation are taken into account.
- the memory cell according to the invention differs from conventional SONOS cells in that the first silicon oxide layer, which is arranged between the channel region of the MOS transistor and the silicon nitride layer, has a thickness of at least 3 nm. In conventional SONOS cells, this thickness is a maximum of 2.2 nm.
- the invention makes use of the knowledge that in conventional SONOS cells the charge is transported through the first silicon oxide layer mainly via direct tunneling and modified Fowler-Nordheim tunneling.
- the tunnel probability for direct tunneling and modified Fowler-Nordheim tunneling and thus the current intensity for the transport of charge carriers through direct tunneling and modified Fowler-Nordheim tunneling depends mainly on the thickness of the tunnel barrier, that is, the thickness of the first silicon oxide layer, and on the electrical one Field. Since in conventional SONOS cells the first silicon oxide layer has a maximum thickness of 2.2 nm and the second silicon oxide layer is 3 to 4 nm thick, the current by direct tunneling through the first silicon oxide layer always prevails in electrical fields below 10 MV / cm. Via this direct tunnel current and modified Fowler-Nordheim tunneling, the writing as well as the deletion of the information takes place by appropriate wiring of the gate electrode.
- the invention also makes use of the knowledge that even without connecting the gate electrode in conventional SONOS cells, a tunnel current, which is due to direct tunneling, flows through the first silicon oxide layer from the silicon nitride layer to the channel region. It was found that this direct tunnel current is decisive for the time for the data retention.
- the invention makes use of the knowledge that the tunneling probability for direct tunneling decreases sharply with increasing thickness of the first silicon oxide layer and becomes very small with a thickness of at least 3 nm, by several (approximately 3) orders of magnitude smaller than at 2 nm.
- first silicon oxide layer and the second silicon oxide layer are each at least 3 nm thick in the memory cell according to the invention, a layer is stored in this memory cell.
- Manure carrier transport from the silicon nitride layer to the gate electrode or to the channel area largely avoided by direct tunneling. This means that the charge stored in the silicon nitride layer remains practically indefinitely.
- the time for data retention in the memory cell according to the invention is therefore significantly longer than in conventional SONOS cells, more than 1000 years instead of 10 years.
- the tunnel probability for direct tunneling of charge carriers through the two silicon oxide layers is very small.
- a charge carrier transport through the first silicon oxide layer or second silicon oxide layer takes place during writing and reading only through Fowler-Nordheim tunnels.
- the current intensity of the charge carrier transport through Fowler-Nordheim tunnels only depends on the strength of the applied electric field. It is not explicitly dependent on the thickness of the tunnel barrier, that is to say the thickness of the first silicon oxide layer or second silicon oxide layer.
- the Fowler-Nordheim tunneling of electrons dominates charge carrier transport regardless of the polarity of the applied field. This means that both when a positive voltage is applied and when a negative voltage is applied to the gate electrode, Fowler-Nordheim tunneling of electrons into the silicon nitride layer. If a positive voltage is present at the gate electrode, electrons tunnel from the channel region through the first silicon oxide layer into the silicon nitride layer. If, however, there is a negative voltage at the gate electrode, electrons tunnel through the second silicon oxide layer into the silicon nitride layer through Fowler-Nordheim tunnels from the gate electrode.
- a gate voltage of typically + 12 V is applied to write information into this memory cell.
- a gate voltage of typically + 3 V is applied to read the information.
- the first silicon oxide layer has a smaller thickness than the second silicon oxide layer. If the memory cell is to be operated with a negative read voltage, the second silicon oxide layer has a smaller thickness than the first silicon oxide layer.
- the memory cell is integrated in memory cell arrangements which have a plurality of identical memory cells in the form of a matrix.
- the MOS transistor in the memory cell can be designed both as a planar and as a vertical MOS transistor.
- Figure 1 shows a memory cell with a planar MOS transistor.
- Figure 2 shows a memory cell with a vertical MOS transistor.
- a source region 2 and a drain region 3, which are n-doped, for example, are provided in a substrate 1, which comprises monocrystalline silicon at least in the region of a memory cell.
- a channel region 4 is arranged between the source region 2 and the drain region 3.
- Source region 2, channel region 4 and drain region 3 are arranged next to one another on the surface of the substrate 1.
- a dielectric triple layer 5 is arranged above the channel region 4 and comprises a first SiO 2 layer 51, an Si3N 4 layer 52 and a second SiO 2 layer 53.
- the first SiO 2 layer 51 is arranged on the surface of the channel region 4 and has a thickness of 3 to 6 nm, preferably 4 nm.
- the Si3N4 layer 52 is arranged on the surface of the first SiO 2 layer 51.
- the second SiO 2 layer 53 is arranged on the surface of the Si 3 4 layer 52, whose thickness is 0.5 to 1 nm greater than the thickness of the first SiO 2 layer 51, that is to say in the range between 3.5 and 6 nm, preferably 4.5 to 5 nm.
- a gate electrode 6 made of, for example, n-doped polysilicon is arranged on the surface of the dielectric triple layer 5.
- the gate electrode 6 has a thickness of, for example, 200 nm and a dopant concentration of, for example, 10 21 cm "3 .
- a semiconductor layer structure 11 made of, for example, monocrystalline silicon comprises a source region 12, a channel region 14 and a drain region 13 in vertical succession (see FIG. 2).
- the source region 12 and the drain region 13 are, for example, n-doped with a dopant concentration of 10 20 cm "3.
- the channel region 14 is, for example, p-doped with a dopant concentration of 10 17 cm -3
- Source region 12, drain region 13 and channel region 14 have a common flank 110, which preferably extends perpendicularly or slightly inclined to the surface of the semiconductor layer structure 1.
- the flank 110 can be both the flank of a trench or a step in a substrate and the flank of a raised structure, for example a mesa structure.
- a dielectric triple structure 15 is arranged on the flank 110 and comprises a first SiO 2 layer 151, an Si3N 4 layer 152 and a second SiO 2 layer 153.
- the surface of the second SiO 2 layer 153 is covered with a gate electrode 16.
- the gate electrode 16 is formed, for example, in the form of a spacer made of n-doped polysilicon or metal, for example aluminum.
- Layer 153 has a thickness of, for example, 3 to 5 nm, preferably 4 nm.
- the Si 3 N 4 layer 152 has a thickness of at least 5 nm, preferably 8 nm.
- the first SiO 2 layer 151 is 0.5 to 1 nm thicker than the second SiO 2 layer 153, that is to say it has a thickness between 3.5 and 6 nm. It preferably has a thickness of 4.5 nm.
- the thicknesses of the first SiO 2 layer 151, the Si 3 N 4 layer 152 and the second SiO 2 layer 153 are each measured perpendicular to the flank 110.
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Abstract
Eine nichtflüchtige, einmal schreibbare Speicherzelle umfaßt einen MOS-Transistor, der als Gatedielektrikum eine dielektrische Dreifachschicht mit einer ersten Siliziumoxidschicht (51), einer Siliziumnitridschicht (52) und einer zweiten Siliziumoxidschicht (53) aufweist. Die erste Siliziumoxidschicht (51) und die zweite Siliziumoxidschicht (53) sind jeweils mindestens 3 nm dick. Die Speicherzelle ist nicht löschbar und weist eine Zeit für den Datenerhalt von mehr als 1000 Jahren auf.
Description
Beschreibung
Nichtflüchtige Speicherzelle.
Zur dauerhaften Speicherung von Daten sind nichtflüchtige Speicherzellen, sogenannte SONOS- oder MNOS-Zellen vorgeschlagen worden, die jeweils einen speziellen MOS-Transistor umfassen (siehe zum Beispiel Lai et al . IEDM Tech. Dig. 1986, Seite 580 bis 583) . Der MOS-Transistor umfaßt ein Gatedielek- trikum, das mindestens eine Siliziumnitridschicht unterhalb der Gateelektrode und eine Siθ2 -Schicht zwischen der Siliziumnitridschicht und dem Kanalbereich umfaßt. Zur Speicherung der Information werden Ladungsträger in der Siliziumnitridschicht gespeichert.
Die Dicke der Siθ2 -Schicht beträgt in diesen nichtflüchtigen Speicherzellen maximal 2,2 nm. Die Dicke der Siliziumnitridschicht beträgt in modernen SONOS-Speiehern üblicherweise etwa 10 nm. Zwischen der Siliziumnitridschicht und der Ga- teelektrode ist meist eine weitere Siθ2-Schicht vorgesehen, die eine Dicke von 3 bis 4 nm aufweist . Diese nichtflüchtigen Speicherzellen sind elektrisch schreib- und löschbar. Beim Schreibvorgang wird an die Gateelektrode eine solche Spannung angelegt, daß Ladungsträger aus dem Substrat durch die maxi- mal 2,2 nm dicke Siθ2-Schicht in die Siliziumnitridschicht tunneln. Zum Löschen wird die Gateelektrode so beschaltet, daß die in der Siliziuinnitridschicht gespeicherten Ladungsträger durch die 2,2 nm dicke Siθ2~Schicht in der Kanalbereich tunneln und aus dem Kanalbereich Ladungsträger vom ent- gegengesetzten Leitfähigkeitstyp durch die Siθ2~Schicht in die Siliziumnitridschicht tunneln.
Die beschriebenen Speicherzellen, die vielfach als SONOS- Zellen bezeichnet werden, weisen eine Zeit für den Datener- halt von < 10 Jahren auf. Diese Zeit ist für viele Anwendungen, zum Beispiel für die Speicherung von Daten in Computern, zu kurz .
Für Anwendungen, in denen längere Zeiten für den Datenerhalt gefordert werden, ist es bekannt, als nichtflüchtige Speicher EEPROM-Zellen mit floating gate zu verwenden. In diesen Spei- cherzellen, die zum Beispiel aus Lai et al, IEDM Tech. Dig. 1986, Seite 580 bis 583, bekannt sind, ist zwischen einer Steuergateelektrode und dem Kanalbereich des MOS-Transistors eine Floating Gate Elektrode angeordnet, die vollständig von dielektrischem Material umgeben ist. Auf der Floating Gate Elektrode wird die Information in Form von Ladungsträgern gespeichert. Diese Speicherzellen, die auch als FLOTOX-Zellen bezeichnet werden, sind elektrisch schreib- und löschbar. Dazu wird die Steuergateelektrode mit einem solchen Potential verbunden, daß Ladungsträger aus dem Kanalbereich auf die Floating Gate Elektrode fließen (Schreiben) bzw. Ladungsträger von der Floating Gate Elektrode in den Kanalbereich fließen (Löschen) . Diese FLOTOX-Zellen weisen Zeiten für den Datenerhalt größer als 150 Jahre auf.
Im Vergleich zu den SONOS-Zellen sind sie jedoch kompliziert im Aufbau. Ferner ist der Platzbedarf der FLOTOX-Zellen im Vergleich zu den SONOS-Zellen größer, da die Steuergateelektrode die Floating Gate Elektrode seitlich überlappen muß. Schließlich ist die sogenannten Radiation hardness von FLOTOX-Zellen begrenzt. Unter Radiation hardness wird die Un- empfindlichkeit der gespeicherten Ladung gegenüber äußeren Strahlungsquellen und/oder elektromagnetischen Feldern bezeichnet .
Der Erfindung liegt das Problem zugrunde, eine nich fluch ige Speicherzelle anzugeben, die eine Zeit für den Datenerhalt von mindestens 150 Jahren aufweist, die einfach aufgebaut ist und in großer Packungsdichte integriert werden kann und die im Vergleich zu den FLOTOX-Zellen eine verbesserte Radiation hardness aufweist.
Dieses Problem wird erfindungsgemäß gelöst durch eine Speicherzelle nach Anspruch l. Weitere Ausgestaltungen gehen aus den Unteransprüchen hervor.
Die nichtflüchtige Speicherzelle umfaßt einen MOS-Transistor mit Sourcegebiet , Kanalbereich, Draingebiet, Gatedielektrikum und Gateelektrode, der als Gatedielektrikum eine dielektrische Dreifachschicht aufweist . Die dielektrische Dreifach- schicht umfaßt eine erste Siliziumoxidschicht, eine Silizium- nitridschicht und eine zweite Siliziumoxidschicht. Die Siliziumnitridschicht ist zwischen den beiden Siliziumoxidschichten angeordnet. Die erste Siliziumoxidschicht und die zweite Siliziumoxidschicht weisen jeweils eine Dicke von mindestens 3 nm auf .
Die Dicken der ersten Siliziumoxidschicht und der zweiten Siliziumoxidschicht in der erfindungsgemäßen Speicherzelle werden so gewählt, daß sie sich um einen Betrag im Bereich zwischen 0,5 und 1 nm unterscheiden. Die geringere der beiden Dicken der ersten Siliziumoxidschicht und der zweiten Siliziumoxidschicht liegt dabei im Bereich zwischen 3 und 5 nm. Die Dicke der Siliziumnitridschicht beträgt mindestens 5 nm. Der MOS-Transistor weist eine Gateelektrode aus n+-dotiertem Silizium auf. In dieser Speicherzelle ist die dielektrische Dreifachschicht elektrisch symmetrisch. Durch die unterschiedlichen Dicken der ersten Siliziumoxidschicht und der zweiten Siliziumoxidschicht werden die Austrittsarbeitsunterschiede zwischen dem Kanalbereich und der Gateelektrode und hauptsächlich die beim Lesebetrieb anliegende, im allgemeinen positive Gatespannung berücksichtigt.
Von konventionellen SONOS-Zellen unterscheidet sich die erfindungsgemäße Speicherzelle dadurch, daß die erste Siliziumoxidschicht, die zwischen dem Kanalbereich des MOS- Transistors und der Siliziumnitridschicht angeordnet ist, eine Dicke von mindestens 3 nm aufweist. In konventionellen SONOS-Zellen beträgt diese Dicke maximal 2,2 nm.
Die Erfindung macht sich die Erkenntnis zunutze, daß in konventionellen SONOS-Zellen der Ladungstransport durch die erste Siliziumoxidschicht hauptsächlich über direktes Tunneln und modifiziertes Fowler-Nordheim-Tunneln erfolgt. Die Tunnelwahrscheinlichkeit für direktes Tunneln und modifiziertes Fowler-Nordheim-Tunneln und damit die Stromstärke für den La- dungsträgertransport durch direktes Tunneln und modifiziertes Fowler-Nordheim-Tunneln hängt hauptsächlich von der Dicke der Tunnelbarriere, das heißt der Dicke der ersten Siliziumoxidschicht, und vom elektrischen Feld ab. Da in konventionellen SONOS-Zellen die erste Siliziumoxidschicht maximal 2,2 nm und die zweite Siliziumoxidschicht 3 bis 4 nm dick ist, überwiegt bei elektrischen Feldern unter 10 MV/cm stets der Strom durch direktes Tunneln durch die erste Siliziumoxidschicht. Über diesen direkten Tunnelstrom und modifiziertes Fowler- Nordheim-Tunneln erfolgt sowohl das Schreiben, als auch das Löschen der Information, durch entsprechende Beschaltung der Gateelektrode .
Die Erfindung macht sich weiterhin die Erkenntnis zunutze, daß auch ohne Beschaltung der Gateelektrode in konventionellen SONOS-Zellen ein Tunnelstrom, der auf direktes Tunneln zurückgeht, durch die erste Siliziumoxidschicht von der Sili- ziumnitridschicht zum Kanalbereich fließt. Es wurde festgestellt, daß dieser direkte Tunnelstrom für die Zeit für den Datenerhalt bestimmend ist.
Weiterhin macht sich die Erfindung die Erkenntnis zunutze, daß die Tunnelwahrscheinlichkeit für direktes Tunneln mit zunehmender Dicke der ersten Siliziumoxidschicht stark abnimmt und bei einer Dicke von mindestens 3 nm sehr klein wird, um mehrere (ungefähr 3) Größenordnungen kleiner als bei 2 nm.
Da in der erfindungsgemäßen Speicherzelle die erste Siliziumoxidschicht und die zweite Siliziumoxidschicht jeweils mindestens 3 nm dick sind, wird in dieser Speicherzelle ein La-
dungsträgertransport aus der Siliziumnitridschicht zur Gateelektrode oder zum Kanalbereich durch direktes Tunneln weitgehend vermieden. Das heißt, in der Siliziumnitridschicht gespeicherte Ladung bleibt praktisch unbegrenzt erhalten. Die Zeit für den Datenerhalt ist in der erfindungsgemäßen Speicherzelle daher deutlich größer als in konventionellen SONOS- Zellen, mehr als 1000 Jahre statt 10 Jahre.
Da die Dicken der ersten Siliziumoxidschicht und der zweiten Siliziumoxidschicht jeweils mindestens 3 nm betragen, ist die Tunnelwahrscheinlichkeit für direktes Tunneln von Ladungsträgern durch die beiden Siliziumoxidschicht sehr klein. Ein Ladungstragertransport durch die erste Siliziumoxidschicht bzw. zweite Siliziumoxidschicht findet beim Schreiben und Lesen nur durch Fowler-Nordheim-Tunneln statt.
Die Stromstärke des Ladungsträgertransports durch Fowler- Nordheim-Tunneln hängt nur von der Stärke des anliegenden elektrischen Feldes ab. Sie ist nicht explizit abhängig von der Dicke der Tunnelbarriere, das heißt der Dicke der ersten Siliziumoxidschicht bzw. zweiten Siliziumoxidschicht.
Da die dielektrische Dreifachschicht elektrisch symmetrisch ist, dominiert das Fowler-Nordheim-Tunneln von Elektronen den Ladungstragertransport unabhängig von der Polarität des anliegenden Feldes. Das heißt, sowohl bei Anliegen einer positiven Spannung als auch bei Anliegen einer negativen Spannung an der Gateelektrode kommt es zum Fowler-Nordheim-Tunneln von Elektronen in die Siliziumnitridschicht. Liegt an der Gate- elektrode eine positive Spannung an, so tunneln Elektronen aus dem Kanalbereich durch die erste Siliziumoxidschicht in die Siliziumnitridschicht. Liegt dagegen an der Gateelektrode eine negative Spannung an, so tunneln Elektronen durch Fowler-Nordheim-Tunneln aus der Gateelektrode durch die zweite Siliziumoxidschicht in die Siliziumnitridschicht.
Da in dieser Speicherzelle die Wahrscheinlichkeit für direktes Tunneln durch die erste Siliziumoxidschicht und die zweite Siliziumoxidschicht sehr klein ist und da unabhängig von der anliegenden Polarität an der Gateelektrode durch Fowler- Nordheim-Tunneln Elektronen in die Siliziumnitridschicht transportiert werden, ist diese Speicherzelle nicht löschbar. Einmal in die Speicherzelle eingeschriebene Information kann nicht wieder gelöscht werden. Die Zeit für den Datenerhalt in der Speicherzelle beträgt mehr als 1000 Jahre.
Zum Einschreiben von Information in diese Speicherzelle wird eine Gatespannung von typisch + 12 V angelegt . Zum Lesen der Information wird eine Gatespannung von typisch + 3 V angelegt .
Soll die Speicherzelle mit positiver Lesespannung betrieben werden, so weist die erste Siliziumoxidschicht eine geringere Dicke als die zweite Siliziumoxidschicht auf. Soll die Speicherzelle mit negativer Lesespannung betrieben werden, so weist die zweite Siliziumoxidschicht eine geringere Dicke als die erste Siliziumoxidschicht auf.
Die Speicherzelle wird, wie allgemein üblich, in Speicherzellenanordnungen integriert, die matrixförmig eine Vielzahl identischer Speicherzellen aufweist.
Da die Speicherzelle keine Floating Gate Elektrode aufweist, ist ihre Radiation hardness größer als die für vergleichbare FLOTOX-Zelle. Der MOS-Transistor in der Speicherzelle kann sowohl als planarer als auch als vertikaler MOS-Transistor ausgebildet werden.
Im folgenden wird die Erfindung anhand der Ausführungsbei- spiele und der Figuren näher erläutert.
Figur 1 zeigt eine Speicherzelle mit einem planaren MOS- Transistor.
Figur 2 zeigt eine Speicherzelle mit einem vertikalen MOS- Transistor.
In einem Substrat 1, das mindestens im Bereich einer Speicherzelle monokristallines Silizium umfaßt, sind ein Source- gebiet 2 und ein Draingebiet 3, die zum Beispiel n-dotiert sind, vorgesehen. Zwischen dem Sourcegebiet 2 und dem Draingebiet 3 ist ein Kanalbereich 4 angeordnet. Sourcegebiet 2, Kanalbereich 4 und Draingebiet 3 sind nebeneinander an der Oberfläche des Substrats l angeordnet. Oberhalb des Kanalbereichs 4 ist eine dielektrische Dreifachschicht 5 angeordnet, die eine erste Siθ2~Schicht 51, eine Si3N4-Schicht 52 und eine zweite Siθ2-Schicht 53 umf ßt. Die erste Siθ2-Schicht 51 ist an der Oberfläche des Kanalbereichs 4 angeordnet und weist eine Dicke von 3 bis 6 nm, vorzugsweise 4 nm auf. An der Oberfläche der ersten Siθ2"Schicht 51 ist die Si3N4~ Schicht 52 angeordnet . Sie weist eine Dicke von mindestens 5 nm, vorzugsweise 8 nm auf. An der Oberfläche der Si3 4- Schicht 52 ist die zweite Siθ2~Schicht 53 angeordnet, deren Dicke um 0,5 bis 1 nm größer als die Dicke der ersten Siθ2~ Schicht 51 ist, das heißt im Bereich zwischen 3,5 und 6 nm, vorzugsweise bei 4,5 bis 5 nm, liegt.
Auf der Oberfläche der dielektrischen Dreifachschicht 5 ist eine Gateelektrode 6 aus zum Beispiel n-dotiertem Polysilizi- um angeordnet . Die Gateelektrode 6 weist eine Dicke von zum Beispiel 200 nm und eine Dotierstoffkonzentration von zum Beispiel 1021 cm"3 auf.
Ein Halbleiterschichtaufbau 11 aus zum Beispiel monokristallinem Silizium umfaßt in vertikaler Aufeinanderfolge ein Sourcegebiet 12 , ein Kanalgebiet 14 und ein Draingebiet 13 (siehe Figur 2) . Das Sourcegebiet 12 und das Draingebiet 13 sind zum Beispiel n-dotiert mit einer Dotierstoffkonzentration von 1020 cm"3. Das Kanalgebiet 14 ist zum Beispiel p- dotiert mit einer Dotierstoffkonzentration von 1017 cm-3. Das
Sourcegebiet 12, das Draingebiet 13 und das Kanalgebiet 14 weisen eine gemeinsame Flanke 110 auf, die vorzugsweise senkrecht oder leicht geneigt zur Oberfläche des Halbleiterschichtaufbaus 1 verläuft. Die Flanke 110 kann sowohl die Flanke eines Grabens oder einer Stufe in einem Substrat als auch die Flanke einer erhabenen Struktur, zum Beispiel einer Mesastruktur sein.
An der Flanke 110 ist eine dielektrische Dreifachstruktur 15 angeordnet, die eine erste Siθ2~Schicht 151, eine Si3N4- Schicht 152 und eine zweite Siθ2 -Schicht 153 umfaßt. Die Oberfläche der zweiten Siθ2-Schicht 153 ist mit einer Gateelektrode 16 bedeckt. Die Gateelektrode 16 ist zum Beispiel in Form eines Spacers aus n-dotiertem Polysilizium oder Me- tall, zum Beispiel Aluminium gebildet. Die zweite Siθ2~
Schicht 153 weist eine Dicke von zum Beispiel 3 bis 5 nm, vorzugsweise 4 nm auf. Die Si3N4-Schicht 152 weist eine Dicke von mindestens 5 nm, vorzugsweise 8 nm auf. Die erste Siθ2~ Schicht 151 ist um 0,5 bis l nm dicker als die zweite Siθ2~ Schicht 153, das heißt, sie weist eine Dicke zwischen 3,5 und 6 nm auf. Vorzugsweise weist sie eine Dicke von 4,5 nm auf. Die Dicken der ersten Si02-Schicht 151, der Si3N4-Schicht 152 sowie der zweiten Siθ2~Schicht 153 sind jeweils senkrecht zur Flanke 110 gemessen.
Claims
1. Nichtflüchtige Speicherzelle,
- mit einem MOS-Transistor, der als Gatedielektrikum eine dielektrische Dreifachschicht (5) mit einer ersten Siliziumoxidschicht (51) , einer Siliziumnitridschicht (52) und einer zweiten Siliziumoxidschicht (53) aufweist,
- bei der die Differenz der Dicken der ersten Siliziumoxidschicht (51) und der zweiten Siliziumoxidschicht (53) im Bereich zwischen 0,5 nm und 1 nm liegt,
- bei der die geringere der Dicken der ersten Siliziumoxid- schicht (51) und der zweiten Siliziumoxidschicht (53) im
Bereich zwischen 3 nm und 5 nm liegt,
- bei der die Dicke der Siliziumnitridschicht mindestens 5 nm beträg ,
bei der der MOS-Transistor eine Gateelektrode (6) aus n- dotiertem Silizium aufweist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19631147 | 1996-08-01 | ||
DE19631147A DE19631147C2 (de) | 1996-08-01 | 1996-08-01 | Nichtflüchtige Speicherzelle |
PCT/DE1997/001600 WO1998006139A1 (de) | 1996-08-01 | 1997-07-29 | Nichtflüchtige speicherzelle |
Publications (1)
Publication Number | Publication Date |
---|---|
EP0916161A1 true EP0916161A1 (de) | 1999-05-19 |
Family
ID=7801536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
EP97937411A Ceased EP0916161A1 (de) | 1996-08-01 | 1997-07-29 | Nichtflüchtige speicherzelle |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP0916161A1 (de) |
JP (1) | JP2000515325A (de) |
KR (1) | KR20000035785A (de) |
DE (1) | DE19631147C2 (de) |
TW (1) | TW335555B (de) |
WO (1) | WO1998006139A1 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2861123A1 (fr) | 2003-10-15 | 2005-04-22 | Somfy | Procede d'initialisation et de commande d'une installation comprenant des ecrans sensibles au vent. |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10110150A1 (de) * | 2001-03-02 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray |
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KR100426481B1 (ko) * | 2001-06-26 | 2004-04-13 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
US6853587B2 (en) * | 2002-06-21 | 2005-02-08 | Micron Technology, Inc. | Vertical NROM having a storage density of 1 bit per 1F2 |
DE10241172B4 (de) | 2002-09-05 | 2008-01-10 | Qimonda Ag | Halbleiterspeicher mit vertikalen Speichertransistoren und Verfahren zu dessen Herstellung |
DE10352641A1 (de) * | 2003-11-11 | 2005-02-17 | Infineon Technologies Ag | Charge-Trapping-Speicherzelle und Herstellungsverfahren |
US7790516B2 (en) | 2006-07-10 | 2010-09-07 | Qimonda Ag | Method of manufacturing at least one semiconductor component and memory cells |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05110114A (ja) * | 1991-10-17 | 1993-04-30 | Rohm Co Ltd | 不揮発性半導体記憶素子 |
US5436481A (en) * | 1993-01-21 | 1995-07-25 | Nippon Steel Corporation | MOS-type semiconductor device and method of making the same |
US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
-
1996
- 1996-08-01 DE DE19631147A patent/DE19631147C2/de not_active Expired - Fee Related
-
1997
- 1997-07-29 JP JP10507343A patent/JP2000515325A/ja not_active Ceased
- 1997-07-29 KR KR1019997000742A patent/KR20000035785A/ko not_active Application Discontinuation
- 1997-07-29 WO PCT/DE1997/001600 patent/WO1998006139A1/de not_active Application Discontinuation
- 1997-07-29 EP EP97937411A patent/EP0916161A1/de not_active Ceased
- 1997-07-30 TW TW086110856A patent/TW335555B/zh active
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Title |
---|
See references of WO9806139A1 * |
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Also Published As
Publication number | Publication date |
---|---|
JP2000515325A (ja) | 2000-11-14 |
TW335555B (en) | 1998-07-01 |
KR20000035785A (ko) | 2000-06-26 |
WO1998006139A1 (de) | 1998-02-12 |
DE19631147A1 (de) | 1998-02-05 |
DE19631147C2 (de) | 2001-08-09 |
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---|---|---|---|
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