DE3203516C2 - - Google Patents

Description

Die vorliegende Erfindung betrifft eine nicht flüchtige, elektrisch umprogrammierbare Floating-Gate-Speicheranordnung nach dem Oberbegriff des Patentanspruchs 1.

In Datenverarbeitungssystemen sind Speicheranordnungen und Verfahren zur Speicherung von Information von kritischer Bedeutung. Ein seit langem in der Halbleitertechnologie bestehendes Problem ist darin zu sehen, daß konventionelle Halbleiterspeicherelemente flüchtig sind, d. h., der Speicherinhalt geht verloren, wenn die Betriebsspannung abgeschaltet wird. Es sind verschiedene Maßnahmen zur Realisierung der Nicht-Flüchtigkeit in Verbindung mit elektrischer Umprogrammierbarkeit für Halbleiterspeicheranordnungen vorgeschlagen worden. Praktische Schwierigkeiten, wie beispielsweise Beschränkungen der Anzahl von brauchbaren Lösch/Schreibzyklen, welche sich während der Lebensdauer der Anordnung ändern können, die Erhaltungszeit von Daten durch die Speicheranordnung sowie Betriebsbeschränkungen, welche die einfache Verwendung oder die Möglichkeit zur Durchführung einer elektrischen Modifikation der gespeicherten Daten beschränken, haben jedoch die Verwendbarkeit derartiger nicht flüchtiger Halbleiterspeicheranordnungen mit einer Floating- Gate-Struktur eingeschränkt. In diesem Zusammenhang werden konventionellerweise Floating-Gate-Strukturen auf MOS-Basis in nicht flüchtigen elektrischen programmierbaren Speicheranordnungen verwendet. In derartigen Anordnungen wird eine Floating-Gate-Insel aus leitendem Material verwendet, welche vom Substrat elektrisch isoliert, jedoch zur Bildung des Gates eines MOS-Transistors mit dem Substrat kapazitiv gekoppelt ist. Ein derartiger Transistor dient zur Auslesung des Ladungszustandes des Floating-Gates. In Abhängigkeit vom Vorhandensein oder Fehlen von Ladung auf dem Floating-Gate kann dieser MOS-Transistor zur Speicherung von binären "1en" oder "0en" in einen leitenden Zustand ("EIN") oder in einen nicht leitenden Zustand ("AUS") geschaltet werden. In derartigen Speicheranordnungen sind verschiedene Mittel zur Aufbringung und Entfernung der Signalladung auf das bzw. von dem Floating-Gate verwendet worden. Durch Ausnutzung einer Injektion heißer Elektronen und/oder sogenannter "Tunnel"-Mechanismen kann Ladung auf das Floating-Gate gebracht werden. Der Begriff "Tunneln" wird hier derart in einem weiten Sinn verwendet, daß er auch die Emission von Elektronen von der Oberfläche eines Leiters in einen benachbarten Isolator durch die Energiebarriere umfaßt. Ist einmal Ladung auf ein dielektrisch isoliertes Floating-Gate gebracht, so bleibt sie auf diesem (wirksam) permanent gefangen, da das Floating-Gate vollständig durch Isolationsmaterial umgeben ist, das als Barriere für die Entladung des Floating-Gates wirkt. Die Ladung kann jedoch durch Strahlung (UV-Licht, Röntgenstrahlen), durch Lawineninjektion oder durch Tunneleffekte vom Floating-Gate entfernt werden.

Es werden in konventioneller Weise verschiedene Strukturen zur Aufbringung bzw. zur Abführung von Ladung auf das bzw. von dem Floating-Gate und einem Substrat verwendet (siehe dazu Digest 1971, IEEE International Solid State Circuits Conference, Seiten 80-81 sowie US-PS 36 60 819 und US-PS 39 96 657). Während des Aufbringens von Elektronen auf das Floating-Gate ("Programmieren") müssen bei derartigen Anordnungen jedoch hohe Ströme gezogen werden, da lediglich ein geringer Bruchteil des Programmierstroms ausreichend abgelenkt wird und energiereich genug ist, um das Floating-Gate durch das relativ dicke Oxid (beispielsweise 1000 Å zu erreichen. Eine weitere Technik besteht darin, ein sehr dünnes Oxid mit genau vorgegebener Dicke im Bereich von etwa 50 bis 200 Å zu verwenden, um das Floating-Gate vom Programmieranschluß im Substrat zu trennen (Digest 1978, IEEE Internations. Solid State Circuits Conference, S. 109; US-PS 35 00 142; Digest 1980, International Solid State Circuits Conference, S. 152-153). Ladung "tunnelt" dabei symmetrisch in zwei Richtungen durch ein relativ dünnes Oxid (50 bis 200 Å) zum bzw. vom Floating-Gate, wobei die Richtung vom elektrischen Feldvektor abhängt. Wegen des symmetrischen Charakters des Tunneloxids in zwei Richtungen können bei der nicht flüchtigen Zelle mögliche Störungsprobleme auftreten, was zum Verlust des Speicherinhaltes führt. Spezielle Beispiele für derartige Störungsprobleme sind beispielsweise Beschränkungen in der Anzahl der Lesezyklen und die Beeinflussung des Speicherzelleninhaltes durch Operationen benachbarter Zellen. Darüber hinaus ist es schwierig, derartig dünne Oxidschichten mit genau vorgegebener Dicke und genauen elektrischen Eigenschaften in Massenproduktion zuverlässig herzustellen.

Ein verbessertes Tunneln zwischen Mehrfachschichten aus Polysilizium kann die Basis für weitere nicht flüchtige Elemente bilden. Es sind verschiedene Halbleiteranordnungen unter Ausnutzung eines derartigen verbesserten Tunnelns vorgeschlagen worden (Applied Physics Letters, Nov. 1975, S. 505-507; J. Applied Physics, Vol. 48, Nr. 11, November 1977, S. 4834-4836; US-PS 40 99 196; 1978 IEEE International Solid State Circuits Conference, S. 196-197). Ein derartiges verbessertes Tunneln ermöglicht relativ dicke Oxide zur Trennung der tunnelnden Elemente unter Ausnutzung relativ konventioneller Programmierspannungen. Derartige konventionelle nicht flüchtige Halbleiterspeicheranordnungen Sind dennoch mit Nachteilen und Beschränkungen behaftet, so daß weiter verbesserte Floating-Gate- Halbleiteranordnungen wünschenswert wären. In diesem Zusammenhang können bei Floating-Gate-Speicheranordnungen relativ hohe Spannungen und Ströme zum Aufladen und Entladen des Floating-Gates verwendet werden. Bei derartigen Spannungen und Strömen treten jedoch Isolations- und Ausgestaltungsschwierigkeiten in bezug auf der Speicheranordnung zugeordnete integrierte Schaltungselemente auf. Es können auch Störungsprobleme für benachbarte Speicherzellen in einer Matrix derartiger Zellen auftreten. Darüber hinaus ist heute die Herstellungsausbeute von integrierten Schaltkreisen näherungsweise gemäß einer negativen Exponentialfunktion von der tatsächlichen Layout-Fläche abhängig. Für vorgegebene Auslegungsregeln hinsichtlich der minimalen Leitungsbreite in intergrierten Schaltkreisen kann daher eine wesentliche Erhöhung der Ausbeute durch Reduzierung der Fläche von nicht flüchtigen Speicherzellen erreicht werden. Eine derartige höhere Ausbeute hängt direkt mit geringeren Herstellungskosten zusammen.

Aus der DE-OS 30 02 493 ist eine Speicheranordnung der gattungsgemäßen Art bekannt, bei der ein einen Floating-Gate-Leiter aufweisender Speicher-MOS-Transistor, ein Lese- bzw. Auswahl-MOS-Transistor sowie eine Programmierelektrode in einer Richtung eines Halbleitersubstrats gesehen nebeneinander angeordnet sind. Durch diese Nebeneinanderanordnung wird für jede Speicherzelle in einer derartigen Speicheranordnung ein relativ großer Platz benötigt.

Aus der Zeitschrift "IEEE Transaction on Electron Devices", Vol. ED-24, No. 5, Mai 1977, S. 600-606 sind Floating-Gate- Speichertransistoren der in Rede stehenden Art an sich bekannt.

Weiterhin ist es aus der Zeitschrift Electronic Design 4, vom 15. Februar 1980, S. 91-95 an sich bekannt, nicht flüchtige Speicheranordnungen in Form von Speicherfeldern mit Floating-Gate-Speichertransistoren der vorgenannten Art in Zeilen und Spalten eines Speicherfeldes aufzubauen.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine extreme dicht gepackte elektrisch umprogrammierbare nicht flüchtige Halbleiterspeicheranordnung anzugeben.

Diese Aufgabe wird bei einer Speicheranordnung der eingangs genannten Art durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen angegeben.

Bei der erfindungsgemäßen Speicheranordnung handelt es sich um eine dicht gepackte, elektrisch umprogrammierbare nicht flüchtige Halbleiterspeicheranordnung, die aus vier Elektrodenschichten zusammengesetzt ist, wobei eine Schicht im Halbleitersubstrat ausgebildet ist, so daß lediglich drei Polysilizium-Schichten zur Bildung des Restes der erfindungsgemäßen Speicheranordnung erforderlich sind.

Weiterhin werden bei der erfindungsgemäßen Speicheranordnung die Überlappbereiche zwischen dem Floating-Gate-Leiter sowie den zugehörigen Programmier-, Wortauswahl/-Lösch- und Vorspannelektrodenanordnungen wesentlich verbessert, wodurch die Anzahl der möglichen Speicherzyklen unter Aufrechterhaltung der kleinen Zellgeometrien wesentlich erhöht wird.

Schließlich ist mit der erfindungsgemäßen Speicheranordnung auch der Aufbau einer integrierten Speichermatrix aus einer Vielzahl dicht gepackter Speicherelemente möglich, zu denen ohne Störung der anderen Elemente in der Matrix ein einfacher Zugriff möglich ist.

Erfindungsgemäß besitzt also eine derartige kompakte nicht flüchtige Speicherzelle vier Elektrodenschichten, von denen eine im Halbleitersubstrat ausgebildet ist und der Abgabe der gelesenen Werte der Ladung auf dem Floating-Gate in der Speicherzelle dient. Dadurch wird eine wesentliche Verbesserung der Größe sich überlappender Bereiche zwischen dem Floating-Gate-Leiter und den zugehörigen, der Programmierung, der Wortauswahl/Löschung sowie der Vorspannung dienenden Elektroden ermöglicht. Die für die Speicherzellen erforderliche Fläche wird dadurch reduziert, wodurch wiederum die Speicherzellendichte vergrößert wird. Bei einer derartigen dichten Ausbildung der Elektroden zusammen mit in einer Richtung tunnelnden Bereichen kann auch die Anzahl nicht flüchtiger Speicherzyklen bei Erhaltung einer dichten Zellengeometrie vergrößert werden. In einer Matrix aus elektrisch umprogrammierbaren nicht flüchtigen Speicherzellen ist ein Zugriff zu den Zellen ohne Störung der anderen Speicherzellen in der Matrix nicht möglich.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:

Fig. 1 eine ebene Ansicht einer Ausführungsform einer Matrix aus nicht flüchtigen, elektrisch umprogrammierbaren Floating-Gate-Zellen gemäß der Erfindung;

Fig. 2 einen Schnitt einer nicht flüchtigen, elektrisch umprogrammierbaren Speicherzelle in einer Ebene 2-2 gemäß Fig. 1;

Fig. 3 einen Schnitt einer nicht flüchtigen, elektrisch umprogrammierbaren Zelle in einer Ebene 3-3 in Fig. 1;

Fig. 4 eine schematische Darstellung einer nicht flüchtigen, elektrisch umprogrammierbaren Floating-Gate-Zelle nach Fig. 1; und

Fig. 5 ein Schaltbild der Zellen nach Fig. 1 mit einer Vielzahl von erfindungsgemäßen Speicheranordnungen in einer Speichermatrix.

Generell sieht die Erfindung kompakte nicht flüchtige, elektrisch umprogrammierbare Halbleiterspeicherelemente vom Floating-Gate-Typ vor, welche aus drei Schichten aus leitendem Material, wie beispielsweise polykristallinem Silizium, die auf einem Halbleitersubstrat abgeschieden werden, hergestellt werden können. Im Rahmen der Erfindung sind dabei auch Möglichkeiten zur Aufladung und Entladung des Floating-Gates derartiger Anordnungen vorgesehen.

Erfindungsgemäße Anordnungen umfassen ein einkristallines Halbleitersubstrat, einen über dem Substrat liegenden elektrisch isolierten Floating-Gate-Leiter, Mittel zur Aufbringung von Elektronen auf das Floating-Gate zur Erzeugung eines negativen Potentials auf diesem sowie Mittel zur Abführung von Elektronen vom Floating-Gate zur Erzeugung eines gegenüber dem genannten Potential positiveren Potentials auf dem Floating-Gate. Weiterhin ist eine Vorspannelektrodenanordnung im Substrat vorgesehen, welche gegenüber dem Leitungstyp des Substrats den entgegengesetzten Leitungstyp besitzt. Diese Vorspannelektrodenanordnung ist mit dem Floating-Gate kapazitiv gekoppelt. Schließlich sind auch Elemente zur Feststellung des Potentials auf dem Floating-Gate vorgesehen.

Die verschiedenen Elemente der Anordnungen, welche zur Aufbringung von Elektronen auf das Floating-Gate sowie zur Entfernung von Elektroden vom Floating-Gate dienen, können zusammen mit dem Floating-Gate selbst aus einer Struktur aus drei Polysilizium-Schichten und einem darunterliegenden einkristallinen Halbleitersubstrat hergestellt werden.

Wie bereits ausgeführt, besitzen die Anordnungen ein einkristallines Halbleitersubstrat eines Leitungstyps, wobei es sich bevorzugt um eine p-leitende einkristalline Siliziumscheibe handelt. Es können jedoch auch n-leitende Siliziumsubstratscheiben, epitaktische einkristalline n- oder p-leitende Schichten auf einem einkristallinen dieelektrischen Substrat, wie beispielsweise Saphir oder andere halbleitende Materialien verwendet werden.

Wie bereits ausgeführt, besitzen die erfindungsgemäßen Anordnungen wenigstens einen über dem Substrat liegenden elektrisch isolierten Floating-Gate-Leiter. Ein Teil dieses Floating-Gates bildet das Gate eines MOS-Lese-Transistors im Halbleitersubstrat, so daß der Ladungszustand des Floating-Gates zur Auslesung des gespeicherten Ladungsinhaltes in der Anordnung festgestellt werden kann. Der Floating-Gate-Leiter kann ein leitendes Polysilizium-Gate sein, das vollständig durch ein Isolationsmaterial, wie beispielsweise thermisch aufgewachsenes Siliziumdioxid gebildet werden kann. Das Floating-Gate kann im Bereich des MOS-Lese-Transistors durch konventionell aufgewachsene (beispielsweise thermisch aufgewachsene) dielektrische Siliziumdioxidschichten mit einfach herstellbarer Dicke vom Substrat getrennt sein. Die Dicke kann dabei im Bereich von etwa 500 bis 1500 Å liegen. In anderen Bereichen des Floating-Gates kann dieses auch durch dickere Oxidschichten vom Substrat getrennt sein.

Wie im folgenden noch genauer beschrieben wird, kann Ladung vom Floating-Gate durch einen mit einer darüberliegenden Wortauswahl/Löschelektrode kapazitiv gekoppelten Teil des Floating-Gate abgeführt werden. Die vom Halbleitersubstrat abgewandte und der Löschelektrode zugekehrte Fläche des Floating-Gate kann in der Weise hergestellt werden, daß sie in einer Richtung wirkende Mittel zur Unterstützung des Tunnels von Elektroden durch die das Floating-Gate umgebende Isolationsschicht aufweist.

Eine Möglichkeit dazu besteht darin, in der Oberfläche des Floating-Gates Riefen vorzusehen. An einer derartig strukturierten Fläche kann zu der darüberliegenden Löschelektrode (welche ebenfalls aus polykristallinem Silizium hergestellt werden kann) eine Elektronenemission bei relativ kleinen Spannungen von weniger als etwa 40 V auftreten. Ein derartiger verbesserter Elektronentransport kann sich aufgrund der verbesserten Fowler-Nordheim- Tunnelemission und anderer Mechanismen ergeben.

Die Aufbringung von Ladung auf das Floating-Gate kann durch eine Programmierelektrode erfolgen, die ebenfalls aus Polysilizium hergestellt wird und unter einem Teil des Floating-Gates liegt. An der Oberfläche der Programmierelektrode können ebenfalls Riefen oder andere in einer Richtung wirkende Mittel vorgesehen werden, um das Tunneln von Elektronen durch die Isolationsschicht von der Programmiersteuerelektrode zum Floating-Gate zu unterstützen. Die Elektronenemission von der Programmierelektrode zum Floating-Gate kann entsprechend ebenfalls bei relativ geringen Spannungen von weniger als 40 V Potentialdifferenz zwischen der Programmiersteuerelektrode und dem Floating-Gate durchgeführt werden.

Wie bereits ausgeführt, sind auch Mittel zur Feststellung der gespeicherten Ladung auf dem Floating-Gate vorgesehen, wozu ein Teil des Floating-Gates das Gate eines im Substrat ausgebildeten Lese-Transistors bilden kann. In Abhängigkeit von der elektrischen Ladungsmenge auf dem Floating-Gate kann der Lese-Transistor leitend (EIN) oder nicht leitend (AUS) geschaltet werden. Beispielsweise in einer n-Kanal-MOS-Lese-Transistoranordnung wird der Lese-Transistor nicht leitend geschaltet, wenn ausreichend viele Elektronen auf dem Floating-Gate vorhanden sind.

Werden andererseits ausreichend viele Elektronen vom Floating-Gate abgeführt, so daß sein Potential in bezug auf das darunterliegende Substrat positiv wird, wird der n-Kanal-Lese-Transistor leitend geschaltet. Der leitende oder nicht leitende Zustand des Floating-Gate-Lese-Transistors bildet einen Mechanismus zur Feststellung des Vorhandenseins oder Fehlens von Ladung auf dem Floating-Gate und damit die Basis zur Auslegung der in der Zelle als Ladungsmenge auf dem Floating-Gate gespeicherten Information.

Ein wesentliches Element der erfindungsgemäßen Anordnung ist eine im Substrat zum Teil unter dem Floating-Gate angeordnete Vorspannelektrode. Diese Vorspannelektrode ist vorzugsweise durch eine Schicht aus Siliziumdioxid vom Floating-Gate isoliert. Eine primäre Funktion der Vorspannelektrode dient zur richtigen Vorspannung des Floating-Gates durch kapazitive Wirkung während des Aufbringens von Elektronen auf das Floating-Gate (Schreibzyklus). Die Vorspannelektrode dient weiterhin zur richtigen Vorspannung des Floating-Gates durch kapazitive Wirkung während des Abführens von Elektronen vom Floating-Gate (Löschzyklus). Diese Vorspannelektrode kann im Substrat durch eine Schicht gebildet werden, die gegenüber dem Rest des Substrats entgegengesetzten Leitungstyp besitzt und unter Teilen der Programmierelektrode, des Floating-Gates und der Wortauswahl/Löschelektrode angeordnet ist.

Wird die Vorspannelektrode in bezug auf die ebenfalls unter dem Floating-Gate liegende Programmierelektrode ausreichend positiv gemacht, so tunneln Elektronen von der Programmierelektrode zum Floating-Gate. Diese Elektronen ändern ihrerseits das Potential des Floating-Gates. Wie bereits ausgeführt, kann diese relativ negative Ladung dann durch geeignete Mittel, wie beispielsweise einen Lese-Transistor festgestellt werden. Entsprechend kann die Wortauswahl/Löschelektrode, welche das Floating-Gate wenigstens teilweise überlappt und von diesem isoliert ist, auf ein vorgegebenes hohes Potential gebracht werden, während die Vorspannelektrode auf einem vorgegebenen tiefen Potential gehalten wird, so daß Elektronen vom Floating-Gate zur Wortauswahl/Löschelektrode tunneln. Auf diese Weise kann das Floating-Gate in bezug auf das unter ihm liegende Substrat auf eine relativ positivere Spannung gebracht werden, die durch geeignete Mittel, wie beispielsweise einen Lese-Transistor festgestellt wird, dessen Source- und Drain-Elektrode vorzugsweise ebenfalls im Substrat ausgebildet sind. Die nicht-flüchtigen, elektrisch umprogrammierbaren Floating-Gate-Halbleiterspeicherelemente können in einer Vierschicht-Elektroden- und Gatestruktur hergestellt werden, wobei drei dieser Schichten aus einem Material wie beispielsweise Polysilizium hergestellt sind. Ein Teil der ersten Schicht wird von der zweiten Schicht und jeder der beiden anderen Schichten überlappt und ist von diesen isoliert. Eine dritte Schicht überlappt einen Teil der zweiten Schicht und ist von dieser zweiten Schicht und jeder der beiden anderen Schichten isoliert. Eine vierte Schicht ist im Substrat ausgebildet und von der zweiten Schicht und allen anderen Schichten isoliert. Die zweite Schicht bildet das Floating-Gate, auf das bzw. von dem durch Anlegen von Spannungen an die anderen Schichten Elektronen durch Tunneln aufgebracht bzw. abgeführt werden können. Das Vorhandensein oder Fehlen von Elektronen kann durch einen entfernt liegenden Teil des Floating-Gates festgestellt werden, der einen Lese-Transistor tastet und daher als Speicherelement wirkt. Alle Schichten aus Polysilizium sind vom Substratmaterial isoliert. Das Substrat ist vorzugsweise ein einkristallines Siliziumsubstrat; es kann jedoch auch aus einem anderen Halbleitermaterial hergestellt werden. Die vierte Schicht bzw. das Substrat ist vom Rest des Substrates durch die sperrende Wirkung des Materials mit entgegengesetztem Leitungstyp, das die vierte Schicht bildet, isoliert. Die resultierende Struktur ist eine dicht gepackte nicht flüchtige, elektrisch umprogrammierbare MOS-Elementenstruktur mit ausgezeichneten elektrischen Eigenschaften. Die Erfindung wird im folgenden nun anhand eines speziellen Ausführungsbeispiels in Form einer nicht flüchtigen, elektrisch umprogrammierbaren n-Kanal-Halbleiteranordnung 10 gemäß den Figuren erläutert. Anstelle einer n-Kanal-MOS-Anordnung kann natürlich beispielsweise auch eine p-Kanal-Konfiguration verwendet werden.

Fig. 1 zeigt eine ebene Ansicht einer Ausführungsform einer Matrix von nicht flüchtigen Floating-Gate-Speicherzellen gemäß der Erfindung mit Zellen 10 und 12. Die in Fig. 1 dargestellte nicht flüchtige Speicherstelle 10 wird durch einen durch gestrichelte Linien definierten Bereich gebildet. Wie Fig. 2 zeigt, wird eine Zelle 10 vorzugsweise durch einkristallines p-leitendes Siliziumsubstrat 11 sowie drei folgende aufeinanderfolgend abgeschiedene, strukturierte, geätzte und isolierende leitende Schichten 20, 22 und 24 gebildet. Eine vierte Schicht 26 mit gegenüber dem Substrat 11 entgegengesetzten Leitungstyp wird in das Substrat eingebracht und ist von diesem durch Sperrwirkung eines pn-Übergangs isoliert. Eine dielektrische Schicht isoliert die Schicht 26 von den Polysiliziumschichten. Die Polysiliziumschichten bilden eine Programmierelektrode 101, ein darüberliegendes Floating-Gate 102 sowie eine über dem Floating-Gate liegende Wortauswahl/Löschelektrode 103. Die vierte leitende Schicht ist eine im Substrat 11 ausgebildete Vorspannelektrode 104, welche unter einem Teil der Wortauswahl/Löschelektrode, der Programmierelektrode und dem Floating-Gate liegt. Ein Teil 106 des Floating-Gates 102 bildet das Gate eines MOS-Lese-Transistors 108 in einem Lese- Transistorkanal 110 zur Feststellung des elektrischen Ladungszustandes bzw. des Potentials des Floating-Gates 102.

In der Anordnung nach Fig. 2 ist der Zelle 10 eine spiegelbildliche symmetrische Zelle 12 zugeordnet. Diese Zellen 10 und 12 bilden ein Zellenpaar, das zur Bildung einer Speichermatrix sowohl in X-Richtung (von oben nach unten) und in Y-Richtung (von links nach rechts) fortgesetzt werden kann. In einer derartigen Matrix verläuft die Wortauswahl/Löschelektrode 103 zur Bildung der X-Wortauswahlleitungen der Matrix ("Spalte") zu benachbarten Zellen. Die Programmierelektrode 101 wird zur Bildung von Zeilen-Programmierleitungen der Matrix in Y-Richtung zu benachbarten Zellen fortgesetzt. Die MOS- Lese-Transistoren 108 der beiden Zellen 10 und 12 teilen sich in eine gemeinsame Drain 16, die durch eine n-leitende diffundierte oder implantierte Zone im p-Substrat 11 gebildet wird. Die Drain 16 ist mit einer darüberliegenden Metalleitung 17 für eine Y-Leseauswahl der Zelle als Teil einer Speichermatrix gekoppelt. Eine gleichartige n-leitende diffundierte oder implantierte Zone 18 im p-Substrat 11 bildet die gemeinsame Source-Leitungen für die Transistoren 108 in Y-Richtung. Der Bereich zwischen jeder entsprechenden Source 18 und Drain 16 definiert den Kanalbereich des MOS-Lese-Transistors. Zwar ist der getrennte Zugriff zu einzelnen Bits in einer Speichermatrix eine Möglichkeit; bei dem in Fig. 1 dargestellten Ausführungsbeispiel sind die Zellen jedoch in Byte-Gruppen von beispielsweise jeweils 8 Zellen oder "Bits" organisiert, wobei Paare von vertikal verlaufenden Zellen Teile eines derartigen Bytes sind. Wie im folgenden noch genauer beschrieben wird, verläuft die Substrat-Vorspannelektrode 104 in einer derartigen Byte-Matrix gemäß Fig. 1 ebenfalls sowohl vertikal als auch horizontal zu benachbarten Zellen. Für den Betrieb einer Zelle 10 kann das Substrat auf etwa 0 bis -4 V vorgespannt werden, der n-leitende Kanal auf etwa 0 V vorgespannt werden und es können Programmier- und Löschspannungen von +25 bis 40 V selektiv an die polykristallinen Elektroden und die n-leitende Substratelektrode angelegt werden. X-Y-Dekoderschaltungen können in konventioneller Weise vorgesehen werden.

Die Schichten 20, 22 und 24 aus polykristallinem Silizium können ebenfalls in konventioneller Weise abgeschieden, strukturiert, geätzt und oxidiert werden, während die Substratschicht 26 diffundiert oder implantiert werden kann. Gemäß Fig. 2 isolieren dielektrische Siliciumdioxid- Schichten 112, welche bei der dargestellten Ausführungsform durch konventionelle thermische Oxidationstechniken auf eine Dicke zwischen den Elementen von etwa 1000 Å vom Siliziumsubstrat bzw. von den Elementen aus Polysilizium aus aufgewachsen werden, das Substrat und die Polysiliziumschichten dielektrisch voneinander. Das Floating-Gate 102, die Programmierelektrode 101 und die Wortauswahl/Löschelektrode 103 werden durch nacheinander abgeschiedene, geätzte und oxidierte oder auf andere Weise strukturierte und durch konventionelle photolithographische Techniken hergestellte Polysiliziumschichten gebildet. Damit entsteht eine in den Fig. 1 bis 3 dargestellte Struktur. In Fig. 1 sind die verschiedenen Elemente so dargestellt, als ob die dielektrischen Schichten 112 transparent wären, so daß die darunterliegende Elektrodenstruktur darstellbar wird. Weitere Einzelheiten der Struktur sind aus den Querschnitten nach den Fig. 2 und 3 ersichtlich.

Wie Fig. 2 zeigt, besitzen die Schichten aus polykristallinem Silizium und die Substratschichte, welche die Elektroden 101 bis 104 bilden, eine Floating-Gate-Elektroneninjektoranordnung 40 sowie eine Floating-Gate-Elektronenemissions- Induzieranordnung 50. Die Anordnung 40 zur Injizierung von Elektronen in das Floating-Gate 102 wird vorzugsweise durch Riefen auf der Oberfläche der durch die erste Polysiliziumschicht 20 gebildeten Programmierelektrode 101 im Bereich benachbart zu dem durch die Polysiliziumschicht 22 gebildeten Floating-Gate 102 gebildet. Zur Erzeugung dieser Oberflächenriefen wird die Polysiliziumschicht 20 durch Oxidation bei etwa 1000°C behandelt. Bei der in Rede stehenden Ausführungsform wird das Floating-Gate 102 vorzugsweise über der Schicht 20 gebildet, nachdem diese Schicht 20 zur Bildung der Programmierelektrode 101 geätzt und oxidiert und die darüberliegende Oxidschicht 112 abgeschieden wurde. Die Anordnung 50 zur Induzierung der Elektronenemission vom Floating-Gate 102 wird vorzugsweise ebenfalls durch Riefen gebildet. In diesem Falle befinden sich die Riefen auf der Oberfläche des Floating-Gates 102 selbst, um die Elektronenemission über die darüberliegende Siliziumdioxidschicht 114 zur Wortauswahl/Löschelektrode 103 zu erleichtern. Riefen 34 werden vorzugsweise in der gleichen Weise auf der Oberfläche des Floating-Gates 102 hergestellt, wie dies anhand der Programmierelektrode 101 beschrieben wurde.

Soweit ersichtlich, handelt es sich bei den Riefen um kleine Vorsprünge an der Oberfläche eines Leiters, welche in großer Menge vorhanden sind (es kann beispielsweise eine Flächendichte von 5×10⁹ Riefen pro cm² vorhanden sein). Ein großer Teil dieser Riefen kann eine mittlere Höhe besitzen, welche größer als ihre Basisbreite ist (beispielsweise eine Basisbreite von etwa 450 Å und eine Höhe von etwa 750 Å). Die Riefen scheinen hohe lokale Felder mit einer relativ kleinen mittleren Feldstärke erzeugen zu können, so daß die für den Transport oder das Tunneln von Elektronen von der mit Riefen versehenen Elektrode zur benachbarten Elektrode unter dem Einfluß eines geeigneten elektrischen Feldes zwischen ihnen notwendige Feldstärke zwischen den Elektroden reduziert wird. Ohne den Erfindungsgedanken auf eine spezielle theoretische Erklärung begrenzen zu wollen, kann theoretisch angenommen werden, daß diese hohen lokalen Felder ausreichen, um Elektronen (zum Zwecke des Tunnelns) in relativ dicke Oxide zu injizieren, während im Mittel eine relativ kleine Spannung am Oxid anliegt. Die durch die Riefen 34 bedingte Verbesserung des Elektronentransportes wirkt jedoch nicht in zwei Richtungen. Wird eine glatte, keine Riefen aufweisende Elektrodenfläche in bezug auf eine andere Elektrode mit Riefen gegensinnig vorgespannt, so werden bei den relativ kleinen Spannungen keine Elektroden in das dicke Oxid injiziert, wohingegen ein Elektronentransport von einer mit Riefen versehenen Oberfläche unter sonst identischen Bedingungen stattfindet.

Es kann daher angenommen werden, daß die Programmierelektrode 101 mit ihren zugehörigen Riefen 34 mit der benachbarten glatten Unterseite des Floating-Gates 102 eine diodenähnliche Struktur bildet. Diese Struktur transportiert Elektronen von der Programmierelektrode 101 durch die trennende etwa 1000 Å dicke Oxidschicht 112, wenn das Floating-Gate in bezug auf die Programmierelektrode 101 mit einer Spannungsdifferenz von weniger als 40 V vorgespannt wird. Wird die Programmierelektrode 101 jedoch in bezug auf das Floating-Gate 102 mit einer identischen Spannungsdifferenz von weniger als etwa 30 V positiv vorgespannt, so werden keine Elektronen vom Floating-Gate zur Programmierelektrode transportiert. Die Riefen 34 bilden die gleiche diodenähnliche Charakteristik zwischen dem Floating-Gate und der Wortauswahl/Löschelektrode 103, wobei ebenfalls ein verbesserter Transport vom Floating-Gate 102 zur Wortauswahl/Löschelektrode 103 auftritt, wenn die Löschelektrode in bezug auf das Floating-Gate 102 positiv vorgespannt wird. Die im Substrat 11 ausgebildete Vorspannelektrode 26 ist durch das Oxid 112 mit den drei Polysiliziumschichten 20, 22 und 24 in Abhängigkeit von der Schichtüberlappung in unterschiedlichen Verhältnissen kapazitiv gekoppelt. Da auf der Vorspannelektrode 26 keine Riefen vorhanden sind, kann der zwischen der Vorspannelektrode 26 und allen Polysiliziumschichten gebildete Kondensator in beiden Richtungen angelegte hohe Spannungen ohne einen Tunnelstromfluß abfangen. Diese Eigenschaft einer Substratelektrode kann für die Vorspannung von Speicheranordnungen speziell bei Vorhandensein von hohen Spannungen zweckmäßig sein. Geeignete Riefen 34 zur Realisierung der oben genannten diodenähnlichen Charakteristik können in einem Bereich von Bedingungen und einem Bereich von Größen hergestellt werden, ohne dabei auf das oben angegebene Beispiel beschränkt zu sein.

Über dem Floating-Gate 102 wird (nach dem Ätzen und der Oxidation der zweiten Schicht für das Floating-Gate) zur Bildung der Wortauswahl/Löschelektrode 103 eine dritte Polysiliziumschicht 24 aufgebracht, welche in Verbindung mit den Riefen auf der Oberseite des Floating-Gates 102 und der über die Vorspannelektrode 104 erzeugten Vorspannung die oben genannte Anordnung 50 zur Abführung von Elektroden von dem Floating-Gate bildet.

Die vierte Elektrode, nämlich die Vorspannelektrode 104 wird in das Substrat 11 diffundiert oder implantiert. Zwar zeigt Fig. 1 die Vorspannelektrode 104 als unter Teilen aller drei Schichten aus Polysilizium liegend angeordnet; es ist jedoch lediglich erforderlich, daß sie unter dem Floating-Gate 102 liegt. Die Vorspannelektrode 104 dient zur geeigneten Vorspannung des Floating-Gates 102 während der Schreib-, Lösch- und Leseoperationen. Zur Sicherstellung einer hohen Leitfähigkeit sollte die Substratelektrode 104 eine hohe Dotierungskonzentration besitzen. Wie ebenfalls aus Fig. 1 errsichtlich ist, ist die Vorspannelektrode 104 den Source-Leitungen 18 des MOS-Lese-Transistors 108 gemeinsam, so daß die Source-Leitungen 18 bei diesem Ausführungsbeispiel die Vorspannung für die Elektrode 104 liefern. Es ist darauf hinzuweisen, daß auch die Drain 16 für diesen Zweck verwendbar ist.

Der überlappende Bereich zwischen dem Floating-Gate 102 und dem Programmier-Gate 101 ist der Bereich, in dem Elektronen durch das trennende Oxid 112 vom Programmier-Gate zum Floating-Gate tunneln. Durch entsprechende Vorspannung des Floating-Gates 102 auf eine positive Polarität in bezug auf die Programmierelektrode 101 tunneln Elektronen von der Programmierelektrode 101 zum Floating-Gate 102. Die Elektronenladung wird von den Riefen 34 an der Oberfläche der Programmierelektrode durch verbessertes Tunneln in das trennende Oxid 112 injiziert. Diese Ladung wandelt unter dem Einfluß der positiven Vorspannung zum Floating-Gate 102 und wird von diesem gesammelt. Nach Abschalten der Vorspannung vom Floating-Gate 102 sind die tunnelnden Elektronen auf dem Floating-Gate gefangen, da sie keine ausreichend hohe Energie besitzen, um die Energiebarriere des Isolationsoxides 112 zu überwinden. Die Elektronen können im wesentlichen unbegrenzt lang auf dem Floating-Gate gehalten werden, solange sie nicht von diesem abgeführt werden. Sie bilden eine negative elektrische Ladung auf dem Floating-Gate, welche ausreicht, um den Floating-Gate-MOS-Lese-Transistor 108 zu sperren.

Elektronen können durch die Wortauswahl/Löschelektrode 103 vom Floating-Gate abgeführt werden. Die Löschelektrode 103 ist durch eine dielektrische Siliziumdioxidschicht 114 von dem die Riefen 34 aufweisenden Floating-Gate 102 getrennt und so angeordnet, daß sie einen Teil der Oberfläche des Floating-Gates 102 überlappt. Durch entsprechende Vorspannung der Löschelektrode 103 auf ein ausreichend positives Potential in bezug auf das Floating-Gate wird bewirkt, daß Elektronen von den Riefen auf der Oberseite des Floating-Gates zur Löschelektrode tunneln. Auf diese Weise kann eine relativ positive Ladung auf das Floating-Gate 102 gebracht werden, welche ausreichend positiv ist, um den n-Kanal-MOS-Transistor 108 einzuschalten.

In der dargestellten Ausführungsform sind die Oxide 112 und 114 im Bereich, in dem das Tunneln von Elektronen auftritt, etwa 1000 Å dick, so daß sie in zuverlässiger und reproduzierbarer Weise einfach herstellbar sind. Zwar wird im dargestellten Ausführungsbeispiel eine Dicke des di-elektrischen Siliziumdioxids von 1000 Å als optimale Dicke angesehen; die optimale Dicke kann jedoch auch kleiner werden, wenn sich die Herstellungstechniken verbessern.

Wie bereits ausgeführt, sind Mittel zur Feststellung des Potentials des Floating-Gates 102 vorgesehen. Zu diesem Zweck bildet gemäß den Fig. 1, 2 und 3 ein Teil 106 des Floating-Gates 102 in einem Kanal 110 die Gate-Elektrode eines MOS-Lese-Transistors 108, der gemäß Fig. 3 eine Source- und eine Drain-Zone 120 bzw. 122 besitzt. Diese Zonen 120 und 122 bilden Teile jeweils der gemeinsamen Source-Leitung 18 bzw. der Drain-Leitung 16 und besitzen einen n⁺-Leitungstyp. Gemäß Fig. 3 sind diese Zonen 120 und 122 durch p-leitende Zwischenzonen 80 und 82 des Substrates 11 getrennt. Die Zonen 82 werden durch die Spannung der Wortauswahl/Löschelektrode 103 moduliert, während die Zonen 80 durch die Spannung des Bereichs 106 des Floating-Gates 102 moduliert werden. Die Leitfähigkeit der Zone zwischen Source und Drain wird somit durch die Wortauswahl/Löschelektrode 103 und den Serien-Teil 106 des Floating-Gates moduliert. In der dargestellten Ausführungsform 10 bilden die Zonen 82 Anreicherungstransistoren, für die es erforderlich ist, daß die Vorspannelektrode 104 relativ zum Substrat in den Zonen 82 positiv vorgespannt ist, damit bei ebenfalls eingeschaltetem Floating-Gate ein Stromfluß von Source nach Drain möglich ist. Die Zonen 82 können auch als Verarmungsanordnungen hergestellt werden (welche normalerweise eingeschaltet sind), so daß der Teil 106 der Floating-Gate-Elektrode direkt den Strom von Source nach Drain des Lese-Transistors 108 moduliert. Sind die Zellen in einer Matrix angeordnet, so wird jedoch in konventioneller Weise eine Anreicherungsanordnung verwendet.

Im Betrieb der Anordnung 10 ist das Floating-Gate 102 entweder mit einem Überschuß an Elektronen geladen, so daß seine Spannung klein (negativ) ist und es damit zur Sperrung des an anderer Stelle befindlichen Lese-Transistors 108 führt, oder das Floating-Gate ist durch Abführung von Elektronen relativ positiv geladen, so daß seine Spannung groß und damit der Lese-Transistor 108 eingeschaltet wird. Die An- und Abschaltung des Lese-Transistors 108 bildet die Basis für die Feststellung des Speicherzustandes des Floating-Gates 102 der Anordnung 10. Dieser Speicherzustand des Floating-Gates 102 kann durch Zuführen von Elektronen (oder "Programmieren") oder durch Abführen von Elektronen (oder "Löschen") geändert werden.

Die Vierschicht-Zellenelektrodenstruktur der dargestellten Ausführungsform 10 gewährleistet eine schnelle Speicherzelle, welche wenig Energie benötigt, schnell umprogrammierbar ist und Daten über lange Zeiten hält, wobei sie gleichzeitig einfach herstellbar und dicht gepackt ist (und daher billig ist) und darüber hinaus günstige Störeigenschaften besitzt. Wegen der für das Tunneln notwendigen relativ kleinen mittleren Feldstärke (beispielsweise 2,5 bis 4,0×10⁶ V/cm) können vergleichsweise dicke Oxide (1000 Å) zwischen den Polysiliziumschichten verwendet werden. Diese Eigenschaften machen die Verwendung von Standard-Herstellungstechniken auch hinsichtlich der Schaltungsauslegung in hervorragender Weise möglich. Da die Quellen- und Senkenstrukturen für die Elektronen zur Ladung und Entladung des Floating-Gates 102 aus Polysiliziumschichten hergestellt sind, welche vom Substrat 11 dielektrisch getrennt sind, tritt die gesamte "Funktion" oberhalb des Substrates in der durch die drei Polysiliziumschichten 20, 22 und 24 gebildeten Elektrodenstruktur auf.

Anhand von Fig. 4 wird nun die Wirkungsweise der Anordnung 10 in bezug auf die Schaltung der Zellen weiter beschrieben. Die Programmierelektrode 101 bildet einen Kondensator 42 mit einer Kapazität CP mit der benachbarten Fläche des Floating-Gates 102 und liefert Ladung (Elektronen) zum Floating-Gate, wenn eine ausreichende Spannung am Kondensator 42 steht. Wird das Floating-Gate negativ aufgeladen, so ist der Feldeffekttransistor 108 gesperrt. Das Floating-Gate 102 bildet weiterhin einen Kondensator 43 mit einer Kapazität CW mit der Wortauswahl/Löschelektrode 103. Wird das Floating-Gate 102 positiv aufgeladen, was der Fall ist, wenn Elektronen vom Floating-Gate 102 durch den Löschkondensator 43 tunneln, so wird der Feldeffekttransistor 108 durchgeschaltet. Die Löschelektrode 103 bildet eine Ladungssenke für die Abführung von Ladung vom Floating-Gate 102, wenn die Spannung am Kondensator 43 groß genug ist, so daß Elektronen vom Floating-Gate 102 tunneln können. Das Aufbringen von Elektronen auf das Floating-Gate 102 wird als "Programmieren" bezeichnet, während das Abführen von Elektronen vom Floating-Gate als "Löschen" bezeichnet wird.

Die im Substrat durch die Schicht 26 ausgebildete Vorspannelektrode 104 bildet einen relativ großen Kondensator 44 mit einer Kapazität CS mit dem Floating-Gate. Während des Programmierens liegt das elektrische Potential der Vorspannelektrode vorzugsweise durch Anheben der Spannung an der Source-Leitung 18 "hoch" (ungefähr gleich 26 V). Während des Löschens liegt das Potential der Vorspannelektrode 104 "tief" (-0 V).

Das Floating-Gate 102 bildet weiterhin einen Gate-Kondensator 45 zum Kanal des Lese-Transistors 108. Ein Feldkondensator 46 mit einer parasitären Kapazität CF zum Substrat ist an verschiedenen Stellen unter dem Feldoxid vorhanden. Diese letztgenannten Kondensatoren beeinflussen das Programmieren nachteilig und sollen daher so klein wie möglich sein.

Die Kapazität CS des Vorspannkondensators 44 soll zweckmäßigerweise mehrfach größer als jeder der anderen Einzeltransistoren gemäß Fig. 4 sein. Die Kapazität CS des Kondensators 44 koppelt für das Programmieren und Löschen Potential an das Floating-Gate 102.

Um die Zelle 10 hinsichtlich ihrer Wirkungsweise und ihrer Auslegung optimal zu gestalten, sind entsprechende Kapazitätsverhältnisse vorzusehen, um sicherzustellen, daß ausdreichend starke Felder in den Kondensatoren 42, 43, 44 und 45 für das Programmieren, das Lesen und das Löschen am Floating-Gate auftreten. Die folgende Tabelle I zeigt beispielsweise eine Zusammenfassung von typischen Bedingungen für den Betrieb der dargestellten Zelle 10. Diese Bedingungen stellen jedoch keine Beschränkung der generellen Wirkungsweise der Zelle dar. Ein Programmierverhältnis kann folgendermaßen definiert werden:

Ein Löschverhältnis kann folgendermaßen definiert werden:

Brauchbare Anordnungen ergeben sich, wenn diese Verhältnisse näherungsweise in einer speziellen Konfiguration einer im folgenden zu beschreibenden Matrix erfüllt sind:

Zwar sind die in der vorstehenden Tabelle I angegebenen Spannungen bevorzugt. Wird die Zelle jedoch in einer Matrix betrieben, so müssen die Elektrodenspannungen der dargestellten Ausführungsform zur Vermeidung von Störungen der Daten in benachbarten Zellen modifiziert werden. Dieser Gesichtspunkt wird im folgenden anhand von Tabelle II erläutert.

Ein wesentliches Merkmal der kompakten Zelle 10 ist darin zu sehen, daß sie in einer dichten Matrix derartiger kompakter Zellen betrieben werden kann. Fig. 1 zeigt zwei Zellen, denen ein Lesetransistor-Drainkontakt gemeinsam ist, und die damit eine sich wiederholende Einheit in einer großen integrierten Matrix von Speicherzellen bilden kann. Die Zellenabmessungen des dargestellten Zellenpaares 10, 12 nach Fig. 1 betragen etwa 20 µm (Y-Richtung) und 30 µm (X-Richtung) für Auslegungsregeln mit 4 µm. Wird in einer derartigen Matrix in einer einzigen Zelle geschrieben, gelöscht oder gelesen, so sollen diese Operationen die Daten in benachbarten Zellen nicht stören oder modifizieren. Hinsichtlich der Diskussion eines derartigen Betriebs in einer Zellenmatrix zeigt Fig. 5 eine symbolische Darstellung von einzelnen Speicherzellen. Jede dieser Zellen entspricht der in den Fig. 1, 2 und 3 dargestellten Zelle 10. Die Wortauswahl/Löschelektrode 103 aus Polysilizium kann sich für die Zellenauswahl von Zelle zu Zelle durch die Matrix fortsetzen; sie wird daher im folgenden als Wortauswahl-Gate bezeichnet, um ihre Funktion in der Matrix zu verdeutlichen. Gemäß Fig. 5 ist eine Matrix von Zellen, welche jeweils gleich der Zelle 10 sind, in einer brauchbaren Speichermatrix miteinander verbunden, die zur Bildung einer sehr großen Speicheranordnung 200 sowohl in X- als auch in Y-Richtung fortgesetzt werden kann. Die Packungsdichte der Zellen wird bei dieser bevorzugten Zellenorganisation ersichtlich erhöht, da die Source- und Drainleitungen auf spiegelbildlichen Zellen aufgeteilt werden können. In der dargestellten Matrix sind eine Zelle 201, deren sie umgebende Nachbarn 202 und 204 sowie eine diagonal benachbarte Zelle 203 dargestellt. Zellen 205, 206, 207 und 208 sind in bezug auf die entsprechenden Zellen 201 bis 204 in spiegelbildlicher Lage angeschaltet. In der Zelle 201 kann geschrieben, gelöscht und gelesen werden, ohne daß die unmittelbar und diagonal benachbarten Zellen 202, 203 und 204 oder die spiegelbildliche Zelle 205 in der Matrix gestört werden.

Typische Betriebsspannungen für die Matrix nach Fig. 5 für jedes der Elemente der Matrix zur Durchführung der beschriebenen Speicherfunktionen können folgende Werte besitzen:

Tabelle II

Im Zusammenhang mit dieser Tabelle ist es zweckmäßig, auf einige Bedingungen hinzuweisen. Beim Programmieren der bzw. beim Einschreiben in die Zelle 201 wird in eine Wortauswahl/Lösch-Gateleitung W1 ein Spannungsimpuls von +36 V eingespeist. Eine Wortleitung S1 liegt auf 26 V, um die Vorspannelektrode 104 zusätzlich vorzuspannen, welche damit das Floating-Gate über den Kondensator C_s positiv vorspannt, um einen Elektronenfluß zum Floating-Gate 201 von einer Programmierleitung P1 zu erzeugen. Die Wortauswahl/Löschleitung wird auf +26 V vorgespannt, um das Floating-Gate weiter hochzuziehen. Wäre dies nicht der Fall, so würde der Kondensator C_w als Last wirken und damit die Anhebung des Floating-Gates auf einen ausreichenden Pegel zur Ermöglichung des Programmierens verhindern. Da die Leitung S1 auf 26 V liegt, muß eine Drainleitung D1 auf 26 V liegen, um einen Stromfluß durch die Zonen 82, 80, 82 zu unterbinden, was sonst schwer möglich wäre und einen unerwünschten Leistungsverbrauch bedeuten würde. Um ein Programmieren in der Zelle 204 zu vermeiden, in der Leitungen W2 und P1 auf 0 V und die Leitung S1 auf +26 V liegen, wird das Kapazitätsverhältnis zwischen C_w, C_p und C_s so gewählt, daß das Potential des Floating-Gates nicht so groß ist, daß es ein Tunneln von Elektronen von der Leitung P1 zum Floating-Gate bewirken kann. Um die benachbarte Zelle 202 nicht zu programmieren, wird die Programmierleitung P2 gleichzeitig auf etwa +26 V gehalten, um zu vermeiden, daß Elektronen auf das Floating-Gate der nicht angewählten Zelle 202 gelangen. Die Source-Leitung S2 liegt auf +26 V, so daß eine Leitung D2 aus dem gleichen Grund, wie er oben für die Vorspannung der Leitung D1 angegeben wurde, auf +26 V liegen muß, wenn die Leitung S1 hoch liegt. Eine Leitung P2 liegt zweckmäßigerweise auf +26 V; zur Optimierung des Zellenbetriebes kann diese Leitung jedoch auch auf einer anderen Spannung liegen. Da die Programmierleitung P2 auch die Spannung von +26 V auf die Zelle 203 koppelt, könnte angenommen werden, daß Elektronen vom Floating-Gate der Zelle 203 zur Programmierauswahlleitung P2 fließen. Dies ist jedoch aufgrund der diodenähnlichen Charakteristik der oben genannten Riefen 34, welche eine Lade- und Entladestruktur für das Floating-Gate bilden, nicht der Fall. Aufgrund dieser Charakteristik ist eine Leitung nur in einer bevorzugten einzigen Richtung möglich, welche für die Bedingung in diesem Störungsbeispiel gegenseitig gerichtet ist. Daher wird der Speicherladungsinhalt der Zelle 203 nicht gestört. Unter "Störung" wird hier eine unerwünschte Änderung des Speicherladungsinhaltes einer nicht adressierten Zelle beim Lesen verstanden, wodurch das Floating-Gate einer derartigen Zelle unerwünscht programmiert oder gelöscht würde. Das exakte Kapazitätsverhältnis wird zur Optimierung des Zellenbetriebes ohne Störung der Bedingungen in der Matrix ausgenutzt.

Entsprechend kann die Zelle 201 ohne Störung benachbarter Zellen 202, 203 oder 204 gelöscht werden. In diesem Fall liegt das Wortauswahl/Lösch-Gate W1 auf +36 V und alle anderen Elektroden mit Ausnahme P2, S2 und D2 auf 0 V. Die Leitung P2 wird auf +26 V vorgespannt, um eine Störung der Zelle 202 zu verhindern, wobei das Potential zwischen P2 und W1 so klein gehalten wird, daß kein Tunneln auftritt. Da die Leitungen P2 und S2 hoch liegen (etwa jeweils auf +26 V), wird das Floating-Gate in der Zelle 203 negativ gegenüber P2 vorgespannt. Die Diodenwirkung der Riefen verhindert jedoch, daß Elektronen vom Floating-Gate zur Leitung P2 abfließen. Gleichzeitig ist das Kapazitätsverhältnis so gewählt, daß sicher keine Elektronen von der Wortauswahlleitung W2 in das Floating-Gate fließen. Dies erfolgt durch Steuerung der Spannung am Floating-Gate unter Ausnutzung der Kapazitätsverhältnisse. In der Zelle 204 treten keine Störungsprobleme auf. Durch Steuerung der absoluten Spannung des Floating-Gates über die Kapazitätsverhältnisse in der Zelle und durch Ausnutzung der Diodeneigenschaften der Riefen sowie der Vorspannungssteuerung der Vorspannungselektrode ist es daher möglich, eine dicht gepackte Zellenmatrix aufzubauen, welche ohne Störung arbeitet.

Im Lesebetrieb sind lediglich Potentiale von +5 V und 0 V vorhanden. Es können daher keine ins Gewicht fallenden Störungsprobleme auftreten, da die erzeugten elektrischen Felder zu klein sind. Ersichtlich kann durch einfache Symmetriebedingungen eine große Matrix von Speicherzellen ohne Störungsprobleme aufgebaut werden, wobei sich die erfindungsgemäße Anordnung zum Einbau in eine derartige große Matrix eignet.

Im Rahmen der Erfindung sind natürlich Abwandlungen von den vorstehend beschriebenen Ausführungsformen möglich.

In diesem Zusammenhang ist darauf hinzuweisen, daß die Anordnungen und Matrixkonfigurationen derartiger Anordnungen mit verschiedenen Technologien für integrierte Schaltkreise, wie beispielsweise CMOS-(einschließlich CMOS/SOS) und Bipolar-Technologien kompatibel sind. Die Anordnungen sind ebenfalls in integrierten Schaltkreisen verwendbar, in denen CMOS- und Bipolar-Schaltkreiselemente vorhanden sind. Es ist weiterhin darauf hinzuweisen, daß anstelle der speziellen Überlappung der tunnelnden Bereiche der Anordnungen in den dargestellten Ausführungsbeispielen auch Anordnungen verwendbar sind, in denen sich die tunnelnden Bereiche nicht überlappen. Dabei sind dann lateral benachbarte Flächen mit Riefen der Elektroden und des Floating-Gates vorgesehen, die lateral so ausreichend nahe benachbart sind, daß ein Tunnelstrom möglich ist. Darüber hinaus können die nicht flüchtigen, elektrisch umprogrammierbaren Anordnungen in integrierten Matrixkonfigurationen auch in elektrischer Verbindung mit flüchtigen Speicherelementen, wie beispielsweise RAM-Zellen verwendet werden, um nicht flüchtige Speicheranordnungen, wie beispielsweise nicht flüchtige RAM-Anordnungen zu realisieren.

Die Anordnung kann auch in einer großen integrierten Speichermatrix als Mittel zur Abschaltung oder Anschaltung von defekten oder redundanten Speicherelementen verwendet werden, um Fehlertoleranzen in der Speichermatrix zu gewährleisten. Defekte Speicherelemente oder Speicherschleifen in einer integrierten Schaltung, welche Speicheranordnungen oder Schleifen besitzt, die mittels Floating-Gates derartiger Anordnung zu- oder abschaltbar sind, können während des auf die Herstellung folgenden Testens in einfacher Weise abgeschaltet werden, um die Herstellungsausbeute zu erhöhen. Das Abschalten fehlerhafter Speicherelemente oder Schleifen und/oder die Hinzufügung von redundanten Speicherelementen oder Schleifen kann nachfolgend unter Steuerung durch die Anordnungen durchgeführt werden, um den Betrieb der Speicheranordnung zu verlängern. In entsprechender Weise können erfindungsgemäße Anordnungen auch in einem integrierten Mikrocomputer verwendet werden, um die logischen Elemente (einschließlich etwa der Register und Speicher) sowie der Busse des Mikrocomputers neu zu gestalten, um eine dynamisch zu gestaltende Mikrocomputer-Anordnung zu schaffen.

Hinsichtlich derartiger Systeme mit Möglichkeiten für Fehlertoleranzen und dynamische Umgestaltung ist darauf hinzuweisen, daß das Floating-Gate der nicht flüchtigen Anordnungen das Gate eines MOS-Schalttransistors bilden kann, der im leitenden oder gesperrten Zustand zur An- bzw. Abschaltung der gewünschten Elemente in der integrierten Schaltung benutzt werden kann.

Claims (6)

1. Nicht flüchtige, elektrisch umprogrammierbare Floating- Gate-Speicheranordnung mit
einem Halbleitersubstrat (11),
einem Floating-Gate-Leiter (102),
einer den Floating-Gate-Leiter (102) dielektrisch isolierenden Isolation (112, 114),
einem MOS-Lesetransistor (108) zur Auslesung der elektrischen Ladung auf dem Floating-Gate-Leiter (102), einer ersten Elektrodenanordnung (101) zwischen dem Substrat (11) und dem Floating-Gate-Leiter (102), an der Mittel (34) zur Unterstützung des Tunnelns von Ladung von dieser Elektrodenanordnung (101) zum Floating-Gate- Leiter (102) vorgesehen sind, einer zweiten über dem Floating-Gate-Leiter (102) liegenden Elektrodenanordnung (103), wobei der Floating-Gate-Leiter (102) zur Überführung von Elektronen von ihm zwischen dem Substrat (11) und der zweiten Elektrodenanordnung (103) liegt und wobei Mittel (34) zur Unterstützung des Tunnelns von Ladung vom Floating-Gate-Leiter (102) über die dielektrische Isolation (112, 114) auf die zweite Elektrodenanordnung (103) vorgesehen sind,
Mitteln zur kapazitiven Vorspannung des Floating-Gate- Leiters (102) in Form einer Vorspannelektrode (104) im Substrat (11), die unter wenigstens einem Teil des Floating-Gate-Leiters (102) liegt,
und einer Isolation (112, 114) zur dielektrischen Isolation der ersten und zweiten Elektrodenanordnung (101, 103) vom Substrat (11) und voneinander, dadurch gekennzeichnet, daß der Source- oder Drainanschluß (18 bzw. 16) des Lesetransistors (108) eine Bit-Leitung einer Matrix von Floating- Gate-Speicheranordnungen bildet, daß die Vorspannelektrode (104) elektrisch als kontinuierliche diffundierte oder implantierte Zone mit dem Source (120) oder dem Drain (122) im Substrat (11) ausgebildet ist und daß der Kanal des Lesetransistors (108) einen ersten Bereich (80), dessen Leitfähigkeit durch die elektrische Ladung des Floating-Gate-Leiters (102) moduliert wird, und wenigstens einen zweiten Bereich in Serie zum ersten Bereich (80) sowie einen zum Source (120) und zum Drain (122) des Lesetransistors (108) liegenden Bereich (82) aufweist, dessen Leitfähigkeit durch das auf der zweiten Elektrodenanordnung (103) befindlichen Potential moduliert wird.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Floating-Gate-Leiter (102) und die zweite Elektrodenanordnung (103) an einer Stelle des Substrats (11), an der die Bereiche (80, 82) ausgebildet sind, näher am Substrat (11) als an anderen Stellen angeordnet sind.

3. Speicheranordnung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Vorspannelektrode (104) unter wenigstens einem Teil der ersten und zweiten Elektrodenanordnung (101, 103) liegt.

4. Integrierte Speichermatrix mit einer Vielzahl von jeweils eine Schaltkreiskomponente (10, 12) bildenden im wesentlichen gleichen Speicheranordnungen nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Elektrodenanordnung (103) zur Bildung von X-Wortauswahl/ Löschleitungen in der Matrix in vorgegebenen X-Spaltenrichtungen zu benachbarten Speicherkomponenten (10, 12) verläuft, daß Metalleiter (17) benachbarte Lesetransistoren (108) in der Matrix verbinden, wodurch Y-Lese-Leitungen zur Auslesung des vorhandenen Zustandes des Floating- Gate-Leiters (102) in einer vorgegebenen Speicherkomponente (10, 12) gebildet werden, daß die erste Elektrodenanordnung (101) zur Bildung von Y-Programmier- Bit-Leitungen in der Matrix zu benachbarten Speicherkomponenten (10, 12) verläuft, daß die Vorspannelektrode (104) zur gemeinsamen Vorspannung benachbarter Speicherkomponenten (10, 12) in einer vorgegebenen Y-Zeilenrichtung zu benachbarten Speicherkomponenten (10, 12) verläuft, daß der Kanal des jeweiligen Lesetransistors (108) wenigstens den ersten Bereich (80) aufweist, daß das als leitenden Zone im Substrat (11) ausgebildete Source (120) oder Drain (122) des jeweiligen Lesetransistors (108) an die Y-Lese-Leitungen angekoppelt ist und daß jedes Source (120) in einer gegebenen Y-Zeile und die zugeordnete Vorspannelektrode (104) als kontinuierliche diffundierte oder implantierte Zone im Substrat (11) ausgebildet sind.

5. Integrierte Speichermatrix nach Anspruch 4, dadurch gekennzeichnet, daß der Kanal des jeweiligen Lesetransistors (108) einen zweiten in Serie zum ersten Bereich (80) sowie zum Source (120) und Drain (122) des Lesetransistors (108) liegenden Bereich (82) aufweist, dessen Leitfähigkeit durch die auf der zweiten Elektrodenanordnung (103) befindliche Ladung moduliert wird.

6. Integrierte Speichermatrix nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste und zweite Elektrodenanordnung (101, 103) sowie die im Substrat (11) liegende Vorspannelektrode (104) kapazitiv an den Floating-Gate-Leiter (102) angekoppelt sind, wobei die kapazitiven Kopplungen so gewählt sind, daß die Vorspannelektrode (104) ein erstes und zweites Potential an den Floating-Gate-Leiter (102) koppelt, wodurch Elektronen von der ersten Elektrodenanordnung (101) auf den Floating- Gate-Leiter (102) tunneln, wenn das erste Potential an die Vorspannelektrode (104) gelegt wird, und Elektronen vom Floating-Gate-Leiter (102) auf die zweite Elektrodenanordnung (103) tunneln, wenn das zweite Potential an die Vorspannelektrode (102) gelegt wird.