JPS5846064B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ランダム・アクセス・メモリに用いるのが好
適な記憶素子を有する半導体装置に関するものであり、
この半導体装置は、主に１導電形の表面隣接表面領域と
電界効果トランジスタ（以後第１電界効果トランジスタ
と称する）とを有する半導体本体を具え、前記第１電界
効果トランジスタは１導電形の２個の主電極領域と表面
に配置したゲート領域とを有し、前記２個の主電極領域
間に１導電形のチャネル領域を有し、前記ゲート領域に
よって、少なくとも前記チャネル領域内に延在する空乏
領域を半導体本体内に生起させることができ、この空乏
領域は情報を電荷の形で記憶することのできる電荷蓄積
領域を形成し、前記主電極領域間のチャネル領域の導電
率を決定することにより情報を読取ることができる。

本発明は、特に、ランダム・アクセス・メモリを具える
半導体装置に関するものであり、このランダム・アクセ
ス・メモリは、ワードラインおよびビットラインの導体
システムを表面に設けた半導体本体を有し、前記ワード
ラインおよびビットラインをその交差領域で、主に１導
電形の半導体本体の下側表面領域に設けた記憶素子に電
気的に結合し、前記半導体本体はそれぞれ電界効果トラ
ンジスタ（以後第１電界効果トランジスタと称する）を
有し、この第１電界効果トランジスタは１導電形の２個
の主電極領域と１導電形の中間配置チャネル領域と表面
付近に設けたゲート領域とを有し、このゲート領域によ
って、チャネル領域内に延在する空乏領域を半導体本体
内に形成することができ、この空乏領域は非破壊的に読
取ることのできる情報を電荷の形で記憶することのでき
る電荷蓄積領域を形成し、前記ビットラインを第１電界
効果トランジスタの第１主電極領域に結合し、前記ワー
ドラインを第１電界効果トランジスタのゲート領域に結
合している。

通常、文献ではＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍ−ｏｒｉｅｓの頭文字をとったもの）と略記され
、情報を電荷の個別パケット（Ｐａｃｋｅｔｓ ）の形
で記憶するランダム・アクセスを有するメモリは公知で
ある。

通常、情報は半導体本体の領域内に記憶される。

この領域は、この領域になんらかの方法で接続されたス
イッチング部材たとえば電界効果トランジスタを経てア
ドレスすることができる。

ＲＡＭ内の素子の数が非常に大きくなるので、各素子を
できるだけ小さくすることが必要である。

したがって、１素子あたり１個のトランジスタを用いる
のが好適である。

公知例では、このような素子は、絶縁ゲート電界効果ト
ランジスタ、および主電極領域の１つに接続されたコン
デンサによって形成される。

情報は電荷の形でコンデンサに蓄積される。

この電荷は、トランジスタを開くことにより、他の主電
極領域およびこれに接続された読取り手段に転送するこ
とができる。

素子を読取るためには、特に、非常に大きな漂遊容量の
結果、出力信号は一般に非常に弱くなるので、高感度の
増幅器が必要になる。

ワードライン構成メモリに対し、このことは１本のビッ
トラインあたり個々の増幅器が必要であることを意味し
ている。

さらに、読取りは破壊的に行なわれるので、各読取りサ
イクルの後に、情報を再び書込まなければならない。

情報の再書込みは、前記増幅器によって行なうことがで
きる。

同様に、漏れ電流の結果徐々に消失する情報を周期的に
回復させることができる。

電界効果トランジスタのゲート領域内あるいは近辺の空
乏領域に情報が蓄積され、したがってチャネル領域のコ
ンダクタンスを制御する前述した種類の半導体装置は、
非破壊的読取りの可能性によって特に上述した装置とは
異なっている。

この結果、読取りの際に大きな（電荷）増幅が得られる
ので、ビットラインでの増幅は一般に不必要である。

さらに、それぞれの読取りサイクルの後に再び書込みを
行なうことなく、記憶情報を連続して数回読取ることが
できる。

この種の記憶装置では、電界効果トランジスタを、たと
えば、いわゆる接合形電界効果トランジスタすなわちＪ
ＦＥＴによって形成することができる。

ＪＦＥＴでは、チャネル領域の導電率を制御するゲート
領域が、整流接合たとえばｐｎ接合によってチャネル領
域から分離されている。

この種の素子より構成されたメモリは、”ＩＥＥＥ Ｊ
ｏｕｒ−ｎａｌ ｏｆ ５ｏｌｉｄ Ｓ ｔａｔｅ Ｃ
１ｒｃｕｉｔｓ”１９７６年８月。

５Ｃ１１巻、／１６．４．ページ５１９１５２８の’Ｍ
ｕｌ−ｔｉｌｖｅｌ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ Ｕｓｉｎｇ ０ｎｅＴｒａｎｓｉｓｔｏ
ｒ Ｐｅｒ Ｇｅ１１”（Ｒａｙｍｏｎｄ Ａ、 Ｈ
ｅａｌｄおよびｌ） ａｖｉｄ Ａ−共著）に記載され
ている。

情報は、逆バイアスされる電気的に浮動するゲート領域
上に記憶される。

ゲート領域内およびチャネル領域内に延在し、大きさが
ゲート領域の電荷状態によって決定される空乏領域は、
チャネル領域の抵抗を決定する。

この電荷状態は、チャネル領域の抵抗を測定することに
よって読取ることができる。

接合形電界効果トランジスタの代りに、テープ・ディプ
レッション電界効果トランジスタをこの目的に用いるこ
ともできる。

このトランジスタでは、ゲート領域は、ｐｎ接合ではな
く絶縁層によってチャネル領域から分離され、絶縁層上
に設けられた導体によって形成される。

このゲート領域によって、空乏領域が下側チャネル領域
内に生起される。

電荷情報は、電荷結合装置におけると同様に空乏領域に
蓄積することができ、空乏領域の大きさを決定すること
ができ、接合形電界効果トランジスタに対し上述したと
同様に、電気効果トランジスタのチャネル領域の導電率
を制御することができる。

上述したように、本発明が関係する種類の記憶装置では
、読取りの非破壊的特性のために、各読取り動作の後に
情報を再び書込むことは必要でない。

情報が保持される期間は、漏れ電流により決定される。

電荷蓄積領域の漏れ電流の値は、半導体本体内あるいは
電荷蓄積領域を形成する少なくとも空乏領域内での発生
中心（ｇｅｎｅｒａｔｉｏｎ ｃｅｎ−ｔ ｒｅｓ ）
の濃度によって決定される。

一般に、漏れ電流を小さく保持して、漏れにより情報が
消失する時間隔を、多くの使用が情報を中間で回復させ
る必要がない程に大きくすることができる。

前記刊行物に記載されているように、トランジスタのゲ
ート領域を形成する区域が半導体本体内に完全に埋込ま
れるときに、小さな漏れ電流を特に得ることができる。

その理由は、多くの場合、半導体本体のバルク内の発生
中心の濃度が、表面中心の濃度よりも非常に小さく、あ
るいは少なくとも十分小さいからである。

しかし、非常に多く使用する場合には、漏れ電流によっ
て許容される期間よりも長い期間にわたり記憶情報を保
持することが必要となる。

本発明の目的の１つは、電荷の形での情報を非破壊的に
１回あるいは数回読取ることができ、記憶素子自体に設
けた手段により簡単な方法で少なくとも１回あるいは必
要な場合には周期的に回復させることのできる記憶素子
を提供することにある。

本発明の他の目的は、電荷の個別パケットの形での情報
を、個々の記憶素子に記憶することができ、非破壊的に
読取ることができ、少なくとも記憶素子自体の中に設け
られしたがって周辺素子構造内には設けられていない手
段によって、１回あるいは数回、回復することのできる
ランダム・アクセス・メモリを提供することにある。

本発明は、本発明の関係する種類の記憶素子を用いる場
合に、スイッチを制御するのに十分大きな振幅を有する
出力信号を、記憶情報とは無関係に素子レベルで得るこ
とができ、情報を書込むために前記スイッチを経て記憶
素子内で電荷を供給あるいは消失させることができ、絶
縁ゲート電界効果トランジスタの形で構成したスイッチ
を非常にコンパクトにどの記憶素子にも集積することが
できるという事実についてなしたものである。

本発明半導体装置は、各記憶素子が、第１電界効果トラ
ンジスタに対して相補形の絶縁ゲート電界効果トランジ
スタ（以後第２電界効果トランジスタと称する）を具え
、この第２電界効果トランジスタは２個の主電極領域を
有し、これら主電極領域の一方を前記電荷蓄積領域を形
成する半導体本体の一部により形成し、他方の主電極領
域を前記電荷蓄積領域の近辺に設けた第２表面領域によ
り形成し、さらに前記第２電界効果トランジスタは、半
導体本体の表面から絶壊され第１電界効果トランジスタ
の主電極領域の１つに電気的に結合したゲート電極を少
なくとも具えることを特徴とするものである。

装置の動作が一層詳細に記載されている図面から明らか
にされるように、記憶情報を、空乏領域すなわち電荷蓄
積領域をリセットすることにより回復させることができ
る。

すなわち、電荷蓄積領域を、少なくとも信号電荷キャリ
ヤの無い場合に比較的大きな空乏領域が形成されるよう
な状態にする。

第２電界効果トランザスタの絶縁ゲート電極の電位によ
り表わされ、第２電界効果トランジスタが導通あるいは
非導通状態にあるかを決定する読取り情報に基づいて、
−電荷キャリヤは、第２電界効果トランジスタを経て電
荷蓄積領域内に流れるか、あるいは流れない。

この動作は、任意回数およびこの目的に適したいかなる
瞬時においても行なうことができるので、非常に長い記
憶時間が可能となる。

本発明装置における漏れ電流は、記憶時間の長さに関し
てはもはや制限された要因を構成しないので、蓄積領域
に対し埋込み区域の代りに表面区域を用いて、長い記憶
時間を得ることができる。

このことは、装置の製造をかなり簡単にできることを意
味している。

一般的には、回復動作は各読取りサイクルの後に行なう
ことができる。

たとえば速度に関連して、一定数の読取り動作の後にそ
の都度回復動作を繰り返すことが多くの場合に必要とな
る。

そのコンパクトな構造のために、非常に多数のメモリを
モノリシックに集積するのに特に適した利点を示す本発
明半導体装置の一実施例においては、第１電界効果トラ
ンジスタの主電極領域を共に１導電形の表面隣接区域に
より形成し、第２電界効果トランジスタの前記他方の主
電極領域を形成する第２表面領域を、表面上で見て、第
１電界効果トランジスタの前記２個の主電極領域間に設
けるのが好適である。

第２電界効果トランジスタの第２主電極領域は、空乏領
域で形成することができる。

この空乏領域は、１導電形の表面領域内に生起され、少
数電荷キャリヤ、すなわち反対導通形の特性の電荷キャ
リヤで少なくとも部分的に満たすことができる。

前記第２主電極領域は、第２電界効果トランジスタの電
流トラックに低直列抵抗が得られるように、第２導電形
の表面区域により形成するのが好適である。

この表面区域は、第１電界効果トランジスタのチャネル
領域内に好適に設けることができ、第１電界効果トラン
ジスタの第２ゲート領域を形成する。

この第２ゲート領域によって、第１電界効果トランジス
タを、任意に、および次のような場合に閉じることがで
きる。

すなわち、電荷蓄積領域を形成する空乏領域内の情報表
示電荷が、前記空乏領域によってトランジスタが閉じな
いあるいは阻止されないような値を有する場合である。

多数の記憶素子を有するメモリの場合には、各記憶素子
の第２電界効果トランジスタの前記第２主電極領域を、
読取りの際の選択に好適に用いることができる。

本発明半導体装置のさらに他の重要な実施例では、前記
電荷蓄積領域を形成する半導体本体部分の表面に、阻止
層によって前記半導体部分から分離した導電領域の形で
容量的接続部を設けるのが好適である。

この容量的接続部によって、重要な動作たとえば消去、
リセット、選択を行なうことができる。

この容量的接続部には、たとえば、蓄積領域上に設けら
れ、中間絶縁層によって蓄積領域より分離された金属あ
るいはドープされた堆積多結晶シリコンの導電層を簡単
に用いることができる。

第１電界効果トランジスタは、電気的に浮動するゲート
領域を有する接合形電界効果トランジスタによって形成
することができる。

前記浮動ゲート領域は、前記電荷蓄積領域を形成し、整
流接合によってチャネル領域から分離されている。

ゲート領域は、１導電形の表面領域に設けられチャネル
領域とｐｎ接合を形成する第２導電形の表面区域により
形成することができる。

好適には、容量的接続部が得られるように、第１導電形
の区域をゲート領域内に設けることができる。

しかし、ゲート領域を絶縁層により覆うのが好適である
。

この絶縁層上には、誘電体としての絶縁層によってゲー
ト領域に容量的に結合される導電層が堆積されている。

他の実施例では、第１電界効果トランジスタを、誘電体
としての絶縁層によってチャネル領域から絶縁される導
電層の形でゲート領域を有する空乏形の電界効果トラン
ジスタにより形成する。

他の実施例では、第１電界効果トランジスタを、中間絶
縁層によりチャネル領域から絶縁した導電層の形でゲー
ト領域を有する空乏形の電界効果トランジスタとする。

前記絶縁ゲート領域によって、空乏領域は、下側チャネ
ル領域内に生起させることができ、表面からチャネル領
域内に延在し、情報を少数電荷キャリヤの形で記憶する
ことのできる前記電荷蓄積領域を形成する。

ゲート領域自体にではなく、ゲート領域から電気的に絶
縁した半導体本体の一部に情報が記憶されるこの実施例
では、ゲート領域に直接にオーミック接触部を設けるこ
とができる。

本発明は、次のようなランダム・アクセス・メモリに対
し特に重要である。

このランダム・アクセス・メモリは、ワードラインおよ
びビットラインの導体システムを表面に設けた半導体本
体を有し、前記ワードラインおよびビットラインをその
交差領域で、主に１導電形の半導体本体の下側表面領域
に設けた記憶素子に電気的に結合し、前記半導体本体は
それぞれ電界効果トランジスタ（以後第１電荷効果トラ
ンジスタと称する）を有し、この第１電界効果トランジ
スタは１導電形の２個の主電極領域と１導電形の中間配
置チャネル領域と表面付近に設けたゲート領域とを有し
、このゲート領域によって、チャネル領域内に延在する
空乏領域を半導体本体内に形成することができ、この空
乏領域は非破壊的に読取ることのできる情報を電荷の形
で記憶することのできる電荷蓄積領域を形成し、前記ビ
ットラインを第１電界効果トランジスタの第１主電極領
域に結合し、前記ワードラインを第１電界効果トランジ
スタのゲート領域に結合している。

本発明によれば、このような装置は、各記憶素子は第１
電界効果トランジスタに対して相補形の第２電界効果ト
ランジスタを具え、この第２絶縁ゲート電界効果トラン
ジスタは２個の主電極領域を有し、これら主電極領域の
一方を動作の間に前記電荷蓄積領域を形成する半導体本
体部分により形成し、他方の主電極領域を隣接第２領域
により形成し、前記第２電界効果トランジスタは関連す
るビットラインに接続した絶縁ゲート電極をそれぞれ具
えることが好適である。

特にコンパクトな構造を示す実施例では、各記憶素子に
おける第２電界効果トランジスタの他の主電極領域を形
成する第２表面領域を第２導電形の表面区域によって形
成し、第２表面領域を、表面上で見て、第１電界効果ト
ランジスタの主電極領域間に設けることが好適である。

他の好適な実施例では、第１電界効果トランジスタの主
電流方向に平行な側部上の記憶素子を、１導電形の半導
体の厚さの少なくとも一部にわたつて表面から延在する
誘電体領域により取り囲むことが好適である。

誘電体領域は、たとえば酸化シリコンによって形成する
。

酸化シリコンは、シリコン半導体本体を用いる場合には
、半導体本体を局部的に酸化することによって簡単に得
られる。

このような誘電体絶縁を用いることによって、図面に関
する説明より明らかとなるように、非常に多数のメモリ
をモノリシックに集積するのに特に適する電界効果トラ
ンジスタ構造を製造することができる。

好適な実施例では、前記ワードラインは多数の導電路を
具え、これら導電路のそれぞれは、動作の間に同一ワー
ドラインに共通に電気的に結合した記憶素子の電荷蓄積
領域を形成する半導体本体部分の容量的接続を形成する
。

他の好適な実施例では、同一ワードに関係する記憶素子
の第２電界効果トランジスタの前記性の主電極領域にそ
れぞれ接続したワードラインの第２システムを具え、前
記性の主電極領域のそれぞれを、関連する第１電界効果
トランジスタのチャネル領域内に設けた第２導電形の表
面区域により形成する。

この実施例では、各第１電界効果トランジスタは、２個
のゲート領域を有する４極構造を形成する。

ゲート領域の一方は情報蓄積領域として用いることがで
き、他方は（これはまた第２電界効果トランジスタの第
２主電極領域を形成する）選択のために用いることがで
きる。

利用できるスペースとの関連で、ワードラインが素子の
最長軸に対し横方向に延在するように素子を配列する。

好適な実施例では、表面上で見てビットラインにほぼ平
行に延在し、１導電形の表面領域内に細条状島を定める
細条によって誘電体領域を形成し、前記細条状島が、前
記各第１電界効果トランジスタの電流の主方向がビット
ラインの延在する方向にほぼ平行となるように位置合わ
せされる、ビットラインに関連した記憶素子を具えてい
る。

他の実施例では、同一ワードに関係する記憶素子の第２
電界効果トランジスタの前記性の主電極領域にそれぞれ
接続したワードラインの第２システムを具え、前記性の
主電極領域のそれぞれを、関連する第１電界効果トラン
ジスタのチャネル領域内に設けた第２導電形の表面区域
によって形成する。

前述した半導体装置は、記憶素子あるいは各記憶素子を
消去し、書込み、読取るための回路手段を設けることが
できる。

この回路手段では、消去によって記憶素子あるいは各記
憶素子の第１電界効果トランジスタのゲート領域を、第
１電界効果トランジスタのチャネル領域内に延在し情報
表示電荷を蓄積する電荷蓄積領域を形成する空乏領域が
半導体本体内に形成される電位にし、書込みの際には、
第１電界効果トランジスタの主電極領域の１つに電気的
に結合した第２電界効果トランジスタの絶縁ゲート電極
に入力信号を供給し、第２電界効果トランジスタを経て
、入力信号により決定される電荷量を、第１電界効果ト
ランジスタのチャネル領域に形成される空乏領域の大き
さを決定する前記電荷蓄積領域に導入することができ、
読取りの際には、電荷蓄積領域の一定電荷状態で、前記
絶縁ゲート電極電位が、前記入力信号に相当する値をと
り、消去−書込みサイクルを周期的に繰り返すことによ
って、電荷蓄積領域の電荷状態を周期的に回復できるよ
うな電圧を、第１電界効果トランジスタの主電極領域に
少なくとも周期的に供給する。

好適な実施例では、入力信号は２つの値をとることがで
き、これら値の一方は、第２電界効果トランジスタの制
限電圧よりも大きく、他方の値はこの制限電圧よりも小
さい。

さらに他の好適な実施例では、情報が電荷蓄積領域に書
込まれた後に第１電界効果トランジスタを阻止し、前記
情報が読取られるときに第１電界効果トランジスタを阻
止しないようにするための手段を設ける。

動作中に供給されるクロックパルスの電圧レベルの数が
制限されない利点をさらに有する好適な実施例では、第
２電界効果トランジスタの前記第２主電極領域を形成し
、記憶素子あるいは各記憶素子の第１電界効果トランジ
スタのチャネル領域内に設けた第２導電形の表面区域を
、第１電界効果トランジスタの書込み情報とは無関係に
阻ＩＥすることのできる前記手段に関連させ、第１電界
効果トランジスタの前記表面区域とチャネル領域との間
のｐｎ接合を逆バイアスすることができるようにして電
圧源に接続する。

以下、本発明を図面に基づいて説明するっ図は線図的な
ものであり寸法通りではないことに注意すべきである。

さらに、第１図および第９図に示す平面図では、半導体
本体内の区域および領域、および半導体本体上に設けた
導体トラックのみを示す。

半導体本体の表面を覆う誘電体層は、図の複雑性を避け
るため図示しない。

第１図〜第４図は、一例として半導体ランダム・アクセ
ス・メモリの一部のそれぞれ平面図および多数の断面図
を示す。

このランダム・アクセス・メモリは、共通半導体本体１
内に設けられ、モノリシック集積回路を形成する多数の
記憶素子を具えている。

半導体本体１にはシリコンを選ぶのが好適である。

その理由は、集積シリコン回路を製造する技術が最良の
工程を与えるからである。

半導体本体１は、表面２に隣接する１導電形たとえばｎ
形シリコンの比較的薄い半導体層６を具えている。

この半導体層６はその下側で層６と支持部材１６との間
の阻止接合１５によって区切られる。

支持部材１６は、Ｐ形シリコンによって形成するのが好
適であるが、他の半導体材料あるいは絶縁材料たとえば
酸化アルミニウムで形成することもできる。

表面２では、シリコン本体１に、第１図および第２図に
おいて左から右に延在する導体トラック３により形成し
たワードライン、およびワードライン３を横切る方向に
延在するビット／センス・ライン４を設ける。

ビットライン４は、区別のために番号４ａおよび４ｂで
与えられる２本の導体トラックをそれぞれ具えている。

導体トラック４ａおよび４ｂを、図に示す記憶装置部分
の外側で相互接続することができる。

これを第２図に接続５によって略図的に示す。

特定の実施例では、ワードライン３をアルミニウム細条
で形成し、ビットライン４を半導体材料、たとえばかな
り小さい抵抗率を得るために不純物によりドープした多
結晶シリコンで少なくとも部分的に形成することができ
る。

ワードラインおよびビットラインは、中間誘電体層２１
によって互いに絶縁する。

交差領域において、ワードライン３およびビットライン
４を、主に１導電形の下側表面領域６に（少なくとも大
部分に）設けた記憶素子に結合する。

本実施例では、前記１導電形にｎ導電形を選ぶが、表面
領域６をｐ形半導体材料で形成できることは明らかであ
る。

半導体本体１内にある他の区域および領域の導電形、お
よび動作中に供給すべき電圧の極性は反転することがで
きる。

第１図に示す記憶装置の一部は、６個の記憶素子を具え
ている。

これら記憶素子はＣ１〜Ｃ６で連続的に示され、第１図
に示す部分をその４つの側にさらに拡張することによっ
て得ることのできる行および列のシステム内に配置され
ている。

記憶素子すなわちＣ１〜Ｃ６のそれぞれは、ソース領域
およびドレイン領域を形成することのできる２個のｎ形
主電極領域７，８を有する第１電界効果トランジスタを
具えている。

第１図および第２図に示すように、領域８は前記電界効
果トランジスタの共通ソースあるいはドレイン領域を形
成する。

電界効果トランジスタは、さらに表面隣接区域９の形で
のゲート領域をそれぞれ具えている。

第１図では、ｐ影領域を明瞭にするために斜線を施しで
ある。

本実施例の電界効果トランジスタ？、８．９は、接合形
電界効果トランジスタによって形成する。

このトランジスタのゲート電極は、整流接合によって、
主電極領域７，８間のチャネル領域１０から分離される
。

メモリ内の接合形電界効果トランジスタの動作は、前述
の刊行物に特に記載されており、基本的には次のことに
基づいている。

すなわち、電気的に浮動するｐ形ゲート領域９によって
、空乏領域を半導体本体１内に形成することができ、こ
の空乏領域は、ゲート領域９内を部分的に、およびチャ
ネル領域１０内を部分的に延在し、チャネル領域の導電
率すなわちコンダクタンスを制御する。

前記空乏領域は、ゲート領域内に負電荷を蓄積させるこ
とによって得ることができる。

ゲート領域は、電気接続部（これを経て前記負電荷は中
和される）を有さないので、漏れ電流によってのみ主に
決定される一定期間の間、空乏領域を保持することがで
きる。

続いて、空乏領域に正電荷を供給することによって、空
乏領域の大きさ、したがってチャネル領域の抵抗を変化
させることができる。

２通信号の書込みは次のように行なわれる。

チャネル１０内に空乏領域が形成されるような負電位を
ゲート領域９に供給することにより、まず最初に記憶場
所を消去する。

その結果、少なくとも一定の状況では、トランジスタ８
，９は非導通である。

この状況では、ゲート領域の電荷状態はＯたとえば論理
１１０９１に等しいとすることができる。

次に、所望の記憶場所に、この領域に形成された空乏領
域に一定量の正電荷を形成することによって、論理ｅ＋
１ ｕを書込むことができる。

その結果、前記状況では、関連するトランジスタが導通
状態となる。

メモリに書込まれた情報は、主電極領域７，８間のチャ
ネル１０のコンダクタンス（すなわち抵抗）を決定する
ことにより、非破壊的に簡単に読取ることができる。

出力信号は、ビットライン４から取り出すことができる
。

情報。を非破壊的に読取ることができるので、非常に大
きな電荷増幅を得ることができる。

さらに、その都度再び書込むことなく、情報を何回でも
読取ることができる。

本実施例の半導体装置においては、公知の装置では漏れ
電流の結果、時間中に消失する記憶情報を、外部増幅器
を用いることなく、すなわち、たとえば周辺電子構造内
で記憶素子の外側に増幅器を設けて、非常にコンパクト
な構造を保持しつつ、記憶素子レベルに回復することが
できる。

このためには、各素子Ｃ１〜Ｃ６は、トランジスタ７．
８゜９に対し相補形の、本実施例ではｐ形チャネルを有
する第２絶縁ゲート電界効果トランジスタを有する。

この第２トランジスタは、２個の主電極領域を具え、そ
のうちの１個を、動作中に前記電荷蓄積領域を形成する
半導体本体１の一部により形成する。

第１電界効果トランジスタが接合形電界効果トランジス
タより成る本例においては、第２トランジスタの前記一
方の主電極領域を、トランジスタ？、８，９のｐ形ゲー
ト領域９と同一にすることができる。

他方の主電極は、隣接第２表面領域１１によって形成す
る。

動作中に区域９にホールを特に供給することのできる前
記領域を、必要ならば、ｎ影領域６内に生じ表面２に隣
接するｐ形反転層により形成することができる。

この場合、前記領域はｐ形ドープ表面区域１１より成る
。

第１図では、前記区域１１の２つに斜線を施こす。

これらの左側のものは、列Ｃ１，Ｃ２，Ｃ３の素子に共
通であり、右側のものは列Ｃ４，Ｃ５，Ｃ６の素子に共
通である。

前記第２電界効果トランジスタは、ビットラインしたが
って対応する記憶素子Ｃ１〜Ｃ６に関係する主電極領域
７に結合される絶縁ゲート電極を少なくとも具えている
。

その結果、第２トランジスタは、領域９に蓄積された電
荷にしたがって開きあるいは閉じることができる。

前記ゲート電極は、導体トラック４ｂにより形成する。

この導体トラツクは、薄い酸化物層１３によって、第２
電界効果トランジスタの下側チャネル領域１２から分離
され、導体トラック４ａを経て、接合線電界効果トラン
ジスタ７．８．９の主電極領域７に導電的に接続される
。

第１図に示す２本の導体トラック４ｂは、Ｃ１，Ｃ２，
Ｃ３に関係する記憶素子の列のための共通絶縁ゲート電
極と、列Ｃ，、Ｃ５，Ｃ６に関係する第２電界効果トラ
ンジスタのための共通ゲート電極をそれぞれ形成する。

第１図および第２図に示すように、第２電界効果トラン
ジスタのチャネル領域１２の一部の上にのみ、すなわち
ｐ形区域に隣接する部分の上にのみ、ゲート電極４ｂを
設ける。

ｐ形区域９に隣接するチャネル領域１２の残りの部分の
導電率を、ワードライン１３によって匍脚することがで
きる。

このワードラインはまた、比較的薄い絶縁層１３によっ
てチャネル領域１２から分離されている。

前記第２電界効果トランジスタの絶縁ゲート電極として
のワードライン３の機能は、半導体装置の動作の説明の
中で明らかにする。

主電極領域９゜１１および絶縁ゲート電極４ｂ、３を有
する第２電界効果トランジスタは、以後、トランジスタ
９゜１１．４ｂ、３と記載する。

接合線電界効果トランジスタ７．８．９の主電極領域７
および８は、半導体本体１の表面２に隣接する。

電界効果トランジスタ９．ＩＬ４ｂ。３の第２主電極領
域を形成するｐ形表面区域１１は、表面２において見た
ときに、接合線電界効果トランジスタ７．８．９の主電
極領域７と８との間に設ける。

□したがって、トランジスタ９゜ＩＬ４ｂ、３は、関連
する接合線電界効果トランジスタ７．８．９内にほぼ完
全に集積される。

その結果、半導体本体１内に比較的小さなスペースを必
要とする。

接合線電界効果トランジスタ７．８．９の主電極領域７
と８との間の電流の主方向に平行な側部に、表面２から
半導体本体１内の表面領域６の厚さを経て延在する誘電
体領域１４によって、記憶素子Ｃ１〜Ｃ６を半導体本体
内に区切る。

誘電体領域１４を用いることは、共通のコンパクトな集
積回路内の多数の接合線電界効果トランジスタの構成を
かなり簡単にする。

従来の集積回路では、このような接合形電界効果トラン
ジスタ領域は、通常、トランジスタの主電極領域の１つ
を取り囲む閉じた例えば環状の構造を示す。

接合線電界効果トランジスタの誘電体境界の結果、ゲー
ト領域９を第１図に示すように矩形状区域に簡単に構成
することができる。

この矩形状区域の両側には、主電極領域７および８を設
ける。

ゲート領域９は、領域１４に直接隣接することができる
。

領域１４は、半導体本体を局部的に酸化することによっ
て得られる酸化シリコンにより形成する。

本実施例では、酸化シリコン層１４は層６の厚さにわた
り延在する。

しかし他の実施例では、酸化シリコン層１４を、ｎ形層
６の厚さの一部にわたってのみ延在させ、およびｎ形半
導体層６の厚さの残りの部分を隣接ｐ影領域によって置
き換えることができる。

このようなｐ影領域がｐ形ゲート領域９とで短絡回路を
形成することはもちろん避けることができる。

第１図の平面図では、半導体本体１内に沈む酸化物１４
の境界を鎖線で示す。

第１図にさらに示すように、列に関係する素子Ｃ１〜Ｃ
３は、図の右側半分に示される列に関係する素子Ｃ４〜
Ｃ６に対し鏡対称に、図の左側半分に示されている。

鏡対称の結果、両方の列に対し共通の主電極領域を形成
し、構造寸法を減少させることができる。

装置の動作を説明のために、第８図は、動作中に記憶素
子の種々の部分に接続される電圧源を有する。

第２図に示す素子の断面図である。たとえばトランジス
タの限界電圧およびピンチオフ電圧は、パラメータ特に
絶縁層およびチャネル領域の厚さ、および種々の半導体
領域のドーピング濃度に依存することに注意すべきであ
る。

装置の特定の実施例にのみ実際に適用される限界電圧お
よびピンチオフ電圧に対する値は、以後、装置の動作を
説明するためにのみ用いる。

電圧値を言う場合には サブストレート１６の電位を基
準電圧として用いる。

したがって、第８図に示す回路では簡単にするために、
サブストレート１６をアースに接続する。

ＪＦＥＴ７．８．９のｎ形主電極領域８およびＩＧＦＥ
Ｔ９，１１．４ｂ、３のｐ形主電極領域１１を、電圧源
１７によってたとえば１０ボルトの一定電圧に設定する
。

１０ボルトの前記電圧で、ＪＦＥＴ７．８．９のピンチ
オフ電圧（すなわちチャネルが完全にピンチオフされて
トランシタがもはや電流を流さない電圧）が約６．５ボ
ルトになり、ＩＧＦＥＴ９，１１．４ｂ、３の限界電圧
が約１ボルトになるように装置を製造することができる
。

したがってＩＧＦＥＴは空乏形であり、すなわちトラン
ジスタは、一方では絶縁ゲート電極３と４ｂとの間、他
方ではそれに短絡されたｎ影領域６とｎ影領域１１との
間に電圧差が無い場合に導通する。

ワードライン３をクロック発生器１８に接続する。

発生器１８により供給される電圧パルスを、第５図に時
間の関数として示す。

ビットライン４ａ、４ｂを、読取りのために、電圧源１
９および検出器装置２０に接続する。

ビットライン４ａ、４ｂの電位を、第７図に時間ｔの関
数として示す。

情報を含むｐ形ゲート領域９の電位を、第６図に時間ｔ
の関数として示す。

第５〜７図は、種々の瞬時ｔ１〜ｔ８の与えられた共通
時間軸を有している。

種々の動作は次のようにして行なうことができる。

書込み： 電圧源１９によって、論理４１０１１および
論理゛１”に対応する１０ボルトあるいは１３ボルトを
、ｔｏとｔ３との間にビットライン４に供給する。

もちろん、１０ボルトを″１″信号に、１３ボルトをＮ
Ｏ！！倍信号対応させることもできる。

第７図において、書込みの間にビットラインに１３ボル
トが供給される場合にはビットライン４の電位を鎖線で
示し、１０ボルトが供給される場合には実線で示す。

電圧源１８は同時にワードライン３に以下に示す電圧を
供給する。

ｔｏ １８ボルト ｔｌ １０ボルト ｔ２ １５ボルト ｔ３ １１ボルト ｐ形ゲート領域９によって同時に従われるサイクルはほ
ぼ次の通りである。

ｔｏ＝ゲート領域９はワードライン３に容量的に強く結
合されているので、ゲート領域９の電位は基本的にワー
ドライン３の電位ジャンプ’（ｊ ｕｍｐ ）に従う。

しかし、ゲート領域９の電位は１ｏボルトよりも大きく
なることができない。

その理由は１、形ゲート領域とｎ影領域６との間のｐｎ
接合が、順方向にバイアスされ、およびゲート領域９の
電位が再びほぼ１０ボルトに低下するまで電流を流すか
らである。

浮動ゲート領域９は、ワードライン３だけでなく下側ｎ
影領域１０にも容量的に結合されていることに注意すべ
きである。

関連する分圧の結果、区域９はワードライン３と同じ電
圧ジャンプを正確に行なわない。

簡単にするため、このことは本説明においては考慮しな
い。

実際には、区域９の電位ジャンプは、ここに説明する多
数の実施例の場合よりもわずかに小さい。

ｔｌ： ワードラインは１０ボルトに低下する。

ビットライン４に１３ボルトが供給される場合には Ｉ
ＧＦＥＴは閉じ、ゲート領域９は基本的に、ワードライ
ンと同じ電位ジャンプを行なうことができる。

第６図には、前記電位ジャンプを鎖線で示す。

ゲート領域の電位はほぼ２ホルトになる。しかし、１０
ボルトの電圧がビットライン４に供給されるときには、
ＩＧＦＥＴ９，１１，４ｂ、３は開く。

これは、このトランジスタが導通ずるようになるゲート
電圧が１１ボルトであるためである。

ＩＧＦＥＴを経て、ｎ影領域１１（ソース）からゲート
領域９（ドレイン）にホールが流れることができる。

ゲート領域９の電位（第６図に実線で示す）は、領域１
１の電圧にほぼ等しい、したがって約１０ボルトに留ま
る。

ｔ２： 電圧源１８がワードラインに１５ボルトの電圧
パルスを供給して、両方の場合にＩＧＦＥＴ９．１１，
４ｂ、３を再び閉じる。

浮動ゲート領域の電位がすでに１０ボルトである場合に
は、領域６に対するｐｎ接合が再び開くので、ゲート領
域の電位はもはや増大することができない。

したがってこの場合、ゲート領域の電位は約１０ボルト
に留まる。

しかし、浮動ゲート領域の電圧が約２ボルトのみである
他の場合には、ゲート領域９は基本的に、ワードライン
３上の電位ジャンプに従うことができる。

ゲート領域の電圧は約７ボルトに増大する。

ｔ３：ワードラインの電圧は約１１ボルトに減少する。

両方の場合には、領域９は約６ボルトになり、”１″が
書込まれる場合には、ゲート領域９は約３ボルトの電位
になる（これは他の状態よりも約３ボルト小さい）。

両方の状態で、６．５ボルトの電圧で閉じるＪＦＥＴ７
，８．９が閉じる。

第８図に示される素子と同じ列に関係する他の素子を読
取るために、１０ボルトとは異なる電圧たとえば１３ボ
ルトがビットライン４に供給されると、電流はＪＦＥＴ
７．８．９を流れることができない。

読取り １工： 選択される素子に関係するワードライン３を、
電圧源１８によって約１４．５ボルトにし、他方、関係
するビットラインを電気的に１３ボルトに充電する。

ワードラインの電圧パルスの結果、下側ゲート領域の電
位は約３ボルトだけ増大する。

記憶情報が°゛Ｏ″を示す場合には、ゲート領域９の電
位は６ボルトから約９．５ボルトに増大する。

この状態では、ＪＰＥＴ７，８．９は開き、ビットライ
ン４の電位は１０ボルトに減少することができる。

この電圧変動は、検出器装置２０によって検出すること
ができる。

記憶情報が°１″を示す場合には、ワードライン３の電
圧パルスの結果、ゲート領域９の電位は２ボルトから約
６．５ボルトに増大する。

この状態では、ＪＰＥＴ７，８．９は依然としてピンチ
オフされており、このためビットライン４の電圧は減少
せず、約１３ボルトに留まる。

第８図に示す素子と同時に、関連する行（ワード）に位
置している素子を読取ることができる。

検出器２０によって検出することのできる゛０パトｕ
１ ｔ＋との間の電圧差はしたがって約３ボルトである
。

この差は非常に大きいので、検出器２０の感度には特に
厳しい条件は課されない。

さらに、読取りは非破壊的に行なわれる。

すなわち、ゲート領域に蓄積された情報は読取りの結果
消失することはない。

したがって、供給される電圧パルスの結果出力信号中に
発生する妨害信号が完全にあるいは少なくともほぼ完全
に減衰するまで、読取りは長く継続することができる。

さらに、情報を連続して数回読取ることができる。

このためには、読取り後、ワードライン３に１１ボルト
の電圧を再び供給することによって簡単に、ＪＰＥＴ７
，８゜９を再び閉じることができる。

回復（＆ｆｒｅｓｈｉｎｇ） ： ゲート領域９に蓄
積された情報は、漏れ電流の結果、時間中に失なわれる
。

したがって情報の長継続記憶に対しては、回復動作が必
要である。

この動作が行なわれる周波数を、漏れ電流の値によって
決定する。

従来技術によれば、連続回復動作の間のミリ秒の数１０
倍の時間隔は達成できるものと思われる。

装置の動作を説明するために、第５〜７図の動作図では
、期間ｔ５〜ｔ８の間に記憶素子を読取った直後に、こ
のような回復動作を実行する。

情報を書込む際に、および情報を読取る際に、ビットラ
イン４に電位が発生し、これら電位の一方はＩＧＦＥＴ
９゜１１．４ｂ、３の制限電圧よりも大きく、他方は制
限電圧よりも大きく、他方は制限電圧値よりも小さいと
いう事実を利用する。

したがって、期間ｔ５〜ｔ８の間に、書込み期間１０−
１３の間と同じクロックパルスをワードライン３に供給
することによって、電荷蓄積領域の元の電荷状態を簡単
に復元することができる。

第８図に示す素子と同時に、同一ワードに関連した他の
素子も回復動作を行なうことができる。

出発材料はｐ形シリコンサブストレート１６である。

その厚さは約２５０μｍであり、ドーピング濃度は約２
．７ Ｘ １０１５アクセプタ原子／ｃｙｉである。

表面領域６は、サブストレート１６上に堆積したｎ形エ
ピタキシャル層の形で設ける。

その厚さは約２μｍであり、ドーピング濃度は約５Ｘ１
０１５ドナー／ｃｒｉである。

エピタクシ（ｅｐｉｔａｘｙ ）の代りに、イオン化ド
ナーの注入により、ｐ形すブストレート１６の一部をオ
ーバードーピングすることによって、ｎ影領域６を得る
こともできる。

次に、たとえば窒化シリコンのパターンの形で酸化マス
クを設けることができる。

その後、半導体本体に酸化処理を施して、本体１が窒化
物パターンによってマスクされない領域で本体内に沈下
させた酸化物パターン１４を得ることができる。

本体１内に全厚さにわたって沈下する酸化物パターン１
４を得ることのできる方法は一般に公知であるので、さ
らに説明することは不必要である。

他の実施例における沈下酸化物パターン１４は、本体１
の表面２上にわずかに突出させることもできる。

次の工程では、ｐ形ゲート領域９およびｐ形区域１１の
ために、表面２にドーピングマスクを設ける。

前記ｐ形区域１１（スたとえば、約２×１０１７原子７
ｃｒＡの比較的低い表面濃度と約０．５μｍの深さを有
するホウ素原子の拡散あるいは注入によって形成するこ
とができる。

次に、マスクを除去した後、たとえば熱酸化によって酸
化シリコン層１３を形成する。

層１３の厚さに対する特定の値は０．１μｍである。

次の処理工程で細条４ａが形成される場所でエツチング
を行なって、層１３を再び除去する。

次に、約０．５μｍ厚さのシリコン層を本体上に堆積す
る。

この層は、この層を酸化シリコン層上に設ける限りでは
、通常、多結晶構造を示す。

細条４ａが形成される領域で、酸化シリコン層１３が除
去される場合には、本体１の材料上に堆積したシリコン
層は単結晶構造を示すことができる。

ビットライン４を、マスクエツチング処理によって、前
記堆積シリコン層から形成することができる。

次の工程では、ｎ形主電極領域７，８を、たとえば、リ
ン原子の拡散によって形成することができる。

同時に、単結晶あるいは多結晶細条４ａ、ｂをドープす
る。

このドーピング濃度は、重要ではなく、できるだけ小さ
い直列抵抗が得られるようにできるだけ高くなるように
選ぶ。

、磁区域の比較的低いドーピング濃度の結果、区域７と
９との間および区域８と１１との間のｐｎ接合のブレー
クダウン電圧がかなり高いので、ｎ磁区域７お゛よび８
をｐ磁区域９および１１にそれぞれ直接に隣接させるこ
とができる。

次に、交差領域でのワードラインおよびビットラインを
絶縁する酸化シリコン層２１が得られるように、ビット
ライン４を部分的に酸化する。

この酸化物層２１の厚さは、たとえば約０．３μｍであ
る。

次の工程では、公知の方法で酸化物層に接点窓をエツチ
ングし、その後に、特にエツチングによってワードライ
ン３を形成することのできるアルミニウム層を堆積する
ことができる。

ＩＧＦＥＴ９，１１．４ｂ、３に対する正確な制限電圧
を得るためには、必要ならば、ＩＧＦＥＴのチャネル領
域１２内で軽いｐ−注入（たとえば約２ Ｘ １０１１
原子／ｃ１すを行なうことができる。

非破壊的読取りの結果、情報記憶場所は非常に小さくす
ることができるので、記憶素子の寸法を小さくすること
ができる。

このことは、たとえば、比較的大きなコンデンサに蓄積
された情報が破壊的に読取られる１−Ｍ０８Ｔ／ビット
メモリとは対照的である。

ワードライン３（酸化物パターン１４の一部を含む）に
平行な方向に見て、約２２，５μｍの１個の素子の長さ
、および同一列の連続する２、個の素子間の約１２μｍ
の中心距離は、今日の技術で達成できる。

これらの寸法に対しては、１個の素子あたり約２７０μ
ｍ２の半導体表面積が必要となる。

このことは、共通半導体本体内に多数の記憶素子を集積
できることを意味している。

本実施例では、記憶素子を書込み、消去し、選択するた
めに必要な４つの異なる電圧レベルのクロックパルスを
、クロック電圧源１８によってワードライン３に供給す
る。

第９図〜第１３図に示す次の実施例に関して、２つだけ
の電圧レベルを有するクロックパルスをワードラインに
供給することができる動作モードを説明する。

動作モードにおけるほかに、この実施例は、集積回路に
記憶素子を収容する構造に関してさらに重要な利点を得
ることができるように、第１実施例と構造がわずかに異
なっている。

簡単にするために、第９図〜第１３図の対応する要素に
は前の実施例と同一の番号を付して示す。

後述するように、電荷蓄積領域を形成するＪＦＥＴのゲ
ート領域上ではなく、ＩＧＦＥＴ の第２主電極領域１
１上で選択を実行することによって、動作モードを簡単
にすることができる。

主電極領域７と８との間であってＪＦＥＴのチャネル領
域１０内に設けた前記領域１１を、ＪＦＥＴの第２ゲー
ト領域として用いることができる。

この理由のため、前の実施例におけるように動作中９区
域１１を一定電位に設定せず、第１０図に略図的に示す
接続部２５を経て上側導体３ｂに接続する。

この上側導体は、区域１１とともにワードラインシステ
ムに分割されることに注意すべきである。

１つのサブシステムを細条３ａで形成する。

これら細条は、前の実施例と同じように、電荷蓄積領域
９上に位置し、それぞれが前記浮動領域９に対する容量
接続を形成する。

他のシステムを、図に示す部分の外側で、下側ｐ磁区域
１１に接続することのできる細条３ｂで形成する。

ビット／読取りライン４は１本の導電細条のみを具えて
いる。

この１本の導電細条は、同一行に関係するＪＦＥＴ構造
のｎ形主電極領域７にその都度接触し、またＩＧＦＥＴ
構造９，１１，４の絶縁ゲート電極を形成する。

前の実施例との重要な差は、ＪＦＥＴ構造７゜８．９，
１１の長さ方向、すなわち主電極領域７と８との間の電
流の方向が、ビットライン４に平行に且つワードライン
３に対し横方向に延在するという事実にある。

したがって本実施例では、ワードを記憶素子の列によっ
て形成する。

第９図に鎖線で示す沈下酸化シリコンの誘電体領域１４
は、ビットライン４にほぼ平行に延在し、半導体装置１
内に、同一ビットラインに関係する記憶素子を有する細
条状島を定める。

第９図に示すように、細条１４はマＩ−ＩＪラックス連
続的に延在せず中断部を示す。

この中断部を経て、ｎ影領域９および隣接ｐ形区域１１
は、半導体本体内をビットライン４に対し横方向に延在
し、ＪＦＥＴｆｉ造の共通第２主電極領域、および同一
列に関連する記憶素子のＩＧＦＥＴの第２主電極領域を
それぞれ形成する。

記憶素子は、同一行に且つ互いに配置された素子が互い
に左右対称になるように設ける。

その結果、あらゆる組の並置された素子のＪＦＥＴｉ造
７゜８．９，１１は、共通主電極領域を示すことができ
る。

素子Ｃ８およびＣ９が完全に示され、素子Ｃ７およびＣ
，１０が図面のそれぞれ左側および右側にのみ部分的に
示される第１０図に示す断面図では、左側のｎ影領域９
は素子Ｃ７およびＣ８のＪＦＥ悄造の共通主電極領域を
形威し、図の中央のｎ影領域７は素子Ｃ８およびＣ９に
共通であり、図の右側のｎ影領域８は素子Ｃ９およびＣ
１０に共通である。

前の実施例におけるように、一行の素子内の沈下酸化物
の領域１４による誘電体絶縁は、この場合には必要でな
く、シたがって構造は特にコンパクトになりつる。

この装置の動作を、電圧源に関係する１個の素子を示す
第４図と、ワードラインとビットライン、および領域９
に供給されるクロックパルスおよび電圧を時間の関数と
して示す第１５図〜第１８図とにしたがって説明する。

装置が動作される方法を、装置の動作を示すためにのみ
与えた番号によって説明する。

ＩＧＦＥＴ９．１１，４は、ソース区域に対する電圧で
１ボルトの制限電圧と、Ｏボルトのチャネル領域を有す
るものとする。

したがって、本実施例ではまた、ＩＧＦＥＴは空乏形で
ある。

電圧源２７によってｐ形すブストレート１６に供給され
る一１０ボルトの電圧では、ＪＦＥＴ７，８，９のピン
チオフ電圧は、約−６ボルトの値を有するものとする。

ＪＦＥＴのすべてのｎ形主電極８を、基準電圧たとえば
アースに設定する。

ビットラインを電圧を読取るための読取り部材２０と電
圧源１９とに接続する。

この電圧源によって、書込みの間に、電圧信号をビット
ライン４に供給することができ、読取りのためにビット
ラインを一定電圧レベルに充電することができる。

第１７図は、ビットラインの電圧を時間ｔの関数として
示す。

電圧変動は、論理″０′′の場合には実線で示し、論理
゛１′の場合には鎖線で示す。

電荷蓄積領域９上に設けたワードライン３ａを、クロッ
ク電圧源２８に接続する。

この電圧源は、第１５図に示すように、−１０ボルトと
０ボルトとの間のクロックパルスを供給することができ
る。

ワードライン３ｂおよびこれに接続されたｐ形区域１１
を、クロック電圧源２９に接続する。

この電圧源によって、第１６図に示すように、−１０ボ
ルトとＯボルトとの間のクロックパルスを供給すること
ができる。

第１８図は、ｐ形区域９の電位変動を時間ｔの関数とし
て示す。

すなわち、論理＋１０ ？＋に対しては実線で、論理ｅ
＋ １９１に対しては鎖線で示す。

完全を期するために、以下に示す多数の実施例では、区
域９とワードライン３との間に形成されるキャパシタン
スによる分圧を、前の実施例とは対称的に、考慮したこ
とに注意すべきである。

この分圧の結果、区域９の電位ジャンプはワードライン
３ａの電位ジャンプよりもわずかに小さくなる。

書込み／消去サイクルは次の通りである。

ｔｏ： Ｏボルトの電圧を（選択された）ワードライ
ン３ｂに供給して、ｐ形区域１１の下側のＪＰＥＴのチ
ャネル１０を開く。

論理？＋ ＯＮを書込むために５ボルトの電圧を、ある
いは論理ＩＴ １ ！１を書込むためにＯボルトの電圧
を、（選択された）ビットライン４に供給する。

最初の状態では、ビットラインの電位が制限電圧よりも
高いためにＩＧＦＥＴは閉じ、ビットライン４の電圧が
制限電圧よりも小さい他の状態では、ＩＧＦＥＴが開く
。

ｔｌ： （選択された）ワードライン３ａの電位は一１
０ボルトからＯボルトに増大する。

ワードライン３ａに容量的に結合されたｐ形区域の電位
は、Ｏボルトより大きいものに従うことができない。

ｔ２： ワードライン３ａの電位は再び一１０ボルトに
減少する。

５ボルトの電圧がビットライン４に供給される場合には
（ＩＧＦＥＴは閉じられる）、ｐ形区域は基本的にワー
ドライン３ａの電圧降下に従う。

次に、ｐ形区域９は、たとえば約６．９ボルトの電位に
なる。

この電位では、ｐ形区域９とｎ影領域６との間のｐｎ接
合は、下側チャネル１０が完全にピンチオフされる程度
に逆バイアスされる。

この状態では浮動領域９に蓄積される負電荷は、電荷蓄
積時間（この時間内に、動作を新たにすることなく情報
を領域９に保持することができる）を決定する漏れ電流
の結果を除外して、カットオフｐｎ接合を経て消失させ
ることはできない。

しかし ？Ｉ Ｑ ＋１ボルトの電圧をビットラインに
供給することによって ？ｌ ｌ ｔ”が書込まれると
、ＩＧＦＥＴ９．１１．４が開く。

原則的には、ｐ形区域９の電位は、ｐ形区域１１の電位
に等しくなるように留まる。

ｐ形区域１１は、ＩＧＦＥＴからチャネル１２を経て、
ドレイン区域として働く区域９に流れるホールのための
ソース区域を形成する。

したがって、区域の電位はＪＦＥＴのピンチオフ電圧よ
り大に留まり、この場合に区域９の下側のチャネル１０
において実際に電流状態が可能である。

ｔ３： 電圧源２９によって、約１０ボルトの電圧をワ
ードライン３ｂに供給する。

ＪＰＥＴ第２ゲート領域として再び作用する区域１１の
下側のＪＦＥＴ構造のチャネル１０は、完全にピンチオ
フされる。

領域９に蓄積された情報とは関係なく、ＪＦＥＴは閉じ
る。

区域９に論理ｕ １ｔｌが書込まれる場合には、区域９
とビットライン４との間の電圧差がＩＧＦＥＴ９．１１
．３ｂの制限電圧よりも小さくなるまで、わずかな電荷
が区域９からＩＧＦＥＴを経て流れることができる。

これを第１８図に示す。

この場合、区域９の電位は約−１ボルトである。

読取りは次のように行なうことができる。

ｔ５： 記憶情報を読取るためには、電圧源１９によっ
て、ビットラインを約５ボルトに充電する。

ｔ６： 電圧源２９によって、０ボルトの電圧を選択さ
れたワードライン３ｂに供給する。

区域１１の下側のチャネル１０はもはや阻止されない。

蓄積された電荷が１″に相当する場合には、区域９の下
側のチャネル１０は阻止されず、したがってＪＦＥＴは
開く。

このためビットラインの電位はΩボルトに低下する。

しかし、領域９に蓄積された情報が°Ｏ″を示す場合に
は、区域９の下側のチャネル１０は閉じたままであり、
したがってＪＦＥＴも閉じたままである。

この状態では、ビットライン４の電位は約５ボルトに留
まる。

ビットライン４の出力信号は、装置２０によって検出す
ることができる。

読取りの非破壊的特性のために、読取りの期間は、たと
えば、供給される電圧パルスの結果妨害信号との関係で
必要とされる限り、継続することができる。

ｔ７： 読取りの後、ＪＦＥＴを閉じるために、１０ボ
ルトの電圧をワードライン３ｂおよび区域１１に再び供
給することができる。

必要ならば、次に情報を再び読取ることができる。

しかし、漏れ電流の結果、情報の消失を防止するために
は、情報を時々回復させることが有益である。

読取りサイクルの直後に行なうことのできる回復ステッ
プを、書込みサイクルの繰り返しの後に、ワードライン
３ａ 、３ｂで行なうことができる。

読取りのときのビットライン４の電位は、情報を書込む
間のように、ＩＧＦＥＴ９．１１．４の制限電圧よりも
大きいかあるいは小さい値をとるので、情報は自動的に
再び書込まれ、したがって出力信号にもとづいてＩＧＦ
ＥＴは開あるいは閉に留まる。

ビットライン４に発生する出力信号が、ビットライン４
を経て供給される入力信号と同じ値を有するように、種
々の電圧レベルを好適に選択する。

記憶情報を回復させるためには、Ωボルトの電圧を、ワ
ードライン３ｂおよびこれに導電的に接続した区域１１
に供給する。

このことは、読取り動作の直後に回復動作を行なう場合
には、ワードライン３ｂおよび区域１１の電圧がΩボル
ト（第１６図に線３０で示す）に留まることを意味して
いる。

回復動作を読取り動作の直後ではなく、たとえば、一定
時間隔の後のその都度行なう場合には（第１６図に破線
３１で示す）、ワードライン３ｂおよび区域１１の電圧
は一１０ボルトからΩボルトに増大して、区域１１の下
側のＪＦＥＴチャネル１０を開く。

時間隔ｔ８〜ｔ９では、書込み動作の間と同じ電圧パル
ス３２を、蓄積領域９の上側のワードライン３ａに供給
する。

このパルスの結果、ビットライン４が、区域９がＩＧＦ
ＥＴを経て放電しうるような電圧を有さなければ、区域
９は再び充電される。

瞬時ｔｌｏで、ワードライン３ｂおよび区域１１での電
位が一１０ボルトに減少して、区域１１の下側のチャネ
ル１０をピンチオフし、したがって記憶情報とは無関係
に接合形電界効果トランジスタ７．８，９，１１を閉じ
る。

本発明は、構造および動作に関して新規な装置を提供す
るだけでなく、半導体装置を製造する時定の方法を提供
する。

装置は、一般に公知の標準的技術を用いることによって
製造することができる。

しかしながら、かなりの利点を有する好適な方法を以下
に説明する。

出発点は、半導体１に、沈下した酸化シリコンのパター
ン１４、および記憶素子の設けられるｎ形表面領域６を
設ける工程である。

ｎ形区域６は、ｐ形すブストレート１６上でのエピタク
シにより（沈下酸化物１４を設ける前に）、あるいはｐ
形すブストレート内へのｎ形不純物の注入によって（沈
下酸化物１４を設ける前あるいは設けた後に）得ること
ができる。

この処理工程では、沈下酸化物パターン１４を設けるた
めにマスク層を除去した後、半導体本体１の表面２上に
誘電体層１３を設ける。

もちろん、誘電体層１３の代りに、パターン１４を設け
るための前記マスク層（この場合には除去しない）を用
いることもできる。

装置の製造途中の断面図である第１９図（第１４図に示
すものに対応する）において、誘電体層１３は、表面に
直接設けられた、たとえば８００人の酸化シリコン層１
３ａと、たとえば４００人厚さの窒化シリコン層１３ｂ
とを有する２重層として示される。

必要ならば、窒化シリコンを省略することもできるが、
後の工程で、多結晶細条３ａ、３ｂを酸化処理するとき
に、窒化シリコンは数個の利点を示す。

約０．５μｍ厚さの多結晶シリコン層３３を、窒化物１
３ｂ上に堆積する。

次に、窒化シリコン層３４を設ける。この層の厚さは重
要ではない。

公知の方法によって、好適なホトラッカ一層３５を窒化
シリコン層３４上に設ける。

ホトマスクは、下側ｐ形区域９および１１をそれぞれ有
する多結晶ワードライン３ａ、３ｂが製造の後の工程で
設けられるべき領域で細条状平行窓３６ａ。

ｂを示す。

第１９図は、この製造段階での装置の関連部分を示す。

次に、窒化シリコン層を、たとえば、約１５０°Ｃの温
度のリン酸溶液内でマスクエツチング処理する。

この処理では、窒化物がマスク３５によって覆われてい
ない範囲で、窒化物を除去する。

次の工程では、ホトラッカ一層３５内の窓を経て、半導
体本体１内の多結晶シリコン層３３および下側誘導体層
１３ａ、１３ｂにホウ素イオンを注入して、Ｐ形区域９
および１１を得る。

第２０図に矢印４１で示す注入は、たとえば約１５０
ｋＧｖのエネルギーでホウ素イオンにより行なう。

この処理の結果生じる本体１の結晶格子の損傷は、本体
１を加熱することによって少なくとも大部分取り除くこ
とができる。

Ｐ形区域１１は、上側細条状窓３６ａと同じ形状をほぼ
示している。

しかし、細条状窓３６ａの下側に、すでに設けられてい
る沈下酸化物パターン１４（第２０には示されていない
）によって互いに分離されているＰ影領域９の列が得ら
れる。

第２０図はこの製造段階を示している。

次に、ホトラッカ一層２０を公知の方法で除去し、その
後に、酸化媒質中で加熱することにより、多結晶シリコ
ン層に酸化シリコン層３７（第２１図参照）を設ける。

この酸化の間に、シリコン層３３を窒化シリコン層３４
の残りの部分によって局部的にマスクし、形成されるべ
きワードライン３ａ、３ｂの領域においてのみ（したが
って区域９および１１の上側）、シリコン層３３に酸化
物層３７を設ける。

次に、窒化シリコン層３４の残りの部分を、リン酸溶液
中でエツチングすることにより、再び除去することがで
きる。

酸化物層３７を腐食しないあるいはほとんど腐食しない
前記エツチング処理に対しては、ホトマスク工程は必要
でない。

その理由は、用いられる（選択）エツチング材が酸化物
よりも十分に速く窒化物を腐食するからである。

第２１図はこの段階の装置を示す。

次に、たとえば緩衝Ｉ（ＮＯ３ＨＦ溶液中でのエツチン
グによってシリコンを局部的に除去することにより、多
結晶シリコン層３３からワードライン３ａおよび３ｂを
形成することができる。

このエツチング処理の間に、層３３は酸化シリコン層３
７によって局部的にマスクされる。

シリコンの熱酸化によって、細条３ａおよび３ｂの側部
を酸化シリコン３８で被覆する（第２２図）。

この酸化処理の間に、酸化シリコン層１３の厚さは、窒
化シリコン層１３ｂの存在のために、増大せずあるいは
ほとんど増大しない。

次の工程で、ｎ＋形主電極領域７，８を設けることがで
きる。

この工程は、まず初めにワードライン３ａと３ｂとの間
にたとえばホトラッカ一層のマスク３９を設けた後に、
半導体本体１内の窒化シリヨン層１３ｂおよび酸化物層
１３ａに横方向にドナーイオンを注入することによって
行なう。

しかし第２２図に示すように窒化シリコン層１３ｂを最
初に設けて、多結晶ワードライン３ａおよび３ｂの下側
に窒化物層１３ｂの部分４０のみを残すことができる。

次に、通路３ａと３ｂとの間に、ホトマスク３９を設け
ることができる。

マスク３９を通路３ａ 、３ｂ上に延在させて、マスク
の設定が通路３ａ 、３ｂに対し重要な位置合わせを必
要としないようにすることができる。

次に、たとえば酸化シリコン層１３ａにドナーを注入す
ることによって、ｎ十形区域７および８を通路３ａ。

３ｂに対し自己位置合わせ法で設けることができる。

本体１はマスク３９および通路３ａ、３ｂによって局部
的にマスクされる。

あるいはまた、区域７，８を拡散によって設け、マスク
３９を設けた後に、設けられるべき区域７，８上の酸化
物層１３ａを除去する。

たとえば、酸化物層１３ａの厚さが、通路３ａ、３ｂを
覆う酸化物層３７および３８の厚さよりも十分に小さい
場合には、いわゆるディプ・エツチング（ｄｉｐ ｅｔ
ｃｈｉｎｇ）によって除去することができる。

拡散の後に、このようにして得られた拡散窓を再び閉じ
ることができる。

このようにして得られた区域８は区域１１のように、全
マトリックスを横切って延在し、他方、区域７は隣接領
域９のように、沈下酸化シリコンパターン１４によって
互いに分離される区域７の列部分を形成する。

さらに他の加工、たとえば酸化物層内に接点窓およびビ
ットライン４の設置は、通常使用される方法で行なうこ
とができる。

前述したプロセスは次の点で効果的である。

すなわち、ワードライン３ａ 、３ｂおよび下側Ｐ形区
域９，１１は、同一マスク３５等によって境界が定めら
れ（第９図参照）、困難な位置合わせステップが避けら
れる。

さらに、本発明に関連する装置に対しては、半導体本体
から絶縁された導体、および半導体本体内に形成され導
体の下側に正確に配置されるドープ区域を有する他の半
導体構造を製造するために、前述の方法を効果的に用い
るこ・とができる。

このような構造を製造する第２の方法を、第２３図〜第
２５図に関して説明する。

これらの図は、製造工程の間の装置の一部の断面図であ
り、第１９図〜第２２図に対応している。

Ｐ形すブストレート１６を具える半導体本体１に、ｎ形
表面領域６と半導体本体１内に沈下させた酸化シリコン
パターン（図には示されていない）を設けた状態により
説明を始める。

酸化シリコン層１３ａを表面２上に形成する。

ホウ素イオンの注入（矢印４６で示す）によって、Ｐ形
表面区域４７を、記憶素子の全ｎ形表面領域６上に延在
させて設ける。

次に、多結晶シリコンのワードライン３ａ、３ｂを、下
側窒化シリコン層４０と、ライン３ａ 、 ３ｂを覆う
酸化シリコン層３８と共に形成する（第２４図）。

ワードライン３ａ 、３ｂをドーピングマスクとして用
いる場合には、ｎ形不純物たとえばリン原子あるいはヒ
素原子を、イオン注入（第２４図に矢印で示す）によっ
て半導体領域４９ａ。

ｂ、ｃに与える。

この半導体領域４９を第２４図に破線で示す。

ワードライン３ａと３ｂとの間の表面領域４９ｂが、製
造されるべきＩＧＦＥＴ構造９．１１．４の制限電圧に
関連して必要とされる表面濃度を有するように、前記注
入の濃度を選ぶ。

前記ＩＧＦＥＴがいわゆる空乏形であるこの場合には、
Ｐ形注入区域４７のＰ形不純物がｎ形不純物によって部
分的にのみ補償されるように濃度を選ぶ。

ワードライン３ａ、３ｂの下側に正確に再び設けられる
Ｐ形区域９および１１は、前記ドーピング処理によって
Ｐ形層４７から得られる。

ワードライン３ａ 、３ｂに対して非常に正確に位置合
わせすることなく、第２２図に示すマスク３９と同様に
、マスク５０を設けることができる。

次に、マスク５０のマスキング効果を用いてｎ十形主電
極領域７および８を設け、たとえばリンイオンの注入（
矢印５１で示す）によってワードライン３ａ、３ｂを設
けることができる。

その結果、第２５図に示す構造は、ｎ千生電極領域７，
８と、Ｐ影領域９，１１と、領域９と１１との間の低濃
度にドープしたＰ形チャネル領域１２とにより得られる
。

これら領域は、ワードライン３ａ、３ｂを（部分的）ド
ーピングマスクとして用いることにより得られた。

第２６図は、一実施例の断面図であり第１０図の断面図
に対応している。

この実施例は、Ｐ形ドープ情報含有領域９の代りに、生
起された（ １ｎｄｕｃｅｄ ）空乏領域４２，４３が
情報含有領域を形成するという点で前記実施例とは異な
っている。

第２６図には、前記領域を破線で示す。ワードライン３
ａによって表面領域６の下側ｎ形部分内に生起されうる
空乏領域４２，４３は、空乏領域４２，４３とサブスト
レート１６との間のチャネル１０の導電率を決定する。

この実施例では、実際に情報を有する前記第１電界効果
トランジスタは、絶縁ゲート電界効果トランジスタであ
る（この場合、ゲートはワードライン３ａによって形成
される）。

電荷キャリヤ源およびワー ドラインの機能を満たすＰ
形区域１１は、必要ならば、電荷キャリヤ源として作用
する反転層を内部に形成することのできる生起領域によ
って置き換えることもできる。

この装置の動作は、前の実施例の動作と基本的には同じ
である。

ワードライン３ａに供給されるクロックパルスのレベル
をわずかに適合しなければならないにもかかわらず（こ
のことは当業者には明らかである）、時間ｔの関数とし
て前の実施例と同じパターンを有する電圧をワードライ
ン３およびビットライン４に供給することができる。

ワードライン３ａの電圧の最低レベルは、ホールが存在
しない状態で、空乏領域４２を表面領域６の下側部に形
成し、チャネル１０が完全にピンチオフし、したがって
トランジスタが阻止されるような程度に、表面領域２か
ら領域６内に（したがってチャネル１０内に）延在させ
ることができるように選ばなければならない。

簡単のために、サブストレート１６の方へ延在する空乏
領域４２を示す。

領域１１を経であるいは発生によって得られるホールを
、表面２の空乏領域４３に蓄積し、およびワードライン
３ａの電圧によって、空乏領域４３を減少させることが
できる。

装置の書込み、消去、読取り、回復を、前の実施例と同
じように行なうことができる。

ワードライン３ａに正パルスを供給することによって、
存在するホールが除去される。

次に、ワードライン３ａに負電圧が供給されたとき、ビ
ットライン４の電位がＩＧＦＥＴ４３．１０．４が開く
ような値（蓄積される情報に基づいて）を有さなければ
、空乏領域４２が形成されて、その結果、ソース１０か
らチャネル領域１２を経て空乏領域４３にホールが流れ
、全チャネル１０にわたって延在しない空乏領域４２が
得られる。

本発明は、前述した実施例にのみ限定されるものではな
く、本発明の範囲内で当業者であれば種種の変形を行な
むことかできることは明らかである。

たとえば、情報を有する第１電界効果トランジスタのピ
ンチオフ電圧を、サブストレート１６に供給される電圧
によって適当な値に調整することができる。

最初の実施例では、一定電圧に設定する代りに、Ｐ形区
域１１をクロックパルス源に接続して、この実施例で区
域１１を選択の目的に用いることもできる。

ビットライン４ａ 、４ｂを、接続部５の代りに、スイ
ッチたとえばトランジスタによって接続することができ
る。

読取りの間に、ライン４ａと４ｂとの間の接続を、前記
スイッチによって中断することもできる。

この場合、読取りはライン４ａ上でのみ行なう。

この結果、少なくとも読取りの間は、ビットラインの漂
遊容量を効果的に減少させることができる。

【図面の簡単な説明】

第１図は本発明半導体装置の一部の平面図、第２図は第
１図の■−■線断面図、第３図は第１図の■−■線断面
図、第４図は第１図のＩＶ−■線断面図、第５図は動作
中に第１図の装置のワードラインに供給されるクロック
電圧を時間ｔの関数として示すクロックパルス図、第６
図は動作中の第１図の装置の浮動ゲート領域の電位を時
間ｔの関数として示す図、第７図は動作中の第１図に示
す装置のビットラインの電位を時間の関数として示す図
、第８図は第１図に示す装置の素子の電気回路図、第９
図は本発明装置の第２実施例の一部の平面図、第１０図
は第９図のＸ−Ｘ線断面図、第１１図は第９図のＸＩ−
ＸＩＸ線断面図第１２図は第９図の刈−■線断面図、第
１３図は第９図の■−■線断面図、第１４図は第９図に
示す装置の素子の電気回路図、第１５図は第１４図に示
すクロック電圧線２８により動作中に供給されるクロッ
ク電圧を時間ｔの関数として示すクロックパルス図、第
１６図はクロック電圧源２９により動作中に供給される
クロック電圧を時間ｔの関数として示すクロックパルス
図、第１７図は動作中の第１４図のビットライン４の電
位を時間ｔの関数として示す図、第１８図は第１４図の
領域９の単位を時間ｔの関数として示す図、第１９図〜
第２２図は第９図に示す装置の素子の第１０図に示す断
面図に対応する製造工程時の断面図、第２３図〜第２５
図は他の製造−工名堆Ｉと百げ−る第９図の装置の素子
の断面図、第２６図は本発明装置の第３実施例の断面図
である。 １・・・・・・半導体本体、２・・・・・・表面、３・
・・・・・ワードライン、４・・・・・・ビット／読取
りライン、５，２５・・・・・・接続部、６・・・・・
・半導体層、７，８・・・・・・主電極領域、９・・・
・・・電荷蓄積領域、１０・・・・・・チャネル領域、
１１・・・・・・Ｐ形主電極領域、１２・・・・・・下
側チャネル領域、１３．２１・・・・・・誘電体層、１
４・・・・・・酸化物パターン、１５・・・・・・阻止
接合、１６・・・・・・サブストレート、１７，１９・
・・・・・電圧線、１８・・曲クロック発生器、２０・
・・・・・検出器装置、２８，２９・・・・・・クロッ
ク電圧源、３３，３７・・曲事結晶シリコン層、３４・
・・・・・窒化シリコン層、３５・・・・・・ホトラッ
カ一層、３６・・・・・・上側細条状窓、３８・・・・
・・酸化物層、４２，４３・・・・・・空乏領域、５ｏ
・・・・・・マスク。

Claims (1)

1. 【特許請求の範囲】 １ 主に１導電形の表面隣接表面領域と電界効果トラン
   ジスタ（以後第１電界効果トランジスタと称する）とを
   有する半導体本体を具え、前記第１電界効果トランジス
   タは１導電形の２個の主電極領域と表面に配置したゲー
   ト領域とを有し、前記２個の主電極領域間に１導電形の
   チャネル領域を有し、前記ゲート領域によって、少なく
   とも前記チャネル領域内に延在する空乏領域を半導体本
   体内に生起させることができ、この空乏領域は情報を電
   荷の形で記憶することのできる電荷蓄積領域を形成し、
   前記主電極領域間のチャネル領域の導電率を決定するこ
   とにより情報を非破壊的に読取ることのできる、ランダ
   ム・アクセス・メモリに用いるのが好適な半導体記憶素
   子を有する半導体装置において、前記記憶素子が、前記
   第１電界効果トランジスタに対し相補形の絶縁ゲート電
   界効果トランジスタ（以後第２電界効果トランジスタと
   称する）を具えており、この第２電界効果トランジスタ
   は２個の主電極領域を有し、これら主電極領域の一方は
   前記電荷蓄積領域を形成する半導体本体の一部により形
   成し、他方の主電極領域は前記電荷蓄積領域の近辺に設
   けた第２表面領域により形成し、さらに前記第２電界効
   果トランジスタは、半導体本体の表面から絶縁され第１
   電界効果トランジスタの主電極領域の１つに電気的に結
   合したゲート電極を少なくとも具えることを特徴とする
   半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   第１電界効果トランジスタの主電極領域を共に１導電形
   の表面隣接区域により形威し、第２電界効果トランジス
   タの前記他方の主電極領域を形成する第２表面領域を、
   表面上で見て、第１電界効果トランジスタの前記２個の
   主電極領域間に設けたことを特徴とする半導体装置。 ３ 第２電界効果トランジスタのゲート電極に電気的に
   結合した第１電界効果トランジスタの主電極領域に、少
   なくとも第２電界効果トランジスタのチャネル領域上に
   導電層の形で延在し第２電界効果トランジスタの絶縁ゲ
   ート電極を形成する電気的接続部を設けたことを特徴と
   する特許請求の範囲第１項あるいは第２項記載の半導体
   装置。 ４ 前記電荷蓄積領域を形成する半導体本体部分の表面
   に、阻止層によって前記半導体部分から分離した導電領
   域の形で容量的接続部を設けたことを特徴とする特許請
   求の範囲第１項ないし第３項のうちいづれか１つに記載
   の半導体装置。 ５ 前記阻止層を、半導体本体表面に設けた絶縁材料の
   層により形成し、この層の上に導電層の形で容量的接続
   部を設けたことを特徴とする特許請求の範囲第４項記載
   の半導体装置。 ６ 第１電界効果トランジスタの第２主電極領域が第１
   電界効果トランジスタの第２ゲート電極領域を形成する
   ことを特徴とする特許請求の範囲第２項記載の半導体装
   置 ７ 電荷蓄積領域を形成する半導体本体部分の容量的接
   続部を形成する前記導電層が、表面上で見て、半導体本
   体の前記部分を越えて、第２電界効果トランジスタのチ
   ャネル領域の一部上に延在し、第１電界効果トランジス
   タの主電極領域の１つに接続され第２電界効果トランジ
   スタの残りの部分上に延在する導電層とともに、第２電
   界効果トランジスタの２個の絶縁ゲート電極を形成する
   ことを特徴とする特許請求の範囲第２項または第５項記
   載の半導体装置。 ８ 第２電界効果トランジスタの前記他方の主電極領域
   を形成する第２表面領域を、第２導電形の表面領域とし
   たことを特徴とする特許請求の範囲第１項ないし第７項
   のいずれか１つに記載の半導体装置。 ９ 第２電界効果トランジスタを空乏形としたことを特
   徴とする特許請求の範囲第１ないし第８項のいずれか１
   つに記載の半導体装置。 １０主に１導電形の表面領域の表面とは反対の側を、第
   ２導電形の半導体本体の一部で取り囲んだことを特徴と
   する特許請求の範囲第１項ないし第９項のいずれか１つ
   に記載の半導体装置。 １１ 第１電界効果トランジスタを接合形電界効果トラ
   ンジスタとし、前記電荷蓄積領域を形成するそのゲート
   領域を整流接合によってチャネル領域より分離したこと
   を特徴とする特許請求の範囲第１項ないし第１０項のい
   ずれか１つに記載の半導体装置。 １２ゲート領域を、■導電形の表面領域内に設けた第２
   導電形の表面区域により形成し、この表面区域を絶縁層
   によってその表面で結合し、前記絶縁層上に、浮動ゲー
   ト電極領域のために容量的供給を形成する前記電極を導
   電層の形で設けたことを特徴とする特許請求の範囲第１
   １項記載の半導体装置。 １３第１電界効果トランジスタのゲート領域を、中間絶
   縁層によってチャネル領域から分離した導電層により形
   成し、絶縁ゲート電極によって、下側チャネル領域内に
   空乏領域を形成し、この領域がチャネル領域内を表面か
   ら延在し、少数電荷キャリヤの形で情報を記憶すること
   のできる前記電荷蓄積領域を形成することを特徴とする
   特許請求の範囲第１項ないし第１０項のいずれか１つに
   記載の半導体装置。 １４第１電界効果トランジスタの絶縁ゲート電極を、電
   荷蓄積領域を形成することのできる半導体本体部分への
   容量的接続部を形成する導電層により形成したことを特
   徴とする特許請求の範囲第５項ないし第１３項記載の半
   導体装置。 １５ ワードラインおよびビットラインの導体システ
   ムを表面に設けた半導体本体を有するランダム。 アクセス・メモリを具え、前記ワードラインおよびビッ
   トラインをその交差領域で、主に１導電形の半導体本体
   の下側表面領域に設けた記憶素子に電気的に結合し、前
   記半導体本体はそれぞれ電界効果トランジスタ（以後第
   １電界効果トランジスタと称する）を有し、この第１電
   界効果トランジスタは１導電形の２個の主電極領域と１
   導電形の中間配置チャネル領域と表面付近に設けたゲー
   ト領域とを有し、このゲート領域によって、チャネル領
   域内に延在する空乏領域を半導体本体内に形成すること
   ができ、この空乏領域は非破壊的に読取ることのできる
   情報を電荷の形で記憶することのできる電荷蓄積領域を
   形成し、前記ビットラインを第１電界効果トランジスタ
   の第１主電極領域に結合し、前記ワードラインを第１電
   界効果トランジスタのゲート領域に結合した半導体装置
   において、各記憶素子は第１電界効果トランジスタに対
   して相補形の第２電界効果トランジスタを具え、この第
   ２絶縁ゲート電界効果トランジスタは２個の主電極領域
   を有し、これら主電極領域の一方を動作の間に前記電荷
   蓄積領域を形成する半導体本体部分により形成し、他方
   の主電極領域を隣接第２領域により形成し、前記第２電
   界効果トランジスタは関連するビットラインに接続した
   絶縁ゲート電極をそれぞれ具えることを特徴とする半導
   体装置。 １６各記憶素子における第２電界効果トランジスタの他
   の主電極領域を形成する第２表面領域を第２導電形の表
   面区域によって形成し、第２表面領域を、表面上で見て
   、第１電界効果トランジスタの主電極領域間に設けたこ
   とを特徴とする特許請求の範囲第１５項に記載の半導体
   装置。 １７前記ワードラインは多数の導電路を具え、これら導
   電路のそれぞれは、動作の間に同一ワードラインに共通
   に電気的に結合した記憶素子の電荷蓄積領域を形成する
   半導体本体部分の容量的接続を形成することを特徴とす
   る特許請求の範囲第１５項あるいは第１６項に記載の半
   導体装置１８第１電界効果トランジスタの主電流方向に
   平行な側部上の記憶素子を、■導電形の半導体の厚さの
   少なくとも一部にわたって表面から延在する誘電体領域
   により取り囲んだことを特徴とする特許請求の範囲第１
   ５項ないし第１７項のいずれか１つに記載の半導体装置
   。 １９前記誘電体領域を、半導体本体の半導体材料の局部
   酸化によって得られる酸化物層により形成することを特
   徴とする特許請求の範囲第１８項記載の半導体装置 ２０表面上で見て、ビットラインにほぼ平行に延在し、
   第１導電形の表面領域内に細条状島を定める細条によっ
   て誘電体領域を形成し、前記細条状島が、前記各第１電
   界効果トランジスタの電流の主方向かビットラインの延
   在する方向にほぼ平行となるように位置合わせされる、
   ビットラインに関連した記憶素子を具えることを特徴と
   する特許請求の範囲第１８項あるいは第１９項に記載の
   半導体装置。 ２１ 前記細条状誘電体領域は表面上で見て中断部を
   示し、この中断部を経て、第２導電形の細条状表面領域
   と第１導電形の隣接区域とがビットラインに対し横方向
   に半導体本体内を延在し、同一ワードラインに関連する
   記憶素子の第２電界効果トランジスタの共通第２ゲート
   電極領域と、第１電界効果トランジスタの共通第２主電
   極領域とをそれぞれ形成することを特徴とする特許請求
   の範囲第２０項記載の半導体装置。 ２２同一ビツトに関連する並置した記憶素子を互いに左
   右対称に設け、このように並置した記憶素子の第１電界
   効果トランジスタが共通主電極領域を示すようにしたこ
   とを特徴とする特許請求の範囲第１８項ないし第２１項
   のいずれか１つに記載の半導体装置。 ２３同一ワードに関係する記憶素子の第２電界効果トラ
   ンジスタの前記他の主電極領域にそれぞれ接続したワー
   ドラインの第２システムを具え、前記他の主電極領域の
   それぞれを、関連する第１電界効果トランジスタのチャ
   ネル領域内に設けた第２導電形の表面区域により形成し
   たことを特徴とする特許請求の範囲第１７項記載の半導
   体装置２４記憶素子あるいは各記憶素子を消去し、書込
   み、読取るための回路手段を設け、消去のためには、記
   憶素子あるいは各記憶素子の第１電界効果トランジスタ
   のゲート領域を、半導体本体内に空乏領域が形成されて
   第１電界効果トランジスタのチャネル領域内に延在して
   情報表示電荷を蓄積するための電荷蓄積領域を形成する
   電位にし、書込みの際には、第１電界効果トランジスタ
   の主電極領域の１つに電気的に結合した第２電界効果ト
   ランジスタの絶縁ゲート電極に入力信号を供給し、第２
   電界効果トランジスタを経て、入力信号により決定され
   る電荷量を、第１電界効果トランジスタのチャネル領域
   に形成される空乏領域の大きさを決定する前記電荷蓄積
   領域に導入することができ、読取りの際には、電荷蓄積
   領域の一定電荷状態で、前記絶縁ゲート電極電位が、前
   記入力信号に相当する値をとり、消去−書込みサイクル
   を周期的に繰り返すことによって、電荷蓄積領域の電荷
   状態を周期的に回復できるような電圧を、第１電界効果
   トランジスタの主電極領域に少なくとも周期的に供給す
   ることを特徴とする特許請求の範囲第１５項ないし第２
   ３項のいずれか１つに記載の半導体装置。 ２５人力信号は２つの値をとることができ、これらの値
   の一方は、第２電界効果トランジスタの制限電圧よりも
   大きく、他方の値はこの制限電圧よりも小さいことを特
   徴とする特許請求の範囲第２４項記載の半導体装置。 ２６前記電荷蓄積領域を形成する空乏領域は、第２電界
   効果トランジスタを経ての電荷供給が少なくとも無い場
   合に、第１電界効果トランジスタの下側チャネル領域が
   完全にピンチオフされ、したがってトランジスタが阻止
   されるような大きさを有することを特徴とする特許請求
   の範囲第２４項あるいは２５項に記載の半導体装置。 ２７情報が電荷蓄積領域に書込まれた後に第１電界効果
   トランジスタを阻止し、前記情報が読取られるときに第
   １電界効果トランジスタを阻止しないようにするための
   手段を設けたことを特徴とする特許請求の範囲第２４項
   ないし第２６項のうちのいずれか１つに記載の半導体装
   置。 ２８第２電界効果トランジスタの前記第２主電極領域を
   形成し、記憶素子あるいは各記憶素子の第１電界効果ト
   ランジスタのチャネル領域内に設けた第２導電形の表面
   区域を、第１電界効果トランジスタを書込み情報とは無
   関係に阻止することのできる前記手段に関連させ、第１
   電界効果トランジスタの前記表面区域とチャネル領域と
   の間のｐｎ接合を逆バイアスすることができるようにし
   て電圧源に接続したことを特徴とする特許請求の範囲第
   ２７項に記載の半導体装置。