DE2804412A1 - Halbleiterspeicheranordnung - Google Patents

Halbleiterspeicheranordnung

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Description

PHN 8675 HOUB/VIJN/TB i6-τ-197s
ΛΛ 2804Α12
"Halbleiterspeicheranordnung"
Die Erfindung bezieht sich auf* eine Halbleiteranordnung mit einem Halbleiterspeicherelement, das sich insbesondere zum Gebrauch in einem Speicher mit beliebigem Zugriff eignet, mit einem Halbleiterkörper mit einem an eine Oberfläche grenzenden Oberflächengebiet des im wesentlichen einen Leitungstyps und mit einem Feldeffekttransistor, weiter als erster Feldeffekttransistor bezeichnet, der zx^ei Hauptelektrodengebiete des einen Leitungstyps mit einem zwischenliegenden Kanalgebiet des einen Leitungstyps enthält und einem an der Oberfläche liegenden Gate-Gebiet, mit dessen Hilfe ein sich wenigstens bis in das Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper induziert werden
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kann, welche Information nicht-destruktiv dadurch ausgelesen werden kann, dass zwischen den Hauptelektrodengebieten die Leitfähigkeit im Kanalgebiet bestimmt wird.
Die Erfindung bezieht sich insbesondere auf eine Halbleiteranordnung mit einem Speicher mit beliebigem Zugriff mit einem Halbleiterkörper, der an einer Oberfläche mit einem Leitersystem von Wort- und Bitleitungen versehen ist, die an der Stelle der Kreuzungen mit Speicherelementen elektrisch verbunden sind, die in einem darunter liegenden Oberflächengebiet des Halbleiterkörpers des im wesentlichen einen Leitungstyps angebracht sind, die je einen·Feldeffekttransistor, weiter als erster Feldeffekttransistor bezeichnet, enthalten mit zwei Hauptelektrodengebieten des einen Leitungstyps und einem zwischenliegenden Kanalgebiet des einen Leitungstyps und mit einem in der Nähe der Oberfläche liegenden Gate-Gebiet, mit dessen Hilfe ein sich im Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper gebildet werden kann, das ein Ladungsspeichergebiet bildet, in dem Information in Form elektrischer Ladung gespeichert werden kann, welche Information nicht-destruktiv ausgelesen werden kann, wobei die Bitleitungen mit einem ersten Hauptelektrodengebiet der Feldeffekttransistoren und die Vortleitungen mit einem Gate—Gebiet der ersten Feldeffekttransistoren gekoppelt sind.
Speicher mit beliebigem Zugriff, in der Literatur meistens als RAM bezeichnet (eine Abkürzung für Random Access Memories), in denen die Information in Form diskreter Pakete elektrischer Ladung gespeichert wird, sind allgemein
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bekannt. Die Information wird meistens in Gebieten des Halbleiterkörpers gespeichert, die über ein Schaltelement, wie einen Feldeffekttransistor, der auf irgendeine Weise mit dem genannten Gebiet verbunden ist, adressiert werden können.
Weil die Anzahl Zellen in einem RAM sehr gross sein kann, beispielsweise viele Tausende betragen kann, ist es erwünscht, dass jede Zelle möglichst klein ist. Deswegen wird vorzugsweise pro Zelle nur ein einziger Transistor verwendet. In einer allgemein bekannten Ausführungsform wird eine derartige Zelle durch einen Feldeffekttransistor mit isolierter Gate-Elektrode und durch einen zugehörenden mit einem der Hauptelektrodengebiete verbundenen Kondensator gebildet. Die Information wird im Kondensator gespeichert und zwar in Form einer Ladung die dadurch, dass der Transistor geöffnet wird, zu dem anderen Hauptelektrodengebiet und einem damit verbundenen Ausleseelement befördert werden kann.
Zum Auslesen der Zelle ist meistens ein sehr empfindlicher Verstärker erforderlich, weil die Ausgangssignale, insbesondere infolge sehr grosser Streukapazitäten, im allegemeinen sehr schwach sind. Für einen Wortleitungorganisierten Speicher bedeutet dies, dass pro Bitleitung ein einzelner Verstärker notwendig ist. Weil ausserdem das Auslesen destruktiv erfolgt, muss die Information nach jedem Auslesezyklus wieder aufs neue eingeschrieben werden. Das Neu-Einschreiben der Information kann mittels der genannten Verstärker durchgeführt werden; auf dieselbe Art
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und Weise kann die Information, die infolge von Lechströmen allmählich verschwinden kann, periodisch aufgefrischt werden.
Anordnungen der eingangs beschriebenen Art, in denen die Information in einem Verarmungsgebiet in oder in der Nähe von dem Gate-Gebiet eines Feldeffekttransistors gespeichert wird und daher die Leitfähigkeit im Kanalgebiet steuert, unterscheiden sich insbesondere von den obenstehend beschriebenen Anordnungen durch die Möglichkeit nicht-destruktiver Auslesung. Dadurch kann beim Auslesen eine grosse (Ladungs)verstärkung erhalten werden, wodurch zusätzliche Verstärkungen an der Bitleitung im allgemeinen nicht notwendig sind. Ausserdem kann die gespeicherte Information mehrere· Male hintereinander ausgelesen werden ohne dass sie nach jedem einzelnen Auslesezyklus aufs neue eingeschrieben werden muss.
Die Feldeffekttransistoren können in diesem Typ von Speicheranordnungen beispielsweise durch sogenannte Schichtfeldeffekttransistoren bzw. JFETs gebildet werden, in denen das Gate-Gebiet, das die Leitfähigkeit durch das Kanalgebiet steuert, durch einen gleichrichtenden Übergang, beispielsweise einen pn-übergang vom Kanalgebiet getrennt ist. Speicher, die aus dieser Art von Elementen aufgebaut sind, sind u.a. in dem Artikel von Raymond A. Pleald and David A. Hodges mit dem Titel "Multilevel Random Access
25N Memory Using One Transistor Per Cell" aus IEEE Journal of Solid State Circuits, Heft SC 11, Nummer 4, August 1976, Seiten 519/528 beschrieben worden. Die Information wird au<f einem .elektrisch schwebenden Gate-Gebiet, das in der
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Sperrichtung vorgespannt ist, gespeichert. Das Verarmungsgebiet, das sich im Gate-Gebiet und im Kanalgebiet erstreckt, und dessen Grosse durch den Ladungszustand des Gate-Gebietes bestimmt wird, bestimmt den Widerstand des Kanalgebietes. Der Ladungszustand kann durch Messung des Widerstandes im Kanalgebiet ausgelesen werden.
Statt der Schichtfeldeffekttransistoren können für das betreffende Ziel auch tiefe Verarmungsfeldeffektstrukturen angewandt werden, in denen das Gate-Gebiet nicht durch einen pn—Übergang sondern durch eine isolierende Schicht vom Kanalgebiet getrennt ist und durch einen auf der isolierenden Schicht angebrachten Leiter, mit dessen Hilfe im darunterliegenden Kanalgebiet ein Verarmungsgebiet induziert wird. Ladungsinformati on kann auf dieselbe Art und Weise wie in ladungsgekoppelten Anordnungen in diesen Verarmungsgebieten gespeichert werden, die Grosse des Verarmungsgebietes bestimmen und damit die Leitfähigkeit im Kanalgebiet des Feldeffekttransistors steuern und zwar auf dieselbe Art und Weise wie obenstehend für Schichtfeldeffekttransxstoren beschrieben wurde.
Wie bereits erwähnt, ist in Speicheranordnungen von dem Typ, auf den sich die Erfindung bezieht, nicht notwendig, nach jedem Auslesen die Information aufs neue einzuschreiben und zwar durch den nicht-destruktiven
2'5 Charakter des Auslesens. Die Zeit, während der die Information beibehalten wird, wird durch Leckströme bestimmt. Die Grosse der Leckströme in den Ladungsspeichergebieten Wird insbesondere durch.die Konzentration von Erzeugungs-
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Zentren im Halbleiterkörper oder wenigstens in dem das Ladungs speicliergebie t bildenden Verarmungs gebiet bestimmt. Die Leckströme können im allgemeinen so klein gehalten werden, dass die Zeitintervalle, in denen die Information durch Lecken verschwinden kann, so gross sind, dass es für viele Anwendungen nicht notwendig ist, die Information zwischenzeitlich aufzufrischen. Wie in der obengenannten Veröffentlichung angegeben ist, können insbesondere kleine Leckströme erhalten werden, wenn die Zone, die das Gate-Gebiet des Transistors bildet, völlig im Halbleiterkörper vergraben ist, weil meistens die Konzentration von Erzeugungszentren in der Masse des Halbleiterkörpers sehr klein ist oder wenigstens viel kleiner als die Konzentration von Oberflächenzentren.
In vielen Anwendungen ist es jedoch erwünscht, die gespeicherte Information während längerer Zeiten als durch die Leckströme erlaubt werden, beizubehalten. Die Erfindung bezweckt u.a. ein Speicherelement zu schaffen, in dem Information in Form elektrischer Ladung gespeichert werden kann, die ein oder mehrere Male nicht-destruktiv ausgelesen werden kann und die mit Hilfe im Element selbst vorhandener Mittel auf einfach Weise mindestens einmal oder gegebenenfalls periodisch aufgefrischt werden kann. Die Erfindung bezweckt weiter einen Speicher mit beliebigem Zugriff zu schaffen, in dem die Information in Form diskreter Pakete elektrischer Ladung in einzelnen Speicherelementen gespeichert, nicht-destruktiv ausgelesen und ein oder mehrere Male aufgefrischt werden kann und zwar
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mit Hilfe von Mitteln, die sich im wesentlichen wenigstens in den Elementen selbst und daher nicht in der Peripherie-Elektronik befinden.
Die Erfindung liegt u.a. die Erkenntnis zugrunde, dass bei Anwendung von Speicherelementen von dem Typ, auf den sich die Erfindung bezieht, auf Zellenpegel bereits 'Ausgangssignale erhalten werden können, die eine ausreichend grosse Amplitude haben um abhängig von der gespeicherten Information einen Schalter zu steuern, über den elektrische Ladung im Speicherelement zu- bzw. abgeführt werden kann zum Einschreiben von Information und dass ein derartiger Schalter, ausgebildet in Form eines Feldeffekttransistors mit isolierter Gate-Elektrode auf sehr gedrängte ¥eise in jedem Speicherelement integriert werden kann.
Daher ist eine Halbleiteranordnung der eingangs beschriebenen Art nach der Erfindung dadurch gekennzeichnet, dass das Element einen Feldeffekttransistor, weiter als zweiter Feldeffekttransistor bezeichnet, mit isolierter Gate-Elektrode enthält, der gegenüber dem ersten Feldeffekttransistor vom komplementären Leitungstyp ist, und der zwei Hauptelektrodengebiete enthält, von denen das eine durch denjenigen Teil des Halbleiterkörpers gebildet wird, der das genannte Ladungsspeichergebiet bildet und das andere Hauptelektrodengebiet durch ein in der Nähe des Speichergebietes liegendes zweites Oberflächengebiet gebildet wird, wobei der zweite Feldeffekttransistor mindestens eine gegenüber der Oberfläche des Halbleiterkörpers isolierte Gate-Elektrode enthält, die mit einem der Hauptelektrodengebiete
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des ersten Feldeffekttransistors elektrisch gekoppelt ist. ¥ie aus der beiliegenden Figurbeschreibung noch hervorgehen wird, wenn detaillierter auf die Wirkungsweise der Anordnung eingegangen wird, kann die gespeicherte Information dadurch aufgefrischt werden, dass zunächst das Verarmungsgebiet oder das Ladungsspeichergebiet rückgestellt wird, d.h. in einen derartigen Zustand gebracht wird, das wenigstens beim Fehlen von Signalladungsträgern ein relativ grosses Verarmungsgebiet gebildet wird. Dar— aufhin können abhängig von der ausgelesenen Information, die durch das Potential der isolierten Gate-Elektrode des zweiten Feldeffekttransistors dargestellt wird, und bestimmt, ob der zweite Feldeffekttransistor wohl bzw. nicht leitend ist, über den zweiten Feldeffekttransistor wohl bzw. keine Ladungsträger in das Ladungsspeichergebiet strömen. Diese Bearbeitung kann beliebig oft und zu jedem dazu geeigneten Augenblick durchgeführt werden, wodurch sehr lange Speicherzeiten möglich sind. Weil Leckströme in einer Anordnung nach der Erfindung keinen beschränkenden Faktor mehr zu bilden brauchen was die Länge der Speicherzeit anbelangt, können zum Erhalten langer Speicherzeiten für die Speichergebiete statt vergrabener Zonen Oberflächenzonen verwendet werden. Für die Herstellung der Anordnung kann dies eine wesentliche Vereinfachung bedeuten.
Im Grunde kann die Auffrischwirkung nach jedem Lesezyklus durchgeführt werden. Oft ist es beispielsweise wegen der Geschwindigkeit erwünscht, die Auffrischbearbeitung jeweils erst nach eim- bestimmten Anzahl Male
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auslesen zu wiederholen*
Eine bevorzugte Ausführungsform einer erfindungsgemässen Halbleiteranordnung die, u.a. den Vorteil bietet, dass sie sich wegen der gedrängten Struktur dazu eignet, in grossen Anzahlen in grossen Speichern monolithisch integriert zu werden, weist das Kennzeichen auf, dass die Hauptelektrodengebiete des ersten Feldeffekttransistors beide durch an die Oberfläche grenzende Zonen des einen Leitungstyps gebildet werden und das zweite Oberflächen— gebiet, das das genannte andere Hauptelektrodengebiet des zweiten Feldeffekttransitors mit isolierter Gate-Elektrode bildet, auf der Oberfläche gesehen, zwischen den genannten beiden.Hauptelektrodengebieten des ersten Feldeffekttransitors liegt.
Das zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors kann beispielsweise durch ein im Oberflächengebiet des einen Leitungstyps induziertes "Verarmungsgebiet gebildet werden, das wenigstens teilweise mit Minorität sladungs trägern aufgefüllt werden kann, d.h. mit Ladungsträgern, die für den entgegengesetzten Leitungstyp spezifisch sind. Vorzugsweise wird das genannte zweite Hauptelektrodengebiet durch eine Oberflächenzone des zweiten Leitungstyps gebildet und zwar zum Erhalten niedriger Reihenwiderstände in der Strömungsstrecke des zweiten Feldeffekttransistors.
Diese Zone kann mit Vorteil innerhalb des Kanalgebietes des ersten Feldeffekttransistors angebracht werden und damit ein zweites Gate-Gebiet des ersten Feldeffekttransistors bilden. Mit Hilfde dieses zweiten Gate-Gebietes kann der
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erste Feldeffekttransistor nach Wunsch geschlossen werden auch in denjenigen Fällen, wo die Information darstellende Ladung im Verarmungsgebiet, das das Ladungsspeichergebiet bildet, einen derartigen ¥ert hat, dass der Transistor nicht geschlossen bzw. gesperrt ist durch dieses Verarmungsgebiet. In dem Falle eines Speichers mit einer Vielzahl von Speicherelementen kann dieses zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors in jeder Zelle mit Vorteil zum selektieren beim Auslesen angewandt werden.
Eine wichtige weitere bevorzugte Ausführungsform einer erfindungsgmässen Halbleiteranordnung weist dazu das Kennzeichen auf, dass derjenige Teil des Halbleiterkörpers, der das genannte Ladungsspeichergebiet bildet, an der Oberfläche mit einem kapazitiven Anschluss in Form eines leitenden Gebietes versehen ist, das durch einen sperrenden übergang vom genannten Teil des Halbleiterkörpers getrennt ist. Mit Hilfe dieses kapazitiven Anschlusses können wichtige Bearbeitungen, wie beispielsweise Löschen, (Rückstellen) oder, im Falle von Speichern, Selektieren, durchgeführt werden. Für den kapazitiven Anschluss kann auf einfache Weise eine über dem Speichergebiet angebrachte und davon durch eine zwischenliegende isolierende Schicht getrennte leitende Schicht aus beispielsweise Metall oder dotiertem niedergeschlagenem polykristallinem Silizium verwendet werden.
Der erste Feldeffekttransitor kann durch einen
Schichtfeldeffekttransistor mit einem elektrisch schwebenden Gate—Gebiet gebildet werden, das das genannte Ladungsspeicher-
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gebiet bildet und das durch einen fleichrichtenden Übergang vom Kanalgebiet getrennt ist. Das Gate-Gebiet kann dabei durch eine im Oberflächengebiet des einen Leitungstyps angebrachte Oberflächenzone des zweiten Leitungstyps gebildet werden, die einen pn-übergang mit dem Kanalgebiet bildet. Mit Vorteil kann im Gate-Gebiet eine Zone des ersten Leitungstyps angebracht werden und zwar zum Erhalten eines kapazitiven Anschlusses. Vorzugsweise wird jedoch das Gate-Gebiet mit einer Isolierschicht bedeckt, auf der eine leitende Schicht, die mit der isolierenden Schicht als Dielektrikum mit dem Gate-Gebiet kapazitiv'gekoppelt ist, niedergeschlagen wird.
In einer anderen Ausführungsform wird der erste Feldeffekttransistor durch einen Feldeffekttransistor vom Verarmungstyp gebildet mit einem Gate-Gebiet in Form einer leitenden Schicht, die durch eine zwischenliegende isolierende Schicht vom Kanalgebiet isoliert ist. Mit Hilfe dieses isolierenden Gate-Gebietes kann in dem darunter liegenden Kanalgebiet ein Verarmungsgebiet induziert werden, das sich von der Oberfläche im Kanalgebiet erstreckt und das genannte Ladungsspeichergebiet bildet, in dem Information in Form von Minoritätsladungsträgern gespeichert werden kann. In dieser Ausführungsform, in der die Information nicht im Gate-Gebiet selbst sondern in dem gegenüber demselben elektrisch isolierten Teil des Halbleiterkörpers gespeichert wird, kann das Gate-Gebiet unmittelbar mit einem ohmschen Anschluss versehen werden.
Die Erfindung ist insbesondere von Bedeutung für Speicher mit beliebigem Zugriff mit einem Halbleiter-
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körper, der an einer Oberfläche mit einem Leitersystem von ¥ort- und Bitleitungen versehen ist, die an der Stelle der Kreuzungen mit Speicherelementen in einem darunter liegenden ObeTflächengebiet des Halbleiterkörpers des im wesentlichen einen Leitungstyps elektrisch gekoppelt sind, die je einen Feldeffekttransitor, weiter als erster Feldeffekttransistor bezeichnet, enthalten, mit zwei Hauptelektrodengebieten vom einem Leitungstyp und einem dazwischenliegenden Kanalgebiet vom einen Leitungstyp und mit einem in der Nähe der Oberfläche liegenden Gate-Gebiet, mit dessen Hilfe ein sich im' Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper gebildet werden kann, der ein Ladungsspeichergebiet bildet, in dem Information in Form elektrischer Ladung gespeichert werden kann, welche Information nicht destruktiv ausgelesen werden kann, wobei die Bitleitungen mit einem ersten Hauptelektrodengebiet der Feldeffekttransistoren und die Wortleitungen mit einem Gate-Gebiet der ersten Feldeffekttransistoren gekoppelt sind. 'Nach der Erfindung weist eine derartige Anordnung das Kennzeichen auf, dass jedes Element einen zweiten Feldeffekttransistor mit isolierter Gate-Elektrode enthält, der gegenüber dem ersten Feldeffekttransistor vom komplementären Leitungstyp ist, und der zwei Hauptelektrodengebiete enthält, von denen das eine durch denjenigen Teil des Halbleiterkörpers gebildet wird, der im Betrieb das genannte Ladungsspeichergebiet bildet und das andere Hauptelektroderigebiet durch ein in der Nähe liegendes zweites Oberflächengebiet gebildet wird, wobei die zweiten Feld-
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effekttransistoren je eine isolierte Gate-Elektrode enthalten, die mit einer zugeordneten Bitleitung verbunden ist. Eine bevorzugte Ausfuhrungsform, die insbesondere eine gedrängte Struktur aufweist, weist das Kennzeichen auf, dass das zweite Oberflächengebiet, das das genannte andere Hauptelektrodengebiet des zweiten Feldeffekttransistors in jedem Speicherelement bildet, durch eine Oberflächenzone des zweiten Leitungstyps gebildet wird, die auf der Oberfläche gesehen, zwischen den Hauptelektrodengebieten des ersten Feldeffekttransistors liegt.
Eine bevorzugte Ausfuhrungsform, die den Vorteil einer besonders gedrängten Konfiguration bietet, weist das Kennzeichen auf, dass das zweite Oberflächengebiet, das das genannte andere Hauptelektrodengebiet des zweiten Feldeffekttransistors in jedem Speicherelement bildet, durch eine Oberflächenzone des zweiten Leitungstyps gebildet wird, die, auf der Oberfläche gesehen, zwischen den Hauptelektrodengebieten des ersten Feldeffekttransistors liegt. Eine weitere bevorzugte Ausführungsform weist das Kennzeichen, auf, dass die Speicherelemente an den Seiten parallel zu der Hauptstromrichtung der ersten Feldeffekttransistoren durch dielektrische Gebiete begrenzt werden, die sich von der Oberfläche über wenigstens einen Teil der Dicke des Oberflächengebietes des einen Leitungstyps im Halbleiterkörper erstrecken.
Das dielektrische Gebiet wird beispielsweise durch Siliziumoyd, das bei Verwendung eines Halbleiterkörpers aus Silizium, auf einfache ¥eise dadurch erhalten werden kann, dass der Halbleiterkörper örtlich oxydiert wird. Durch Anwendung einer
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derartigen dielektrischen Isolierung können Feldeffektstrukturen hergestellt werden, die sich insbesondere dazu eignen, in sehr grossen Anzahlen monolithisch integriert zu werden, zu grossen Speichern, wie sich dies aus der Figurbeschreibung- ergeben wird.
Eine bevorzugt Ausführungsform weist das Kennzeichen auf, dass die ¥ortleitungen eine Anzahl leitender Bahnen aufweisen, die je einen kapazitiven Anschluss derjenigen Teile des Halbleiterkörpers bilden, die im Betrieb die Ladungsspeichergebiete der Speicherelemente bilden, die elektrisch gemeinsam mit ein und derselben ¥ortleitung verbunden sind. Eine weitere bevorzugte Ausführungsform weist das Kennzeichen auf, dass die Anordnung eine zweites System von Wortleitungen enthält, die jeweils mit den genannten anderen Hauptelektrodengebieten der zweiten Feldeffekttransistoren zu ein und demselben Wort gehörenden Speicherelementen verbunden sind, wobei die genannten anderen Hauptelektrodengebiete durch je eine Oberflächenzone des zweiten Leitungstyps gebildet werden, die innerhalb des Kanalgebietes des zugeordneten ersten Feldeffekttransistors liegt. In dieser Ausführungsform bildet jeder erste Feldeffekttransistor eine Tetrodenstruktur mit zwei Gate-Gebieten, von denen eines als Informationsspeichergebiet, angewandt werden kann und das andere, das zugleich ein zweites Hauptelektrodengebiet des z\vreiten Feldeffekttransistors bildet, zur Selektion verwendet werden kann. "Wegen des verfügbaren Raumes werden die Zellen derart ausgerichtet, dass die Vortl'eitungen sich quer zu der längsten Achse der Elemente er-
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strecken. Daher ist eine weitere bevorzugte Ausführungsform dadurch, gekennzeichnet, dass die dielektrischen Gebiete durch Streifen gebildet werden, die auf der Oberfläche gesehen, sich im wesentlichen parallel zu der Bitleitung erstrecken und im Oberflächengebiet des einen Leitungstyps streifenförmige Inseln definieren, die je die einer Bitleitung zugeordneten Speicherelemente enthalten, die derart ausgerichtet sind, dass die Hauptstromrichtung jedes der genannten ersten Feldeffekttransistoren im wesentlichen parallel zu der Richtung ist, in der sich die Bitleitungen erstrecken. Eine weitere bevorzugte Ausführungsform ist dadurch gekennzeichnet, dass die Anordnung ein zweites System von Wortleitungen enthält, die jeweils mit den genannten anderen Hauptelektrodengebieten der zweiten Feldeffekttransistoren ein und demselben Wort zugeordneter Speicherelemente verbunden sind, wobei die genannten anderen Kauptelektrodengebiete durch je eine Oberflächenzone des zweiten Leitungstyps, die innerhalb des Kanalgebietes des zugeordneten ersten Feldeffekttransistors liegt, gebildet werden.
Eine Halbleiteranordnung, wie diese obenstehend beschrieben ist, kann mit Schaltungsmitteln zum Löschen, Schreiben und Lesen des bzw. jedes Speicherelementes versehen werden, wobei durch das Löschen das Gate-Gebiet des
2-5 ersten Feldeffekttransistors des bzw. jedes Speicherelementes auf ein Potential gebracht wird, bei dem im Halbleiterkörper ein Verarmungsgebiet gebildet wird, das sich bis in das Kanalgebiet des ersten Feldeffekttransistors erstreckt und
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ein Ladungsspeichergebiet bildet zum Speichern von Information darstellender elektrischer Ladung, wobei beim Schreiben der isolierten Gate-Elektrode des zweiten Feldeffekttransistors Eingangs signale zugeführt v/erden, welcher Transistor mit einem der Hauptelektrodengebiete des ersten Feldeffekttransistors elektrisch verbunden ist, wodurch über den zweiten Feldeffekttransistor eine durch das Eingangssignal bestimmte Menge elektrischer Ladung in das genannte Ladungsspeichergebiet eingeführt werden kann, die für die Grosse des gebildeten Verarmungsgebietes im Kanalgebiet des ersten Feldeffekttransistors bestimmend ist, wobei beim Lesen wenigstens periodisch an die Hauptelektrodengebiete des ersten Feldeffekttransistors derartige Spannungen angelegt werden, dass beim gegebenen Ladungszustand des Ladungsspeichergebietes das genannte isolierte Gate-Elektrodenpotential Werte annehmen kann, die den genannten Eingangssignalen entsprechen, wodurch durch periodische Wiederholung des Lösch-/Schreibzyklus der Ladungszustand des Ladungsspeichergebietes periodisch aufgefrischt werden kann.
Eine bevorzugte Ausführungsform weist das Kennzeichen auf, dass das Verarmungsgebiet, das das genannte Ladungsspeichergebiet bildet, wenigstens beim Fehlen von Ladungszufuhr über den zweiten Feldeffekttransistor eine derartige Ausgedehntheit hat, dass das darunterliegende Kanalgebiet des ersten Feldeffekttransistors völlig abgeschnürt ist, wodurch der Transistor gesperrt ist. Eine weitere bevorzugte Ausführungsform weist das Kennzeichen auf, dass Mittel vorhanden sind zum Sperren des ersten FeId-
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effekttransistors, nachdem die Information im Ladungsspeichergebiet eingeschrieben worden ist und zum Entsperren, wenn diese Information ausgelesen werden muss. Eine bevorzugte Ausführungsform, die dabei den Vorteil bietet, dass die Anzahl Spannungspegel der im Betrieb anzulegenden Taktimpulse beschränkt bleibt, weist das Kennzeichen auf, dass die Oberflächenzone des zweiten Leitungstyps, die das genannte zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors bildet und innerhalb des Kanalgebietes des ersten Feldeffekttransistors des bzw. jedes Speicherelementes liegt, zu den genannten Mitteln gehört, mit deren Hilfe der erste Feldeffekttransistor gesperrt werden kann und zwar unabhängig von der eingeschriebenen Information und mit einer Spannungsquelle verbunden ist, mit der der pn-übergang zwischen dieser Oberflächenzone und dem Kanalgebiet des.ersten Feldeffekttransistors in der Sperrichtung vorgespannt werden kann. Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigen
- Fig. 1 eine Draufsicht eines Teils einer erfindungsgemässen Anordnung,
Fig. 2 einen Schnitt gemäss der Linie H-II aus Fig. 1,
Fig. 3 einen Schnitt gemäss der Linie III-III 2.5 aus Fig. I ,
Fig. h einen Schnitt gemäss der Linie rv-IV in Fig. 1,
ν Fig. 5 das Taktimpulsdiagramm als Funktion der
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Zeit t der Taktspannungen, die im Betrieb an die Wortleitungen der Anordnung nach Fig. 1 angelegt werden,
Fig. 6 das Potential als Funktion der Zeit t des schwebenden Gate-Gebietes der Anordnung nach Fig.1 im Betrieb, Fig. 7 das Potential der Bitleitungen als Funktion der Zeit t der Anordnung nach Fig. 1 im Betrieb,
Fig. 8 eine elektrische Schaltungsanordnung einer Zelle der in Figur 1 dargestellten Anordnung, Fig. 9 eine Draufsicht eines Teiles eines zweiten Ausführungsbeispiels einer Anordnung nach der Erfindung,
Fig. 10 einen Schnitt gernäss der Linie X-X in Fig. 9,
Fig. 11, einen Schnitt gemäss der Linie XI-XI in Fig. 9,
Fig. 12 einen Schnitt gemäss der Linie XII-XII in Figur 9·
Fig. 13 einen Schnitt gemäss der Linie XIII-XIII in Fig. 9,
Fig. 14 eine Zelle der Anordnung nach Fig. 9 in einer elektrischen Schaltungsanordnung,
Fig. 15 ein Taktimpulsdiagramm als Funktion der Zeit t von Taktspannungen, die im Betrieb von der Quelle 28 nach Figur 1^1 geliefert werden,
Fig. 16 das Taktimpulsdiagrainm von Takt spannungen, die im Betrieb von der Quelle 29 geliefert werden,
Fig. 17 das Potential der Bitleitung h in Fig. 14
im Betrieb als Funktion der Zeit t,
Fig. 19 - Fig. 22 Schnitte entsprechend dem Schnitt
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nach Fig. 10 durch eine Zelle der Anordnung nach Fig. 9» während einiger Stufen der Herstelling,
Fig. 23-25 Schnitte durch eine Zelle der Anordnung nach Fig. 9 während einiger Herstellungsstufen, wobei ein anderer Prozess angewandt wird,
Fig. 26 einen Schnitt durch ein drittes Ausführungsbeispiel einer erfxndungsgemässen Anordnung.
Es sei bemerkt, dass die Figuren schematisch und nicht massgerecht dargestellt sind. Ausserdem sind in den Draufsichten nach den Figuren 1 und 9 nur Zonen und Gebiete im Halbleiterkörper und auf dem Halbleiterkörper angebrachte Leiterspuren dargestellt. Dielektrische Schichten, die die Oberfläche des Halbleiterkörpers bedecken, sind deutlichkeitshalber in den Figuren nicht dargestellt.
Die Figuren Λ-h zeigen als Beispiel eine Draufsicht bzw. eine Anzahl Schnitte durch einen Teil einer Halbleiterspeicheranordnung mit beliebigem Zugriff bzw. RAM (Random Access Memory) mit einer Vielzahl Speicherelemente, die in einem gemeinsamen Halbleiterkörper 1 untergebracht sind und eine monolithische integrierte Schaltung bilden. Vorzugsweise wird für den Halbleiterkörper 1 Silizium gewählt, weil die Technik zur Herstelling integrierte!1 Siliziumschaltungen am weitesten fortgeschritten ist. Der Körper enthält eine an die Oberfläche 2 grenzende relativ dünnen Halbleiterschicht 2>5 des einen Leitungstyps, beispielsweise aus η-leitendem Silizium. Die Schicht 6 wird auf der Unterseite durch einen sperrenden Übergang 15 zwischen der Schicht 6 und einem Trägerköi-per begrenzt, der vorzugsweise aus p-leitendem Silizium besteht,
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aber der auch aus einem anderen Halbleitermaterial oder aber aus isolierendem Material wie Aluminiumοxyd bestehen kann.
Der Siliziumkörper -1 ist auf der Oberfläche 2 mit Wortleitungen versehen, die durch die Leiterspuren 3 gebildet werden, die in den Zeichnungen nach Fig. 1 und 2 sich von links nach rechts erstrecken und mit Bit/Sense-Leitungen 4, die sich in einer Richtung quer zu den Wortleiturigen 3 erstrecken. Die Bitleitungen 4 enthalten je zwei Leiterspuren, die zum Unterschied jeweils mit den Bezugszeichen 4a und 4b versehen sind. Die Leiterspuren 4a, 4b können ausserhalb des in den Figuren dargestellten Teils der Speicheranordnung miteinander verbunden sein. In Figur 2 ist dies auf schematische ¥eise durch die Verbindung 5 dargestellt. In einer spezifischen Ausführungsform werden die Wortleitungen 3 durch Aluminiumstreifen gebildet, während die Bitleitungen 4 aus Halbleitermaterial bestehen, beispielsweise wenigstens teilsweise aus polykristallinem Silizium,das mit einer Verunreinigung zum Erhalten eines ausreichend niedrigen spezifischen Widerstandes dotiert worden ist. Die Wort- und Bitleitungen sind durch eine zwischenliegende dielektrische Schicht 21, im vorliegenden Ausführungsbeispiel aus Siliziumoxyd, gegeneinander isoliert.
An der Stelle der Kreuzungen sind die Wort- und Bitleitungen 3> 4 mit Speicherlementen gekoppelt, die (wenigstens im wesentlichen) in dem darunterliegenden Oberflächengebiet 6 im wesentlichen des einen Leitungstyps angebracht sind. In dem beschriebenen Beispiel wird für den genannten einen Leitungsfcyp der n-Leitungstyp gewählt aber es düifte einleuchten, dass das Oberflächengebiet 6 auch aus
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p-leitendem Halbleitermaterial bestehen kann, wobei die
Leitungstypen der im Körper 1 vorhandenen weiteren Zonen
und Gebiete ebenfalls umgekehrt werden müssen ebenso wie
die Polarität der im Betrieb anzulegenden Spannungen.
Der in Figur 1 dargestellte Teil der Speicheranordnung enthält 6 Elemente, die durch C-C^ bezeichnet sind und die in einem System von Reihen und Spalten gegliedert
worden sind, die -dadurch erhalten werden können, dass der
in Figur 1 dargestellte Teil an den vier Seiten durch
Spiegelung weiter ausgebaut wird. Jedes der Elemente bzw.
Zellen C Λ-0, enthält einen ersten Feldeffekttransistor mit
ι ο
zwei η-leitenden Hauptelektrodengebieten 7> 8 die die Source- und Drain-Gebiete bilden können. Das Gebiet 8 bildet, wie
aus Figur 1 und 2 hervorgeht, ein gemeinsames Source- oder
Drain-Gebiet dieser Feldeffekttransistoren, die weiter je ein Gate-Gebiet in Form einer an die Oberfläche grenzenden Zone 9 enthalten. In Figur 1 sind die·ρ—leitenden Gebiete deutlichkeitshalber schraffiert dargestellt.
• Die Feldeffekttransistoren 7> 8, 9 werden in diesem Ausführungsbeispiel als durch Schichtfeldeffekttransistoren
gebildet, deren Gate-Elektrode durch einen gleichrichtenden
Übergang von dem Kanalgebiet 10 zwischen den Hauptelektrodengebieten 7» 8 getrennt ist. Die Wirkungsweise der Schichtfeldeffekttransistoren in Speichern ist u.a. in der bereits
obenstehend genannten Veröffentlichung beschrieben worden und ist im Grunde wie folgt: mit Hilfe des elektrisch schwebenden p-leitenden Gate-Gebietes 9 kann im Körper 1 ein Verarmungsgebiet induziert werden, das sich zum Teil im Gate-Gebiet 9 und
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zum Teil im Kanalgebiet 10 erstreckt und die Leitfähigkeit bzw. Konduktanz im Kanalgebiet 10 steuert. Dieses Verarmungsgebiet kann dadurch erhalten "werden, dass auf irgendeine Weise negative Ladung im Gate-Gebiet gespeichert wird. Dadurch, dass
■ 5 das Gate-Gebiet 9 nicht mit einer elektrischen Verbindung versehen ist, über die diese negative Ladung neutralisiert werden kann, kann das Verarmungsgebiet während einer gewissen im wesentlichen nur durch Leckströme bestimmten Zeit beibehalten werden. ¥enn daraufhin positive Ladung in das Verarmungsgebiet gebracht wird, kann die Grosse des Verarmungsgebietes und damit der Widerstand im Kanalgebiet geändert werden. Das Schreiben binärer Signale kann nun wie folgt stattfinden: die Speicherstellen werden zunächst dadurch gelöscht, dass an die Gate-Gebiete 9 ein derart negatives Potential angelegt wird, dass ein Verarmungsgebiet in den Kanälen 10 gebildet wird so dass wenigstens unter gewissen Umständen die Transistoren 7» 8, 9 nicht—leitend .sind. Der Ladungszustand der Gate—Gebiete kann in dieser Situation beispielsweise einer logischen "0" entsprechend gewählt werden. Die logische "1" kann dann dadurch geschrieben werden, dass an den gewünschten Speicherstellen eine bestimmte Menge positiver Ladung in den an dieser Stelle gebildeten Verarmungsgebieten gebildet wird, wodurch unter den genannten Umständen die zugeordneten Transistoren 7» 8, leitend sein werden. Die im Speicher eingeschriebene In— formation kann nicht-destruktiv auf einfache Weise dadurch ausgelesen werden, dass zwischen den Hauptelektrodengebieten 7, 8 die Leitfähigkeit (bzw. der Widerstand) des Kanals 10 bestimmt wird. Die Ausgangssignale können den Bitleitungen h
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entnommen werden. Dadurch, dass die Information nichtdestruktiv ausgelesen werden kann, kann eine sehr grosse Ladungsverstärkung erhalten werden. Ausserdem kann die Information oft mehrmals ausgelesen werden, ohne dass sie jeweils aufs neue eingeschrieben werden muss.
In der Halbleiteranordnung im betreffenden Ausführungsbeispiel kann die gespeicherte Information, die in bekannten Anordnungen im Laufe der Zeit infolge von Leckströmen verschwinden kann, auf Zellenpegel aufgefrischt werden ohne Anwendung äusserer d.h. ausserhalb der Zelle liegender beispielsweise in der Peripherie-Elektronik angeordneter Verstärker und dadurch unter Beibehaltung einer sehr gedrängten Struktur. Dazu ist jedes Element C..-CV mit einem zweiten Feldeffekttransistor mit isolierter Gate-Elektrode und von dem gegenüber den Transistoren 7> 8, 9 komplementären Leitungstyp, im Ausführungsbeispiel daher mit einem p-leitenden Kanal versehen. Dieser zweite Transistor enthält zwei Hauptelektrodengebiete, von denen das eine durch denjenigen Teil des Halbleiterkörpers 1 gebildet wird, der im Betrieb das genannte Ladungsspexchergebxet bildet. Im vorliegenden Fall, in dem die ersten Feldeffekttransistoren aus Schichtfeldeffekttransistoren bestehen, kann das genannte eine Hauptelektrodengebiet der zweiten Transistoren dem p-leitenden Gate-Gebiet dex" Transistoren 7> 8, 9 identifiziert werden. Das andere Hauptelektrodengebiet wird durch ein in der Nähe liegendes zweites Oberflächengebiet 11 gebildet.. Dieses Gebiet, das im Betrieb u.a. der Zone 9 Löcher muss liefern können, kann gegebenenfalls durch eine in dem η-leitenden Gebiet 6 induzierte
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an die Oberfläche 2 grenzende p-leitende Inversionsschicht gebildet werden. Hier besteht dieses Gebiet aus einer pleitenden dotierten Oberflächen zone 11. In Figur 1 sind zwei dieser Zonen 11, von denen die Linke für die Elemente in der Spalte C1, C_ und C„ gemeinsam ist und die Rechte für die Elemente der Spalte C. , C,,, C^ gemeinsam ist, schraffiert dargestellt.
Die genannten zweiten Feldeffekttransistoren enthalten mindestens eine isolierte Gate-Elektrode, die mit den Bitleitungen und folglich mit den zu den entsprechenden Speicherelementen C.-C/- gehören den Hauptelektrodengebieten 7 gekoppelt ist, wodurch die zweiten Transistoren geöffnet oder geschlossen werden können und zwar in Abhängigkeit von der in den Gebieten 9 gespeicherten Ladung. Dies Gate-Elektroden werden durch die Leiterspuren kh gebildet, die durch die dünne Oxydschicht 13 des darunterliegenden Kanalgebietes 12 von den zweiten Feldeffekttransistoren getrennt sind und über die Leiterspuren ha mit den Hauptelektrodengebieten 7 der Schichtfeldeffekttransistoren 7> 8, 9 leitend verbunden sind. Die zwei Leiterspuren 4b, die in Figur 1 dargestellt sind, bilden eine gemeinsame isolierte Gate-Elektrode für die Spalte von Speicherelementen, die zu C1, Cp und C„ gehören und eine gemeinsame Gate-Elektrode für die zweiten Feldeffekttransistoren, die zu den Spalte C. , C_ und C,- gehören.
¥ie aus Figur 1 und 2 hervorgeht, liegen die Gate-Elektroden kh über nur einem Teil der Kanalgebiete 12 der zweiten Feldeffekttransistoren und zwar nur über einem Teil, der an die p-leitenden Zonen 11 grenzt. Die Leitfähigkeit des
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des restlichen Teils des Kanalgebietes 12, der an die pleitenden Zonen 9 grenzt, kann mittels der Wortleitung 3 gesteuert werden, die ebenfalls durch die relative dünne isolierende Schicht 13 vom Kanalgebiet 12 getrennt ist. Die ■ Funktion der Wortleitungen 3 als isolierte Gate-Elektrode der genannten zweiten Feldeffekttransistoren dürfte sich ergeben, wenn auf die Wirkungsweise der Anordnung eingegangen wird. Untenstehend werden die zweiten Feldeffekttransistoren mit den Hauptelektrodengebieten 9» 11 und den isolierten Gate-Elektroden 4b, 3 als die Transistoren (9, 11, 4b, 3) bezeichnet werden.
Die Hauptelektrodengebiete 7 und 8 der Schichtfeldeffekttransistoren 7> 8, 9 grenzen an die Oberfläche 2 des Halbleiterkörpers 1. Die p-leitenden Oberflächenzonen 11, die das zweite Hauptelektrodengebiet de Feldeffekttransistoren (9 j 11 j 4b, 3) bilden, liegen,auf die Oberfläche 2 gesehen, zwischen den Hauptelektrodengebieten 7 und 8 der Schichtfeldeffekttransistoren (7, 8, 9). Die Transistoren (9, 11, 4b, 3) sind daher praktisch völlig in den zugehörenden Schichtfeldeffekttransistoren (7, 8, 9) integriert und erfordern dadurch relativ wenig zusätzlichen Raum innerhalb des Halbleiter körpers 1.
Die Speicherelemente C..-CV werden an den Seiten parallel zu der Hauptstromrichtung zwischen den Haupt elektroden-
25· gebieten 7 und 8 der Schichtfeldeffekttransistoren 7, 8, 9 innerhalb des Halbleiterkörpers durch dielektrische Gebiete begrenzt, die sich von der Oberfläche 2 über die ganze Dicke des Oberflächengebietes 6 in dem Halbleiterkörper 1 erstrecken.
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Anwendung des Dielektrikums 14 vereinfacht das Zusammenstellen grosser Anzahlen von Schichtfeldeffekttransistoren in einer gemeinsamen gedrängten integrierten Schaltung wesentlich. In konventionellen integrierten Schaltungen weisen die Gate-Gebiete derartiger Schichtfeldeffekttransistoren meistens eine geschlossene beispielsweise ringförmige Struktur auf, die eines der Hauptelektrodengebiete des Transistors umgibt. Durch die dielektrische Begrenzung der Schichtfeldeffektransistoren können die Gate-Gebiete 9 auf einfache Weise als Rechteckzonen ausgebildet werden, wie dies in Fig. 1 dargestellt ist, auf deren beiden Seiten die Hauptelektrodengebiete 7 und 8 liegen. Die Gate-Gebiete 9 können dabei ausserdem unmittelbar an das Gebiet 14 grenzen.
Das Gebiet Ik wird durch Silizium gebildet, das durch örtliches Oxydieren des Halbleiterkörpers erhalten worden ist. Im Ausführungsbeispiel erstreckt sich das Siliziumoxydgebiet Ik über die ganze Dicke der Schicht 6. In einer anderen Ausführungsform kann jedoch das Siliziumoxydgebiet 14 sich auch nur über einen Teil der Dicke der η-leitenden Schicht 6 erstrecken und für den restlichen Teil der Dicke der n-leitenden Halbleiterschicht 6 durch ein angrenzendes p-leitendes Gebiet ersetzt werden. Dabei muss selbstverständlich vermieden werden, dass derartige p-leitende Gebiete mit den p-leitenden Gate-Gebieten 9 Kurzschluss bilden können.
In der Draufsicht nach Fig. 1 ist die Grenze des im Halbleiterkörper 1 versenkten Oxyds Ik durch eine Strich-Kreuz-Linie angegeben.
Wie weiter aus Figur 1 hervorgeht, sind die Elemente
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C1-C,,, die zu der auf der linken Hälfte der Figur dargestellten Spalte gehören, spiegelsymmetrisch gegenüber den Elementen Cl-C/, die zu der auf der rechten Hälfte der Figur dargestellten Spalte gehören dargestellt Infolge dieser Spiegelsymmetrie kann die η-leitende Zone 8 ein gemeinsames Hauptelektrodengebiet für die beiden Spalten von Speicherelementen bilden, wodurch eine zusätzliche Verkleinerung der Struktur erhalten werden kann.
Zur Beschreibung der Wirkungsweise der Anordnung ist in Fig. 8 eine Zelle im Schnitt nach Figur 2 dargestellt mit den Spannungsquellen, die im Betrieb mit verschiedenen Teilen der Zelle verbunden werden. Es sei bemerkt, dass Werte für beispielsweise Schwellenspannungen und Abschnürspannungen der Transistoren von Parametern wie u.a. Dicke der Isollerschichten und von Kanalgebieten und Dotierungskonzentrationen der jeweiligen Halbleitergebiete abhängig sind. Die nachfolgenden Werte für Schwellen- und Abschnürspannungen, die daher im wesentlichen nur für eine spezifische Ausfuhrungsform der Anordnung gelten, werden nun dazu verwendet, die Wirkungsweise der Anordnung zu erläutern. Beim Erteilen von Werten
von Spannungen wird das Potential des Substrates 16 als Bezugsspannung verwendet; In"der Schaltungsanordnung nach Figur ist deswegen einfachheitshalber das Substrat 16 an Erde gelegt. Das η-leitende Hauptelektrodengebiet 8 der JFET
25· 7 j 8, 9 und das p-leitende Hauptelektrodengebiet 11 der IGFET • 9» 11» ^b, 3 werden an eine feste Spannung von beispeilsweise 10 V gelegt mittels der Spannungsquelle I7. Die Anordnung kann derart hergestellt werden, dass bei dieser Spannung von 10 V
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die Ab schnür spannung der JFET 7> 8» 9 (d.h. die Spannung, bei der der Kanal völlig abgeschnürt ist und der Transistor keinen Strom mehr führen kann) etwa 6,3 V ist, während die Schwellenspannung der IGFET (9, 11, 4b, 3) etwa 1 Volt ist. Der IGFET ist daher vom Verarmungstyp, d.h. dass der Transistor beim Fehlen eines Spannungsunterschiedes zwischen den.isolierten Gate-Elektroden 3, 4b einerseits und dem η-leitenden Gebiet und dem damit kurzgeschlossenen p—leitenden Gebiet 11 andererseits leitend ist. Die Wortleitung 3 ist mit einem Taktimpulsgenerator 18 verbunden. Die Spannungsimpulse, die vom Generator
18 geliefert werden, sind als Funktion der Zeit jt in Figur dargestellt. Die Bitleitung 4a, b ist mit einer Spannungsquelle
19 und mit einer Detektoranordnung 20 zum Auslesen verbunden. Das Potential der Bitleitung 4a, b ist in Figur 7 als Funktion der Zeit _t dargestellt. Das Potential des Information enthaltenden p-leitenden Gate-Gebietes 9 ist als Funktion der Zeit _t in Figur 6 dargestellt. Die Figuren 5-7 haben eine gemeinsame Zeitachse mit den jeweiligen Zeitpunkten t1-t8. Die unterschiedlichen Bearbeitungen können nun wie folgt stattfinden.
SCHREIBEN: Mit Hilfe der Quelle 19 wird an die Bitleitung 4 zwischen tO und t3 10 V oder I3 V angelegt entsprechend der logischen "0" bzw. einer logischen "1". Selbstverständlich könnte auch 10 V mit einem "1"- und 13 V mit einem "O"-Signal übereinstimmen. In Figur 7 ist das Potential der Bitleitung · durch eine Strich- Kreuzlinie angegeben, für den Fall 13 V und mit einer gezogenen Linie für den Fall 10 V and die Bitleitung beim Schreiben angelegt ist. Die Spannungsquelle 18 liefert Wortleitung 3 gleichzeitig die SpannungspegeI:
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tO 18 V
ti 10 V
t2 15 V
t3 11 V
Der Zyklus, dem das p-leitende Gate-Gebiet 9 gleichzeitig folgt, ist etwa wie folgt.
tO: Weil das Gate-Gebiet 9 mit der Wortleitung 3 kapazitiv stark gekoppelt ist, wird das Potential des Gate-Gebietes 9 im Grunde den Potentialsprüngen in der Wortleitung 3 folgen. Das Potential des Gate-Gebietes 9 kann jedoch nicht höher werden als 10 V weil sonst der pn-übergang zwischen dem p-leitenden Gate-Gebiet und dem η-leitenden Gebiet 6 in der Vorwärtsrichtung vorgespannt werden würde und Strom leiten würde, bis das Potential des Gate-Gebietes 9 wieder auf praktisch 10 V gesunken ist.
Es sei bemerkt, dass das schwebende Gate-Gebiet 9
nicht nur mit der Wortleitung 3 kapazitiv gekoppelt ist, sondern auch mit dem darunter liegenden η-leitenden Gebiet 10. Infolge der damit einhergehenden SpannungsSenkung wird die Zone 9 nicht genau dieselben Potentialsprünge machen wie die" Wortleitung 3· Einfachheitshalber ist dies in der nachfolgenden Beschreibung nicht berücksichtigt worden« In Wirklichkeit können die Potentialsprünge der Zone 9 daher etwas kleiner sein als entsprechend dem beschriebenen Zahlenbeispiel.
tA_: Die Wortleitung 3 sinkt auf 10 V. In dem Falle, wo an die Bitleitung h 13 V angelegt ist, ist der IGFET geschlossen und das Gate-Gebiet 9 kann im Grunde wieder denselben Potentialsprung machen wie die Wortleitung. In Figur 6 ist diesel" Potential-
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sprung durch Strich-Kreuz-Linien angegeben. Das Potential des Gate-Gebietes kommt auf etwa 2 V. Venn jedoch an die Bitleitung k eine Spannung von 10 V angelegt ist, wird der IGFET (9, 11, 4b, 3) geöffnet denn die Gate-Spannung, bei der dieser Transistor leitend wird, beträgt 11 V. Über den IGFET könnei Löcher vom p-leitenden Gebiet 11 (Source) zum Gate-Gebiet (Drain) ströjnen. Das Potential des Gate-Gebietes 9 (in Fig. durch eine gezogene Linie angegeben) entspricht etwa nach wie vor der Spannung des Gebietes 11, deswegen etwa 10 V.
tj2: Die Quelle 18 liefert der Wortleitung einen Spannungsimpuls entsprechend 15 V, wodurch in beiden Fällen der IGFET (9, 11» ^b, 3) wieder geschlossen wird. In dem Fälle, wo das Potential des schwebenden Gate-Gebietes bereits 10 V betrug, kann das Gate-Gebiet nicht weiter mehr in Potential steigen, weil sonst der pn-übergang mit dem Gebiet 6 wieder geöffnet wird. In diesem Falle bleibt das Potential des Gate-Gebietes daher auf etwa 10 V stehen. Im anderen Fall, in dem jedoch die Spannung des schwebenden Gate-Gebietes etwa nur 2 V betrug, kann das Gate-Gebiet 9 dem Po.tentialsprurig an der Wortleitung im Gründe folgen. Die Spannung am Gate-Gebiet steigt auf etwa 7 V.
t3· Die Spannung an der Wortleitung sinkt auf etwa 11V. In beiden Fällen folgt das schwebende Gate-Gebiet 9 diesem Potentialsprung, d.h. in dem Falle, wo eine "0" eingeschrieben
25' wird, gelangt das Gebiet 9 auf etwa 6 V; wenn eine "1" geschrieben wird, gelangt das Gate-Gebiet 9 auf ein Potential von etwa 3 V, d.h. etwa 3 V niedriger als in der anderen Situation. In beiden Zuständen ist der JFET J, 8, 9, der bei
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einer Spannung von 6,5 V zu ist, geschlossen. Wenn nun an die Bitleitung h eine von 10 V abweichende Spannung angelegt wird, beispielsweise eine Spannung von 13 V, zum Auslesen einer anderen zu derselben Spalte wie die in Figur 8 dargestellte Zelle gehörenden Zelle, kann durch den JFET 7, 8, 9 kein Strom fliessen.
LESEN
t^j_: die zu einer zu wählenden Zelle gehörende Wortleitung 3 wird mit Hilfe der Spannungsquelle 18 auf etwa 14,5 V gebracht, während die zugehörende Bitleitung auf 13 V elektrisch aufgeladen wird. Infolge des Spannungsimpulses an der Wortleitung steigt das P tential des darunterliegenden Gate-Gebietes auf etwa 3 V·. In dem Falle , wo die gespeicherte Information eine "0" darstellt, steigt das Potential des Gate-Gebietes 9 von 6 V auf etwa 9,5V. In dieser Situation ist der JFET 7, 8, 9 offen und das Potential der Bitleitung k kann auf 10 V sinken. Diese Spannungsänderung kann mit Hilfe der auf schematische Weise dargestellten Detektoranordnung 20 detektiert werden. Im Falle, wo die gespeicherte Information eine !r1" darstellt, wird das Potential des Gate-Gebietes 9 infolge des Spannungsimpulses an der Wortleitung 3 von 2 V auf etwa 6,5 V ansteigen. In dieser Situation ist der JFET 7> 8, 9 noch gerade abgeschnürt, so dass die Spannung an der Bitleitung h nicht sinken sondern etwa 13 V bleiben wird.
Gleichzeitig mit der in Fig. 8 dargestellten Zelle können die in der zugeordneten Reihe (Wort) liegenden Zellen ausgelesen werden. Der Spannungsunterschi ed, der zwischen "0" und "1" vom Detektor 20 detektiert Werden kann, beträgt daher
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3 V. Dieser Unterschied ist sehr gross, so dass an die empfindlichkeit des Detektors 20' keine besonderen Anforderungen gestellt zu werden brauchen. Das Auslesen erfolgt ausserdem nicht destruktiv, d.h. dass die im Gate—Gebiet gespeicherte Information infolge des AusIeseVorganges nicht verlorengeht.
Das Auslesen kann deswegen solange dauern, dass Störsignale, die infolge anzulegender Spannungsimpulse im Ausgangssignal auftreten können, völlig oder wenigstens praktisch völlig abgeschwächt sind. Die Information kann ausserdem mehrere Male hintereinander ausgelesen werden. Dazu kann der JFET 7» 8, 9 nach dem Auslesen auf einfache Weise dadurch wieder geschlossen werden, dass an die Wortleitung 3 wieder eine Spannung entsprechend 11 V angelegt wird. AUFFKISCIIEN:
Die im Gate-Gebiet 9 gespeicherte Information kann infolge von Leckströmen im Laufe der Zeit verlorengehen. Für eine längere Speicherung der Information ist deswegen der Auffrischvorgang notwendig. Die Frequenz, mit der dieser Vorgang durchgeführt wird, wird durch die Grosse der Leckströme bestimmt, Mit dem häutigen Stand der Technologie scheinen Zeitintervalle von einigen zehn Millisekunden zwischen aufeinanderfolgenden AuffrIschvorgängen erzielbar. Im Betriebsplan der Figuren 5~7 wird ein derartiger Auffrischvorgang um Willen der Beschreibung der Wirkungsweise der Anordnung unmittelbar nach dem Auslesen der Zelle durchgeführt während des Zeitintervall t5-t8. Dabei wird der Umstand benutzt, das ebenso wie beim Einschreiben der Information beim Auslosen zwei Potentialwerte an der Bitleitung h -auftreten können, von denen einer grosser ist und der andere
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kleiner als die Schwellenspannung des IGPET 89, 11, kh, 3)* Der ursprüngliche Ladungszustand des LadungsSpeichergebietes 9 kann daher auf einfache ¥eise dadurch wiederhergestellt werden, dass während des Zeitintervalls t5~tS dieselben Taktimpulse wie während des Schreibintervalls tO-t3 an die Wortleitung 3 angelegt werden. Gleichzeitig mit der in Fig. 8 dargestellten Zelle können selbstverständlich auch die anderen zu demselben Wort gehörenden Zellen dem Auffrischvorgang ausgesetzt werden.
Die an Hand dieses Ausführungsbeispiels beschriebene Halbleiteranordnung kann mit Hilfe von für die Herstellung integrierter Schaltungen verfügbaren allgemein bekannten Techniken hergestellt werden. Ausgegang wird \rom p-leitenden Siliziumsubstrat 16, dessen Dicke etwa 25O /um unddessen
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Dotierungskonzentration etwa 2.7· 10 Akzeptoratome pro cm betragen. Das Oberflächengebiet 6 wird in Form einer auf dem Substrat 16 niedergeschlagenen η-leitenden epitaktische Schicht mit einer Dicke von etwa 2 /um und einer Dotierungskonzentration von etwa 5·10 Donatoren pro cm' angebracht. Statt durch Epitaxie kann das η-leitende Gebiet 6 auch durch Umdotierung eines Teils des p-leitenden Substrates 16 durch Implantation ionisierter Donatoren erhalten werden.
Daraufhin kann eine Oxydationsmaske angebracht werden und zwar in Form eines Musters aus beispielsweise Siliziumnifcrid, wonach der Halbleiterkörper einem Oxydationsvorgang ausgesetzt wird und zwar zum Erhalten des im Körper versenkten Oxydmusters 14 an der Stelle, wo der Körper 1 nicht durch das Silxzium·- nitridiauster maskiert wird. Die Art und Weise, wie ein Oxydmuster Ik erhalten werden kann, das praktisch über die ganze Dicke im
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Körper 1 versenkt ist, sind allgemein bekannt, so dass darauf an dieser Stelle nicht eingegangen zu werden braucht. Das versenkte Oxydmuster 14 kann in einer anderen Ausführungsform auch etwas über die Oberfläche 2 des Körpers 1 hinausragen. In einem folgenden Schritt wird die Oberfläche 2 mit einer Dotierungsmaske für die p-leitenden Gate-Gebiete und die p-leitenden Zonen 11 versehen. Diese p-leitenden Zonen können beispielsweise durch Diffusion oder Implantation von Boratomen mit einer relativ niedrigen Oberflächenkonzentration von etwa 2.10 Atomen/cm3 und einer Tiefe von etwa 0.5/um angebracht werden. Die Maske kann dann entfernt werden, wonach die Siliziumoxydschicht 13 gebildet wird, beispielsweise durch thermische Oxydation. Ein spezifischer Wert für die Dicke der Schicht 13 ist 0, 1 /um. Durch Ätzen wird die Schicht 13 wieder entfernt an Stellen, wo in einem folgenden Schritt die Streifen ha gebildet werden.
Daraufhin wird eine etwa 0.5/urn dicke Siliziumschicht auf dem Körper niedergeschlagen. Diese Schicht wird meistens eine polykristalline Struktur aufweisen, insofern sie auf Siliziumoxydschichten angebracht ist. Dort, wo die Siliziumoxydschicht 13 entfernt war, an der Stelle, wo die Streifen ka. gebildet werden müssen, kann die auf dem Material des Körpers 1 niedergeschlagene Siliziumschicht eine monokristallirie Struktur aufweisen.
.25 Mittels einer maskierten Atzbehandlung können aus der
genannten niedergschlagenen Siliziumschicht die Bitleitungen h gebildet werden. In einem folgenden Schritt können dann die -.n-1 eil enden Hauptelektrodengebiete 7» 8 angebracht werden,
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beispielsweise durch Diffusion von Phosphorafcomen. Gleichzeitig v/erden auch die mono- oder polykristallinen Streifen 4a, b dotiert. Die Dotierungskonzentration ist nicht kritisch und wird möglichst hoch gewählt und zwar zum Erhalten möglichst niedriger Reihenwiderständes. Die ii-leitenden Zonen 7 und 8 dürfen unmittelbar an die p-leitenden Zonen 9 bzw. 11 grenzen, weil die Durchgriffspannung des pn-Überganges zwischen den Zonen 7> 9 und zwischen den Zonen 8, 11 infolge der relativ niedrigen Dotierungskonzentration der p—Zonen relativ hoch ist.
Dit Bitleitungen h werden dann teilweise oxydiert und zwar zum Erhalten der Siliziumoxydschicht 21, die die Wort- und Bitleitungen an der Stelle der Kreuzungen isoliert. Die Dicke der Oxydschicht 21 beträgt beispielsweise etwa 0,3/um.
,In einem folgenden Schritt können in den vorhandenen Oxydschichten auf bekannte Weise Kontaktfenster geätzt werden, wonach eine Aluminiumschicht niedergeschlagen werden kann, aus der u.a. durch Ätzen die Wortleitungen 3 gebildet werden können, Zur Erhalten der richtigen Schwellenspannung für den IGFET (9, 11, kh, 3) kann gegebenenfalls im Kanalgebiet 12 des IGFET noch eine leichte p-Implantation durchgeführt werden (beispielsweise etwa 2.10 Atome/cm2).
Die Abmessungen der Speicherzellen können klein sein, weil infolge des nicht-destruktiven Aus leseVorganges die Informationsspeicherstellen sehr klein sein können, dies im Gegensatz beir.pie laweise zu 1 MOST-pi-o-Bi L-speichorn, in denen Information, die in verhä1tnlsmässig grossen Kondensatorem ge-
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speichert wird, wohl destruktiv ausgelesen wird. Eine Länge einer einzigen Zelle in einer Richtung parallel zu den Wortleitungen 3 gesehen (einschliesslich eines Teils des Oxydmusters 14) von etwa 22,5/um und einem Mittenabstand zwischen zwei aufeinanderfolgenden Zellen in derselben Spalte von etwa 12/um sind mit dem heutigen Stand der Technologie erzielbar.
Bei diesen Abmessungen ist pro Element daher etwa 2'/0 ,u m Halbleiteroberfläche notwendig, was bedeutet, dass es möglich ist, viele Tausende dieser Elemente in einem gemeinsamen Halbleiterkörper zu integrieren.
In dem obenstehend beschriebenen Ausführungsbeispiel werden von der Taktspannungsquelle 18 an die Wortleitungen 3 Taktimpulse angelegt mit vier verschiedenen Spannungspegeln, die zum Schreiben/Löschen und Selektieren der Speicherelemente notwendig· sind.
An Hand des nachfolgenden in den Figuren 9~^3 dargestellten Ausführungsbeispiels wird eine Wirkungsweise angegeben, wobei an die Wortleitungen Taktinipulse mit nur zwei Spannungspegeln angelegt werden können. Ausser in der Wirkungsweise weicht dieses Ausführungsbeispiel auch in der Struktur etwas von dem ersten Aus führuiigsbeispiel ab, wodurch wichtige weitere Vorteile in bezug auf die Form, in der die Speicherelemente in einer integrierten SchaLtung untergebracht werden, erhalten werden können. K infachlie i ( r.ha Lber sind in dein Zeichnungen der Figuren c)~ 13 für entsprechende Teile dieselben Bezugszeichen verwendet worden wie> in dem vorhergehenden Ausführungsbeispiel.
Wie noch näher erläutert wird, kann die Wirkungsweise dadurch vereinfacht worden, dass die SelekLion nicht ει η
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den Gate-Gebieten der JFET, die die Ladungsspeichergebiete bilden, sondern auf den zweiten Hauptelektrodengebieten 11 der IGFET durchgeführt wird. Diese Gebiete 11, die zwischen den Hauptelektrodengebieten 7» 8 und im Kanalgebiet 10 der JFET liegen, können als zweites Gate-Gebietes der JFET angewandt werden. Aus diesem Grunde werden die p-Zonen 11 im Betrieb nicht an ein festes Potential gelegt, wie im vorhergehenden Ausführungsbeispiel, sondern über eine in Fig. 10 auf schematische Weise dargestellte Verbindung 25 mit einem darüber liegenden Leiter 3b verbunden, der mit den Zonen ein System von Wortleitungen bilden. Es sei bemerkt, dass die Wortleitungen 3 in zwei Untersysteme aufgeteilt sind. Das eine Untersystem wird gebildet durch die Streifen 3a, die ebenso wie im vorhergehenden Ausführungsbeispiel über den Ladungsspeichergebieten 9 liegen, und je einen kapazitiven Anschluss für diese schwebenden Gebiete 9 bilden. Das andere System wird durch die Streifen 3b gebildet, die ausserhalb des in den Figuren dargestellten Teils mit den darunter liegenden pleitenden Zonen 11 verbunden sein können. Die Bit/Leseleitungen k enthalten je nur einen einzigen leitenden Streifen, der jeweils mit einem η-leitenden Hauptelektrodengebiet 7 der zu derselben Reihe gehörenden JFET-Strukturen kontaktiert ist und der zugleich die isolierte Gate-Elektrode der IGFET-Strukturen (9, 11, k) bildet.
Ein weiterer wichtiger Unterschied gegenüber dem vorhergehenden Ausführungsbeispiel liegt darin, dass die Längsrichtung der JFET-Strukturen (7, 8, 9, 11) d.h. die Richtung parallel zur Stromrlchtung zwischen den Hauptelektroden-
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gebieten 7 und 8, sich parallel zu den Bitleitungen k und quer zu den Wortleitungen 3 erstreckt. In dieser Ausführungsform werden Worte also durch Spalten von Speicherlementen gebildet. Die dielektrischen Gebiete Ik aus versenktem Siliziumoxyd, die in Figur 9 wieder durch Strich-Kreuz-Linien angegeben sind, bilden Streifen, die sich im wesentlichen parallel zu den Bitleitungen 4 erstrecken und im Halbleiterkörper 1 streifenförmige Inseln definieren, die zu ein und derselben Bitleitung gehörende Speicherelemente enthalten. Die Streifen 14 erstrecken sich, wie aus Fig. 9 hervorgeht, nicht kontinuierlich über die ganze Matrix, sondern weisen Unterbrechungen auf, über die die nleitenden Gebiet 8 und angrenzend die p-leitenden Zonen 11 sich im Halbleiterkörper in einer Richtung quer zu den Bitleitungen k erstrecken und ein gemeinsames zweites Hauptelektrodengebiet der JFEl-Strukturen bzw. ein zweites Hauptelektrodengebiet der IGFET-Strukturen zu ein und derselben Spalte gehörender Speicherelemente bilden.
Die Speicherelemente sind derart vorgesehen, dass in derselben Reihe und nebeneinander liegende Elemente gegenüber einander wieder spiegelsymmetrisch sind. Dadurch können die JFET-Strukturen 7> 8, 9> 11 von jeweils zwei nebeneinander liegenden Elementen ein gemeinsames Hauptelektrodengebiet aufweisen. Im Schnitt nach Fig. 10, wobei zwei Elemente C8 und C9 völlig dargestellt sind und zwei Elemente C7 und C10 auf der linken bzw. rechten Seite der Figur nur teilweise, bildet das n-leitende Gebiet 8 auf der linken Seite ein gemeinsames Hauytelektrodei)£febiet der JFET-Strukturen der Elemente C7 und C8; das ri-leitonde Gebiet 7 in der Mitte der Figur ist für die
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Elemente C8 und C9 gemeinsam; das η-leitende Gebiet 8 auf der rechten Seite der Figur ist für die Elemente C9 und C10 gemeinsam. Eine dielektrische Isolierung mittels der Gebiete aus versenktem Oxyd innerhalb einer Reihe von Elementen, wie im vorhergehenden Ausführungsbeispiel, sind hier nicht notwendig, wodurch die Struktur zusätzlich gedrängt werden kann.
Die Wirkungsweise der Anordnung wird an Hand der
Figur 14, die eine einzige Zelle mit zugehörenden Spannungsquelle zeigt, und der Figuren I5-I8, die die anzulegenden Taktimpulse und Spannungen an die Wort- und Bitleitungen und das Gebiet 9 als Funktion der Zeit zeigen, näher erläutert.
Die Art und Weise, wie die Anordnung betrieben wird, wird, wieder an Hand von Zahlen beschrieben, die nur gegeben werden um die Wirkungsweise der Anordnung zu erläutern. Vorausgesetzt wird, dass der IGFET (9, 11, ^) eine Schwellenspannung von 1 V bei einer Spannung an der Source-Zone und am Kanalgebiet 12 entsprechend 0 V hat. Der IGFET ist daher auch in diesem Ausführungsbeispiel vom Verarmungstvp. Bei einer Spannung von -10 V, die mit Hilfe der Spamiungsquelle 27 an das p-leitende Substrat I6 angelegt wird, wird die Abschnürspannung des JFET (7 j 8, 9) als einen Wert entspi^echend etwa -6 V aufweisend vorausgese tzt.
Die η-leitenden Hauptelektrodeii 8 der JFET werden alle an eine Bezugsspcinnung, beispielsweise an Erde gelegt. Die Bitleitungen h sind wieder mit einem Ausleseelement 20 zum Auslesen von Spannungen und mit einer Spannungsquelle I9 verbunden, mit deren Hilfe beim Schreiben an die Bitleitung h ein Spannungss j.grial angelegt werden kann und zum Lesen die Bit leitung
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bis auf einen bestimmten Spannungspegel aufgeladen werden kann. Figur 17 zeigt die Spannung an der Bitleitung als Funktion der Zeit t. Der Spannungsverlauf ist durch eine gezogene Linie angegeben für den Fall einer logischen "0" und durch eine Strich-Kreuz-Linie für den Fall einer logischen "1".
Die Wortleitungen 3a > die über den Ladungsspeichergebieten 9 liegen, sind mit einer Taktspannungsquelle 28 verbunden, mit der Taktimpulse zwischen -10 V und 0 V angelegt werden können, wie in Figur 15 angegeben ist. Die Wortleitungen 3b und die damit verbundenen p-leitenden Zonen 11 sind mit einer Taktspannungsquelle 29 verbunden, mit der Taktiinpulse ebenfalls zwischen -10 und 0 V angelegt werden können, wie in Fig. 16 dargestellt ist. Figur 18 zeigt den Potentialverlauf der p-leitenden Zone 9 als Funktion der Zeit t und zwar durch eine gezogene Linie für eine logische "0" und eine Strich-Kreuz-Linie für den Fall einer logischen "1". Es sei bemerkt, dass in dem nachfolgenden Zahlenbeispiel vollständigkeitshalber im Gegensatz zum vorhergehenden Ausführungsbeispiel die Spannungstellung an der Kapazität zwischen der Zone 9 und der Wortleituiig 3a und der Kapazität zwischen der Zone 9 und der Wortleitung "}a. und der Kapazität zwischen der Zone 9 und dem Kcinalgebie t 10 berücksichtigt wird. Infolge dieser Spannungsteilung können die Potentialsprünge der Zone 9 etwas kleiner sein als die der Wortleitung 3^.
Der Schreib —Löijch—Zyklus ist wie folgt:
tO; Λ11 die (selektierte) Wort J.ei tung 3b wird eine Spannung entsprechend 0 V angohigc, wodurch der Kai rial 10 des JFET unter der p-leitendon Zone 11 geöffnet wird. An die (selektierte)
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Bitleitung h wird eine Spannung von 5 V angelegt zum Einschreiben einer logischen "0" oder eine Spannung entsprechend 0 V zum Einschreiben einer logischen "1". In der erstgenannten Situation ist der IGFET geschlossen, weil das Potential der Bitleitung höher ist als die Schwellenspannung; in der anderen Situation, in der die Spannung an der Bitleitung h niedriger ist als die Schwellenspannung, ist der IGFET geöffnet. ti: Das Potential der (selektierten) Wortleitung 3a steigt von -10 nach 0 V. Die mit der Wortleitung 3a kapazitiv gekoppelte p-leitende Zone 9 kann im Potential nicht weiter folgen als etwa 0 V.
t2: Das Potential der Wortleitung 3a sinkt wieder nach -10 V. In dem Falle, wo an die Bitleitung h eine Spannung entsprechend 5 V angelegt worden war (IGFET ist dabei geschlossen), kann die p-leitende Zone dem Spannungsabfall an der Wortleitung 3a im Grunde folgen. Die p-leitende Zone 9 gelangt dann auf einen Potentialwert von beispielsweise etwa -6,9 V. Bei diesem Potential ist der pn-übergang zwischen der p-leitenden Zone und dem n—leitenden Gebiet 6 soweit in Sperrichtung vorgespannt, dass der darunterliegende Kanal 10 völlig abgeschnürt ist. Die negative Ladung, die in diesem Zustand im schwebenden Gebiet gespeichert ist, kann nicht über den gesperrten pn-tjbergang verschwinden ausser infolge von Leckströmen, die die Ladungsspeicherzeit bestimmen, innerhalb der ohne AuffrischungsVorgang
25- die Information in dem Gebiet 9 beibehtilten werden kann.
Wenn jedoch eine "1" dadurch eiligescliriiben wird, dass an die Bitleitungen eine Spannung entsprechend "0:l Volt angelegt wird, ist der IGFET (9, 11, h) geöffnet. Das Potential
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der ρ—leitenden Zone 9 entspricht im Grunde nach wie vor dem Potential der p-leitenden Zone 11, die eine Source-Zone für Löcher bildet, die über den Kanal 12 des IGFET zu der als Drain-Zone v/irksamen Zone 9 strömen können. Das Potential der Zone 9 bleibt daher über der Abschnürspannung des JFET liegen, so dass in diesem Fall im Kanal 10 unter der Zone 9 Strömungsleitung möglich ist.
t3 ' An die Wortleitungen 3b und die p-leitenden Zonen 11 wird mit der Spannungsquelle 29 eine Spannung von etwa -10V angelegt.
Der Kanal 10 der JFET-Struktur unter der Zone 11, die nun wieder als zweites Gate-Gebiet des JFET wirksam ist, ist völlig abgeschnürt. Ungeachtet der Information, die im Gebiet 9 gespeichert ist, ist der JFET geschlossen. In dem Fall, wo eine logische "1" an der Zone 9 eingeschrieben wird, kann etwas Ladung aus der Zone 9 über den IGFET (9, 11, 3b) strömen, bis der Spannungsunterschied zwischen der Zone 9 und der Bitleitung k kleiner ist als die Schwelle des IGFET. Dies ist in Fig. dargestellt. Das Potential der Zone 9 beträgt in diesem Fall etwa -1 V.
Das Lesen kann wie folgt durchgeführt werden:
Jbp_: Zum Auslesen der gespeicherten Information wird mit der Spannungsquelle J_9_ die Bitleitung bis etwa 5 V aufgeladen. t6: Mit Hilfe der Spannungsquelle 2S_ wird an die selektierte Wortleitung 3b eine Spannung entsprechend 0 V angelegt. Der Kanal 10 unter der Zone 11 wird nicht langer gesperrt. In dem Falle, wo die gespeicherte Ladung einer "1" entspricht, ist der Kanal 10 unter der Zone 9 nicht gesperrt und der JFET daher geöffnet. Das Potential der Bitleitung kann dann auf 0 V sinken.
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In dem Falle, wo die im Gebiet 9 gespeicherte Information jedoch eine "O" darstellt, bleibt der Kanal 10 unter der Zone 9 geschlossen und damit auch der JFET. In dieser Situation bleibt das Potential der Bitleitung k etwa 5 V.
Die Ausgangssignale an der Bitleitung k können mit Hilfe der Anordnung 20 detektiert werden. Die Dauer des Auslesevorganges kann durch den nicht-destruktiven Charakter, des Auslesens, solange fortgesetzt werden, wie im Zusammenhang mit beispielsweise Störsignalen infolge anzulegender Spannungsimpulse erwünscht ist.
t7: Nach Auslesen kann an die Wortleitung 3b über der Zone 11 wieder eine Spannung von -10 V angelegt werden um den JFET zu schliessen. Die Information kann dann wieder gewünschtenfalls aufs neue ausgelesen werden. Damit jedoch das etwaige Vex-schwinden von Information infolge von Leckströmen vermieden wird, ist es nützlich, die Information von Zeit zu Zeit aufzufrischen. Der Auffrischungs (refresh)schritt der unmittelbar nach einem Auslesezyklus erfolgen kann,kann durch Wiederholung des Schreibzyklus an den Wortleitungen 3a, b durchgeführt werden. Die Information wird dabei automatisch aufs neue eingeschrieben, weil das Potential der Bitleitung h beim Auslesen einen Wert annehmen wird, der ebenso wie beim Einschreiben der Information grosser oder kleiner als die Schwellenspannung des IGFET 9, 11, h ist, wodurch abhängig vom Ausgangssignal der IGFET offen oder geschlossen bleiben wird. Vorzugsweise sind die jeweiligen Spannungspegel derart gewählt, worden, dass die Ausgangssignale, die an der Bitleitung h erscheinen können, denselben Wert haben, wie die über die Bitleitung h zugeführten Eingangssignale.
Zum Auffrischen der gespeicherten Information wird an
3Q dxe Wortleitung 3b und die damit leitend verbundene Zone 11 eine
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Spannung von O V angelegt, d.h. dass in dem Falle, wo der Auffrischungsvorgang unmittelbar einem AusIeseVorgang folgt, die Spannung an der Wortleitung 3b und an der Zone 11 Null Volt bleibt (angegeben in Fig. 16 durch die Linie 30); in anderen Fällen, in Fig. 16 durch die gestrichelte Linie 31 angegeben, in denen das Auffrischen nicht unmittelbar nach einem Auslesevorgang sondern beispielsweise jeweils nach einem bestmniten Zeitintervall erfolgt, wird die Spannung an der Wortleitung 3b und der Zone 11 von -10 Volt auf 0 Volt erhöht um den JFET-Kanal 10 unter der Zone 11 zu öffnen. Im Zeitintervall t8-t9 wird an die Wortleitung 3a über dem Speichergebiet 9 derselben Spannungsimpuls 32 wie beim Schreiben angelegt. Infolge dieses Impulses wird die Zone 9 wieder aufgeladen, es sei denn, dass die Bitleitung 'f eine derartige Spannung hat, dass die Zone 9 über den IGFET entladen werden kann. Zu dem Zeitpunkt t10 wird das Potential an der Wortleitung 3b und an der Zone 11 bis —10 Volt herabgesetzt um den Kanal 10 unter der Zone 11 abzuschnüren und damit den Schichtfeldeffekttransistor (7, 8, 9, 11) urigeachtete der gespeicherten Information zu schliessen.
Die Erfindung bietet nicht nur was die Struktur und die Wirkungsweise anbelangt eine neue Anordnung sondern ergibt auch ein besonderes Verfahren zum Herstellen der Halbleiteranordnung. Die Anordnung kann mit Hilfe allgemein bekannte!' genormter Techniken hergestellt werden. Untenstehend wird jedoch ein bevorzugtes Verfahren beschrieben, das wichtige Vorteile bietet. Dabei wird von der Stufe ausgegangen, in der der HaIb-Ieiterkörp&r1 mit dem Muster 1^1 versenkten Siliziumoxyds und den n-leitenden Oberflächengebieten 6, in denen die Speicher-
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elemente angeordnet werden können, versehen ist. Die n-leitenden Gebiete 6 können durch Epitaxie auf dem p-leitenden Substrat 16 (zum Anordnen des versenkten Oxyds 1^) oder durch Ionenimplantation einer η-leitenden Verunreinigung in dem pleitenden Substrat (vor oder nach dem Anordnen des versenkten Oxyds l4) erhalten werden.
In dieser Stufe des Verfahrens wird auf der Oberfläche 2 des Halbleiterkörpers 1, nachdem Maskierungsschichten zum Anbringen des versenkten Oxydmusters Ik entfernt worden sind, die dielektrische Schicht 13 angebracht. Selbstverständlich können statt der dielektrischen Schicht 13 auch die genannten (in diesem Fall nicht entfernten) Maskierungsschichten zum An-Bringen des Musters 14 verwendet werden. In Figur'195 die einen Schnitt entsprechend dem nach Figur Ik zeigt während der Herstellung der Anordnung, ist die dielektrische Schicht 13 als eine Doppelschicht mit einer unmittelbar auf der Oberfläche angebrachten Schicht 13a aus Siliziumoxyd von beispielsweise 800 A und einer Schicht 13b aus Siliziumnitrid mit einer Dicke von beispielsweise 400 Ä dargestellt. Das Siliziumnitrid darf gegebenenfalls fortgelassen werden aber bietet in einer spätem Stufe einige Vorteile wenn die polykristallinen Streifen 3a, 3b einer Oxydationsbehandlung ausgesetzt werden. Auf dem Nitrid I3I3 wird eine polykristalline Siliziumschicht 33 mit einer Dicke von 0,5 /um niedergeschlagen. Daraufhin wird eine Schicht 3h aus Siliziumnitrid angebracht. Die Dicke dieser Schicht ist nicht kritisch.
Auf der Siliziumnitridschicht 3'* wird auf bekannte Weise eine Maske 35 &us einer geeigneten Photolackschicht an-
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gebracht. Die Photomasks weist streifenförmige parallele Fenster 36a-, b auf und zwar an der Stelle, wo in einer spateren Herstellungsstufe die polykristallinen Wortleitungen 3a, 3b mit den darunterliegenden p-leitenden Zonen 9 bzw. 11 angebracht werden müssen.
Figur 19 zeigt einen relevanten Teil der Anordnung in dieser Stufe der Herstellung.
Danach wird die Siliziunmitridschicht einer maskierten Ätzbehandlung ausgesetzt beispielsweise in einer Lösung von Phosphorsäure bei einer Temperatur von etwa 15O0C. Dabei wird das Nitrid insofern nicht durch die Maske 35 bedeckt, entfernt. In der folgenden Stufe werden Borionen implantiert und zwar über die Fenster in der Photolackschicht 35 und quer durch die polykristalline Siliziumschicht 33 und die darunter liegenden dielektrischen Schichten 13a und 13b im Halbleiterkörper 1 zum Erhalten der p-leitenden Zoenen 9 und 11. Die Implantation, die in Figur 20 auf schematische Weise durch die Pfeile h1 angegeben ist,kann mit Borionen bei einer Energie von beispielsweise etwa I50 Ke V durchgeführt werden. Etwaige Beschädigungen im Kristallgitter des Körpers 1, die dabe entstehen, können wenigstens zum grössten Teil durch Erhitzung des Körpers 1 entfernt werden. Die p-leitende Zone 11 weist wenigstens im wesentlichen dieselbe Form auf wie das darüber liegende streifenförmig« Fenster 36a. Unter dem streifenförmigen Fenster 36b wird jedoch eine Spalte aus p-leitenden Gebieten erhalten, die durch das bereits angebrachte aber in Figur 20 nicht sichtbare1 versenkte Oxychnustei· 1 -'■» voneinander getrennt sind .
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Fig. 20 zeigt diese Stufe des Verfahrens. Die Photolackschicht 20 kann dann auf bekannte Weise entfernt werden, wonach die polycristalline Siliziumschicht mit einer Siliziumoxydschicht 37 versehen wird (siehe Fig. 21) und zwar durch Erhitzung in einer oxydierenden Umwelt. Während dieser Oxydation wird die Siliziumschicht 33 durch die zurückgebliebenen Teile der Siliziumnitridschicht "}k örtlich maskiert, so dass die Siliziumschicht 33 nur an der Stelle der zu bildenden Wortleitungen 3a, 3t> (also über den Zonen 9 und 1i) mit einer Oxydschicht 37 versehen wird. Danach können die restlichen Teile der Siliziumnitridschicht 3h wieder durch Ätzen in einer heissen Phosphorsäurelösung entfernt werden.
Für diese ÄtzbehandJung, wobei die Oxydschichten nicht oder praktisch nicht angegriffen werden dürfen, ist ein Photomaskierungsschritt notwendig, weil das verwendete (selektive) Ätzmittel das Nitrid bekanntlich viel schneller angreift als das Oxyd. Figur 21 zeigt die Anordnung in dieser Herste!lungsstufe.
Daraufhin können aus der polykristallinen Siliziumschicht 33 clie Wortleitungen 3a und 3t> dadurch gebildet werden, dass das Silizium durch Ätzen beispielsweise in einer gepufferten HNO„HF-Lösung örtlich entfernt wird. Während dieser iLtzbehandlung wird die Schicht 33 durch die Siliziumoxyd— schichten 37 öi-tllch maskiert.
Die Streifen 3a und 3^> werden an den Seiten mit Siliziumoxyd 38 durch thermische Oxydation des Siliziums "(Figur 22) mit Siliziumoxyd 38 bedeckt. Während dieser Oxydations-
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behandlung wird die Dicke der Siliziumoxydschicht 13 nicht oder wenigstens praktisch nicht zunehmen und zwar durch das Vorhandensein der Siliziumnitridschicht 13b· In einer folgenden Stufe können die n+-Hauptelektrodengebiete 7» 8 angebracht werden. Dieser Schritt kann dadurch durchgeführt werden, dass nachdem zunächst zwischen den Wortleitungen 3a, 3b eine Maske 39 angebracht worden.ist, beispielsweise aus einer Photolackschicht Donatorionen quer durch die Sxliziumnifcridschxcht 13b und die Oxydschicht 13a im Halbleiterkörper 1 implantiert werden. Die Siliziumnitridschicht 13b kann jedoch auch, wie in Figur 22 dargestellt ist, zunächst entfernt werden, wobei nur die Teile kO der Nitridschicht 13b unter den polykristallinen Wortleitungen 3a und 3b übrig bleiben. Daraufhin kann zwischen den Bahnen 3a, 3b die Photomaske 39 angebracht werden. Die Maske 39 darf sich bis über die Bahnen 3a. 3b erstrecken, so dass das Anbringen derselben keine kritische Ausrichtung gegenüber den Bahnen 3a, 3b erfordert. Die η -leitenden Zonen 7 und 8 können dann auf selbstregistrierende Weise gegenüber den Bahnen 3a, 3b angebracht werden, beispielsweise durch Impiaritatioj von Donatoren durch die Siliziumoxydschicht I3a, wobei der Körper 1 durch die Maske 39 und die Bahnen 3a, 3b örtlich maskiert wird. Die Zonen 7» 8 können durch Diffusion angebracht werden, wobei nach Anbringen der Maske 39 die Oxydschicht 13a über den anzubringenden Zonen 7, 8 entfernt wird: beispieisweise durch eine .sogenannte Tauchätzbehandlung in dein Falle, wo die Dicke der Oxydschicht 13a viel kleiner ist als die der Oxydschichten 37 und 38, die die Bahnen 3a, 3b bedecken. Nach der Diffuslon können die auf diese Weise erhaltenen Diffusions-
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fenster wieder geschlossen werden.
Die auf diese Weise erhaltene Zone 8 erstreckt sich ebenso wie die Zone 11 über die ganze Matrix, während die Zone ebenso wie die angrenzende Zone 9 einen Teil einer Säule von Zonen 7 bildet, die durch das versenkte Siliziumoxydrauster Ik voneinander getrennt sind.
Die weiteren Bearbeitungen, wie das Anbringen von Kontaktfenstern in den vorhandenen Oxydschichten und den Bitleitungen h können mit Hilfe allgemein bekannter Techniken durchgeführt werden.
Der obenstehend beschriebene Prozess ist dadurch vorteilhaft, dass die ¥ortleitungen 3a? 3b und die darunter liegenden p-leitenden Zonen 9t H mit Hilfe ein und derselben Maske 35 (siehe Fig. 9) definiert werden, Atfobei kritische Au?- richtschritte vermieden werden. Im allgemeinen kann ausser für Anordnungen, auf die sich die Erfindung bezieht, das obenstebend beschriebene Verfahren mit Vorteil zur Herstellung anderer Halbleiterstrukturen, die einen gegenüber dem Halbleiterkörper isolierten Leiter und eine im Halbleiterkörper zu bildende dotierte Zone, die genau unter dem Leiter angeordnet ist, enthalten, mit Vorteil angewandt werden.
Eine zweite Methode zur Herstellung einer derartigen Struktur wird an Hand der Figuren 23-25 beschrieben. Diese Figuren zeigen Schnitte entsprechend denen nach den Figuren 19-22 eines Teils der Anordnung während einigei" Stufen der Herstellung derselben. Ausgegangen wird von der Situation (Fig. 23), in der der Halbleiterkörper 1, der das p-Jeitende Substrat 1ö enthält, mit dem n-3eilenden Oberflächengebiet
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und dem im Körper 1 versenkten (und in den Figuren nicht dargestellten) Siliziumoxydmuster 14 versehen ist. Auf der Oberfläche 2 wird die Siliziumoxydschicht 13a gebildet. Durch Implantation (angegeben durch die Pfeile 46) von Borionen wird eine p-leitende Oberflächenzone 47 angebracht, die sich über das ganze η-leitende Oberflächengebiet 6 der Speicherelemente erstreckt.
Daraufhin werden die Wortleitungen 3a, 3b aus polykristallinem Silizium mit den darunter liegenden Siliziumnitridschichten 4O und den die Leitungen 3a, 3b bedeckenden Siliziumoxydschichten 38 gebildet (Figur 24). Unter Verwendung der Wortleitungen 3a, 3b als Dotierungsmaske werden durch Ionenimplantation (angegeben durch die Pfeile 48 in Figur 24) η-leitende Verunreinigungen in den Halbleitergebieten 49a, b, c angebracht, wie Phosphor- oder Arsenatome. Die Halbleitergebiete 49 sind in Fig. 24 durch gestrichelte Linien angegeben. Die Konzentration der Implanation wird derart gewählt, dass das Oberflächengebiet 49b zwischen den Wortleitungen 3a, 3b eine Oberflächenkonzentration hat, die im Zusammenhang mit der Schwellenspannung der herzustellen IGFET-Struktur (9j 11, 4) gewünscht wird. Im vorliegenden Fall, in dem dieser IGFET vom sogenannten Verarmungstyp ist, wird die Konzentration derart gewählt, dass die p-leitende Verunreinigung in der p-leitenden implantierten Zone 47 nur teilweise durch die η-leitende Verunreinigung ausgeglichen wird. Aus der p-leitenden Schicht 47 v/erden durch diesen Dotierungsschritt die p-leitendon Zonen 9 und 11, die wieder genau unter den Wortleitungen 3a, 3b liegen, einhalten.
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In einem folgenden Schritt (Figur 25) wird das Gebiet zwischen den Wortleitungen 3a, 3t> durch eine Implantationsmaske 50 maskiert. Die Maske 50 kann wieder ohne genau gegenüber den Wortleitungen 3a, 3b ausgerichtet zu werden, auf dieselbe Art und Weise angebracht werden, wie die Maske 39 in Fig. 22. Danach können unter Verwendung der maskierenden Wirkung der Maske 50 und der Wortleitungen 3a, 3b durch Implantation von beispielsweise Phosphorionen (angegeben durch die Pfeile 50 die η -leitenden Hauptelektx-odengebiete 7 und 8 angebracht werden. Dadurch wird die In Fig. 25 dargestellte Struktur erhalten mit den η -Hauptelektrodengebieteri 7 und 8, den p-rleitenden Gebieten 9, 11 und dem schwach dotierten p-leitenderi Kanalgebiet 12 zwischen den Gebieten 9, 11, welche Gebiete unter Verwendung der Wortleitungen 3a, 3b als (teilweise) Dotierungsmaske erhalten worden sind.
Fig. 26 zeigt im Schnitt entsprechend dem nacli
Figur 10 eine Ausführungsform, die von dem vorhergehenden Ausführungsbeispiel darin abweicht, dass statt der p--leitenden dotierte Information enthaltende Gebiete bilden. In Figur sind diese Gebiete durch gestrichelte Linien dargestellt. Die Verarmungsgebiete h2, k3f die mit Hilfe der Wortleitung 3a in dem darunter liegenden n-leifcenden Teil des Oberflächengebietes 6 induziert werden können bestimmen wieder die Leitfähigkeit des Kanals 10 zwischen den Verarmungagebieten ^2, h'J und dem Substrat 16'. In diesem Ausführungsbeispiel ist der genannte erste Feldeffekttransistor, der die Information enthält, im wesentlichen auch ein Feldeffekt transistoi· mit
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isolierter Gate-Elektrode (hier durch die Wortleitung 3a gebildet). Die p-leitende Zone 11, die die Funktionen von Quelle von Ladungsträgern und von Wortleiturig erfüllt, kann gegebenenfalls auch durch ein derart induziertes Gebiet ersetzt werden, in dem wenigstens an der Oberfläche 2 eine Inversionsschicht gebildet werden kann, die als Quelle von Ladungsträgern wirksam ist.
Die Wirkungsweise der Anordnung entspricht im Grunde der des vorhergehenden Ausführungsbeispiels; an die Wort- und Bitleitungen 3, k können Spannungen angelegt werden, die als Funktion der Zeit t dasselbe Muster ausweisen wie das vorhergehende Ausführungsbeispiel, sei es dass die Pegel insbesondere der Taktimpulse, die an die Wortleitung 3a angelegt werden, einigermassen angepasst werden müssen, was jedoch für den Fachmann durchaus auf der Hand liegt. Der untere Pegel der Spannungen an der Wortleitung 3a muss derart niedrig gewählt werden, dass - beim Fehlen von Löchern - in dem unterliegenden Teil des Oberflächengebietes ό ein Verarmungsgebiet k2 gebildet werden kann, das sich von der Oberfläche 2 soweit in das Gebiet 6 (und folglich in den Kanal 1θ) erstreckt, dass der Kanal 10 völlig abgeschnürt wird und der Transistor daher gesperrt ist. Der Einfachheithalber ist ein Verarrnungsgebiet k2 dargestellt , das sich bis an das Substrat 16 erstreckt. Löcher hh, die entweder über das Gebiet 11 oder durch Erzeugung verfügbar werden, können im Verarraungsgebiet k-3 an der Oberfläche 2 gespeichert werden und verursachen bei gleichbleibender Spannung an der ivojrtleitung 3a eine Verringerung des Verarmungsgebie ües Ό·
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Das Schreiben, Löschen, Lesen und Auffrischen der Anordnung kann weiter auf dieselbe Art und Weise wie im vorhergehenden Ausführungsbeispiel durchgeführt werden. Dadurch, dass an die Wortleitung Ja ein positiver Impuls angelegt wird, werden vorhandene Löcher kh entfernt; wenn daraufhin wieder die negative Spannung an die Wortleitung Ja angelegt wird, wird das Verarmungsgebiet k2 gebildet, es sei denn, dass das Potential der Bitleitung k einen derartigen Wert hat (abhängig von der Information, die gespeichert werden muss), dass der IGFET (43, 10, h) offen ist, wodurch Löcher kh aus der Quelle 10 über das Kanalgebiet 12 in das Yerarmungsgebiet kj fliessen können und ein Verarmungsgebiet kZ erhalten wird, das sich nicht über den ganzen Kanal 10 erstreckt.
Es dürfte einleuchten, dass die Erfindung sich nicht auf die obenstehend gegebenen Ausführungsbeispiele beschränkt, sondern dass im Rahmen der Erfindung für den Fachmann noch viel Abwandlungen möglich sind. So können die Abschnürspannungen der ersten Feldeffekttransistoren, die die Information enthalten, mit Hilfe der an das Substrat 16 anzulegenden Spannung auf einen geeigneten Wert eingestellt werden. Im ersten Ausführungsbeispiel kann die p-leitende Zone 11 statt dass sie an eine feste Spannung gelegt wird, auch mit einer Taktimpvilsquelle verbunden werden, wodurch die Zone 11 auch in diesem Ausführungsbeispiel für Selektionszwecke verwendet werden kann. Die Bitleitungen ka., kb können statt durch die Verbindung 5 auch durch einen Schalter, beispielsweise einen Transistor, verbunden werden. Beim Lesen kann mit Hilfe dieses Schalters die Verbindung zwischen den Leitungen 4a, 4b unter-
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brochen werden. In diesem Fall wird nur an der Leitung 4a ausgelesen. Dadurch können mit Vorteil wenigstens beim Lesen die Streukapazitäten der Bitleitungen verringert werden.
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Claims (1)

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    PATENTANSPRÜCHE:
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    (1.) Halbleiteranordnung mit einem Halbleiterspeicherelement, insbesondere geeignet zum Gebrauch in einem Speicher mit beliebigem Zugriff, mit einem Halbleiterkörper mit einem an eine Oberfläche grenzenden Oberflächengebiet im wesentlichen des einen Leitungstyps und mit einem Feldeffekttransistor, weiter als erster Feldeffekttransistor bezeichnet, der zwei Hauptelektrodengebiete des einen Leitungstyps mit zwischen denselben einem Kanalgebiet des einen Leitungstyps enthält und einem an der Oberfläche liegenden Gate-Gebiet, mit dessen Hilfe ein sich wenigstens bis in das Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper induziert werden kann, das ein Ladungsspeichergebiet bildet, in dem Information in Form elektrischer Ladung gespeichert werden kann, welche Information nicht-destruktiv dadurch ausgelesen werden kann, dass zwischen den Hauptelektrodengebieten die Leitfähigkeit im Kanalgebiete bestimmt wird, dadurch gekennzeichnet, dass das Element einen Feldeffekttransistor, weiter als zweiter Feldeffekttransistor bezeichnet, mit isolierter Gate-Elektrode enthält, der gegenüber dem ersten Feldeffekttransistor vom komplementären Leitungstyp ist und der zwei Hauptelektrodengebiete enthält, von denen das eine durch denjenigen Teil des Halbleiterkörpers gebildet wird, der das genannte Ladungsspeichergebiet bildet, und das andere Hauptelektrodengebiet durch ein in der Nähe des Speicher-gebietes liegendes zweites Oberflächengebiet, wobei der- zweite Feldeffekttransistor mindestens eine gegenüber der Oberfläche des Halbleiterkörpers isolierte Gate-Elektrode enthält, die mit
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    einem der Hauptolektrodengebiete des ersten Feldeffekttransistors elektrisch gekoppelt ist.
    2. ' Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Hauptelektrodengebiete des ersten Feldeffekttransistors beide durch an die Oberfläche grenzenden Zonen des einen Leitungstyps gebildet werden und das zweite Oberflächengebiet, das das genannte andere Hauptelektrodengebiet des zweiten Feldeffekttransistors mit isolierter Gate-Elektrode bildet, auf der Oberfläche gesehen, zwischen den genannten beiden Hauptelektrodengebieten des ersten Feldeffekttransistors liegt.
    3. Halbleiteranordnung· nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Hauptelektrodengebiet des ersten Feldeffekttransistors, das mit einer Gate-Elektrode dee zweiten Feldeffekttransistors elektrisch gekoppelt ist, mit einem elektrischen Anschluss versehen ist, der sich in Form einer leitenden Schicht bis wenigstens über das Kanalgebiet des zweiten Feldeffekttransistors mit isolierter Gate-Elektrode erstreckt und der eine isolierte Gate-Elektrode des zweiten Feldeffekttransistors bildet.
    k. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass derjenige Teil des Halbleiterkörpers, der das genannte Ladungsspeichergebiet bildet, an der Oberfläche mit einem kapazitiven Anschluss in Forin eines leitenden Gebietes versehen ist, das durch einen sperrenden Uebergang von dein genannten Teil des Halbleiterkörper?, getrennt ist.
    5« Halbleiteranordnung nach Anspruch k, dadurch
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    gekennzeichnet, dass der sperrende Übergang durch eine auf der Oberfläche des Halbleiterkörpers liegende Schicht aus isolierendem Material, auf dem der Kapazitive Anschluss in Form einer leitenden Schicht angeordnet ist, gebildet wird. 6. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, dass das zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors innerhalb des Kanalgebietes des ersten Feldeffekttransistors liegt und ein zweites Gate-Elektrodengebiet des ersten Feldeffekttransistors bildet.
    7. Halbleiteranordnung nach Anspruch 2 und 5j dadurch gekennzeichnet, dass,die leitende Schicht, die den kapazitiven Anschluss desjenigen Teils des Halbleiterkörpers bis über einen Teil des Kanalgebietes des zweiten Feldeffekttransistors mit isolierter Gate—Elektrode und zusammen mit der leitenden Schicht, die mit einem der Hauptelektrodengebiete des ersten Feldeffekttransistors verbunden ist und sich über dem restlichten Teil des genannten Kanalgebietes des zweiten Feldeffekttransistors erstreckt, zwei isolierte Gate-Elektroden des zweiten Feldeffekttransistors bildet.
    8. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das zweite Oberflächengebiet,'das das genannte andere Hauptelektx'odengebiet des zweiten Feldeffekttransistors mit isolierter Gate-Elektrode bildet, ein Oberflächengebiet des zweiten Leitungstyps ist.
    9· Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Feldeffekttransistor mit isolierter Gate-Elektrode vom Verarmungstyp ist.
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    10. Halbleiteranoi-dnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Oberflächengebiet im wesentlichen des einen Leitungstyps an dez' der Oberfläche gegenüber liegenden Seite durch einen Teil des Halbleiterkörpers des zweiten Leitungstyps.begrenzt wird.
    11. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der erste Feldeffekttransistor ein Schichtfeldeffekttransistor ist, dessen Gate-Gebiet,' das selber das genannte Ladungsspeichergebiet bildet, durch einen gleichrichtenden Uebergang vom Kanalgebiet getrennt ist.
    12. Halbleiteranordnung nach Anspruch 11, dadurch gekennzeichnet, dass das Gate-Gebiet durch eine in dem Oberflächengebiet des einen Leitungstyps angebrachte Oberflächenzone des zweiten Leitungstyps gebildet wird, die an der Oberfläche durch eine isolierende Schicht bedeckt wird, auf der die genannte eine kapazitive Zufuhr für das schwebende Gate-Elektrodengebiet bildende Elektrode in Form einer leitenden Schicht angebracht ist.
    13· Halbleiteranordnung nach einem oder mehreren der Ansprüche 1-10, dadurch gekennzeichnet, dass das Gate-Gebiet des ersten Feldeffekttransistors durch eine leitende Schicht gebildet wird, die durch eine zwischenliegende isolierende Schicht vom Kanalgebiet getrennt ist, wobei mit Hilfe der isolierten Gate-Elektrode in dem darunter liegenden Kanalgebiet ein Verarmungsgebiet induziert werden kann, das sich von der Oberfläche im Kanalgebiet erstreckt und das genannte Ladungsspeichergebiet erstreckt und das genannte Ladungs-
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    speichergebiet bildet, in dem Information in Form von Minoritätsladungsträgern gespeichert werdenkann. 14. Halbleiteranordnung nach Anspruch 5 und 13, dadurch gekennzeichnet, dass die isolierte Gate-Elektrode des ersten Feldeffekttransistors durch die leitende Schicht gebildet wird, die den kapazitiven Anschluss mit demjenigen Teil des Halbleiterkörpers bildet, in dem das Ladungsspeichergebiet gebildet werden kann.
    15· Halbleiteranordnung mit einem Speichel" mit beliebigem Zugriff mit einem Halbleiterkörper, der an einer Oberfläche mit einme Leitersystem aus Wort- und Bitleitungen versehen ist, die an der Stelle der Kreuzungen an Speicherelemente elektrisch gekoppelt sind, die in einem darunter liegenden Oberflächengebiet des Halbleiterkörpers im wesentliehen des einen Leitungstyps angebracht sind, die je einen Feldeffekttransistors, weiter als erster Feldeffekttransistor bezeichnet, enthalten mit zwei Hauptelektrodengebieten des einen Leitungstyps und ein dazwischen liegendes Kanalgebiet des einen Leitungstyps und mit einem in der Nähe der Oberfläche liegenden Gate-Gebiet, mit· dessen Hilfe ein sich im Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper gebildet werden kann, das ein Ladungsspeichergebiet bildet, in dem Information in Form elektrischer Ladung gespeichert werden kann, welche Information nicht-destruktiv ausgelesen werden kann, wobei die Bitleitungen mit einem ersten Hauptelektrodengebiet der Feldeffekttransistoren und die Wortleitungen mit einem Gate-Gebiet der ersten Feldeffekttransistoren gekoppelt sind, dadurch gekennzeichnet, dass jedes Element einen
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    zweiten Feldeffekttransistor mit isolierter Gate-Elektrode enthält, der gegenüber dem ersten Feldeffekttransistor vom komplementären Leitungstyp ist und der zwei Hauptelektrodengebiete enthält, von denen das eine durch denjenigen Teil des Halbleiterkörpers gebildet wird, der im Betrieb das genannte Ladungsspeichergebiet bildet und das andere Haupt— elektrodengebiet durch ein in der Nähe liegendes zweites Oberflächengebiet gebildet wird, wobei die zweiten Feldeffekttransistoren je eine isolierte Gate-Elektrode enthalten, die mit einer zugehörenden Bitleitung elektrisch gekoppelt ist. 16. Halbleiteranordnung nach Anspruch 15> dadurch gekennzeichnet, dass das zweite Obcrflächengebiet, das das genannte andere Hauptelektrodengebiet des zweiten Feldeffekttransistors in jedem Speicherelement bildet, durch eine Obex"-flächenzorie des zweiten Leitungstyps gebildet wird, die auf der Oberfläche gesehen, zwischen den Hauptelektrodengebieten des ersten Feldeffekttransistors liegt.
    17· Halbleiteranordnung nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass die ¥ortleitungen eine Anzahl leitender Bahnen enthalten, die je einen kapazitiven Anschluss derjenigen Teile des Halbleiterkörpers bilden, die im Betrieb die Ladungsspeichergebiete der Speicherelemente bilden, die gemeinsam an ein und dieselbe Wortleitung elektrisch gekoppelt sind. I8. Halbleiteranordnung nach einem oder mehreren der Ansprüche 15-17? dadurch gekennzeichnet, dass die Speicherelemente an den Seiten pcirallel zu der Haupt Stromrichtung der ersten Feldeffekttransistoren durch dielektrische Gebiete begrenzt werden, die sich von der Oberfläche über wenigstens
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    einen Teil der Dicke des Oberflächengebietes des einen Leitungstyps im Halbleiterkörper erstrecken. 19· Halbleiteranordnung nach Anspruch 18, dadurch J gekennzeichnet, dass das dielektrische Gebiet durch eine Oxydschicht gebildet wird, die durch örtliche Oxydation des Halbleitermaterials des Halbleiterkörpers erhalten worden ist.
    20. Halbleiteranordnung nach Anspruch 18 oder 19 > dadurch gekennzeichnet, dass die dielektrischen Gebiete durch Streifen gebildet werden,-die auf der Oberfläche gesehen, sich im wesentlichen parallel·zu der Bitleitung erstrecken und in dem Oberflächengebiet des einen Leitungstyps streifenförmige Inseln definieren, die je die einer Bitleitung zugeordneten Speicherelemente enthalten, die derart ausgerichtet sind, dass die Hauptstromrichtung jedes der genannten ersten Feldeffekttransistoren im wesentlichen der Richtung, in der sich die Bitleitungen erstrecken, parallel ist.
    21. Halbleiteranordnung nach Anspruch 20, dadurch gekennzeichnet, dass die streifenförmigen dielektrischen Gebiete auf der Oberfläche gesehen, Unterbrechungen aufweisen, durch die sich streifenförmige Oberflächenzonen des zweiten Leitungstyps und angrenzende Zonen des ersten Leitungstyps im Halbleiterkörper in einer Richtung quer zu dem Bit leitungen erstrecken, die je bzw. ein gemeinsames zweites Hauptelektrodengebiet der zweiten Feldeffekttransistoren und ein gemeinsames zweites Hauptelektrodengebiet; der ersten Feldeffekttransistoren ein und derselben Wortleitung zugeordneter Speicherelemente bilden.
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    22. Halbleiteranordnung nach einem oder mehrei-en der Ansprüche 18-21, dadurch gekennzeichnet, dass nebeneinander liegende Speichelelemente, die ein und derselben Bitleitung zugeordnet sind, spiegelsymmetrisch gegenüber einander angeordnet sind, wobei jeweils die ersten Feldeffekttransistoren derartiger nebeneinander liegender Speicherelemente ein gemeinsame Hauptelektrodengebiet aufweisen.
    23· Halbleiteranordnung nach Anspruch 17, dadurch gekennzeichnet, dass die Anorndung ein zweites System von Vortleitungen enthält, die jeweils mit den genannten anderen Hauptelektrodengebieten der zweiten Feldeffekttransistoren ein und derselben Wortleitung zugeordneter Speicherelemente verbunden sind, wobei die genannten anderen Hauptelektrodengebiete durch je eine Oberflächenzone des zweiten LeitungstyPs gebildet werden, das innerhalb des Kanalgebietes des zugeordneten ersten Feldeffekttransistors liegt. 2^1 . Halbleiteranordnung nach einem oder mehreren der Ansprüche 1-235 dadurch gekennzeichnet, dss Schaltmittel vorhanden sind zum Löschen, Schreiben und Lesen des bzw. jedes Speicheielementes, wobei durch das Löschen das Gate-Gebiet des ersten Feldeffekttransistors des bzw. jedes Speicherelementes auf ein Potential gebracht wird, bei dem im Halbleiterkörper ein Verarmungsgebiet gebildet wird, das sich bis in das Kanalgebiet des ersten Feldeffekttransistors erstreckt und ein Ladungsspeichergebiet zum Speichern von Information darstellender elektrischer Ladung bildet, wobei beim Schreiben der isolierten Gate-Elektrode des zweiten Feldeffekttransistors, die mit einem der Hauptelektroden-
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    gebiete des ersten Feldeffekttransistors elektrisch gekoppelt ist, Eingangssignale zugeführt werden, wodurch über den zweiten Feldeffekttransistor eine durch das Eingangssignal bestimmte Menge elektrischer Ladung in das genannte Ladungsspeichergebiet eingeführt werden kann, die für die Grosse des gebildeten Verarmungsgebietes im Kanalgebiet des ersten Feldeffekttransistors bestimmend ist, wobei beim Lesen wenigstens periodisch an die Hauptelektrodengebiete des ersten Feldeffekttransistors derartige Spannungen angelegt v/erden, dass beim gegebenen Ladungszustand des Ladungsspeichex-gebietes das genannte isolierte Torelektrodenpotential Werte annehmen kann, die den genannten Eingangsspannungen entsprechen, wodurch durch periodische Wiederholung des Lösch/Scbreibzyklus der Ladungszustand des Ladungsspeichergebietes periodisch aufgefrischt werden kann.
    25. Halbleiteranordnung nach Anspruch 2.h, dadurch gekennzeichnet, dass die Eingangssignale zwei-Werte annehmen können, von denen einer grosser und der andere kleiner ist als die den angelegten Spannungen herrschende Schwellenspannung des zweiten Feldeffekttransistors.
    26. Halbleiteranordnung nach Anspruch 2.h oder 25, dadurch gekennzeichnet, dass das Verarmungsgebiet, das das genannte Ladungsspeichergebiet bildet, wenigstens beim Fehlen von Ladungäzufuhr über den zweiten Feldeffekttransistor eine derartige Ausgedehntheit hat, dass das darunterliegende Kanalgebiet des ersten Feldeffekttransistors völlig abgeschnürt ist, wodurch der Transistor gesperrt 1st.
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    27. Halbleiteranordnung nach einem oder mehreren der Ansprüche 24—26, dadurch gekennzeichnet, dass Mittel vorhanden sind zum Sperren des ersten Feldeffekttransistors nachdem die Information im Ladungsspeichergebiet eingeschrieben worden ist und zum Entsperren, wenn diese Information ausgelesen werden muss.
    28. Halbleiteranordnung-nach Anspruch 27> insofern abhängig von Anspruch 6 oder Anspruch 23» dadui-ch gekennzeichnet, dass die Oberflächenzone des zweiten Leitungstyps, die das genannte zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors bildet, innerhalb des Kanalgebietes des ersten Feldeffekttransistors des bzw. jedes Speicherelementes liegt, zu den genannten Mitteln gehört, mit deren Hilfe der erste Feldeffekttransistor unabhängig von der· eingeschriebenen Information gesperrt werden kann und mit einer Spannungsquelle verbunden ist, mit der der pn-Uebergang zwischen dieser Oberflächenzone und dem Kanalgebiet des ersten Feldeffekttransistors in der Sperrichtung vorgespannt werden kann.
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