DE3034551A1

DE3034551A1 - Arbeitsspeicher und verfahren zu seinem betreiben

Info

Publication number: DE3034551A1
Application number: DE19803034551
Authority: DE
Inventors: Pallab K. Dallas Tex. Chatterjee; Geoffrey W. Murray Hill N.J. Taylor
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1979-09-14
Filing date: 1980-09-12
Publication date: 1981-04-02
Also published as: GB2128403A; GB2059156B; JPS56101689A; GB2128403B; GB2059156A; GB8326144D0; US4291391A

Description

Arbeitsspeicher und Verfahren zu seinem Betreiben

Die Erfindung betrifft allgemein'das Gebiet der Speichervorrichtungen aus Metall-Oxid-Halbleitern, insbesondere ein Verfahren zum Betreiben einer Gruppierung von Speicherzellen für beliebigen oder willkürlichen Zugriff, wobei jede Speicherzelle als einzelner MOS-Transistor ausgebildet ist.

Die frühesten Halbleiterspeicher sind in bipolarer Transistor-Transistor-Logik (TTL) verwirklicht und haben eine begrenzte Speicherkapazität. Durch die Entwicklung der MOS-Technologie konnte die Speicherdichte außerordentlich vergrößert werden. Derzeit werden N-Kanal-MOS-Speicher mit einer Speicherkapazität von 16 384 Bits hergestellt, und Anordnungen mit 65 536 Speicherbits werden auf dem Markt erwartet. Es sind aber noch höhere Speicherdichten geplant. Um den Bedarf an Speichern mit hoher Speicherdichte zu erfüllen, mußten neue Technologien und Schaltungsauslegungen geschaffen werden. Bei den ursprünglichen dynamischen MOS-Arbeitsspeichern (RAM) wurden Speicherzellen mit jeweils drei Transistoren verwendet. Eine

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solche Zelle ist für neuere Konzepte zu groß. Derzeit sind Speicherzellen mit einem Transistor und einem Kondensator üblich. Bei künftigen Konzepten werden Speicherzellen mit nur einem einzigen MOS-Transistor verwendet werden. Eine Speicherzelle mit nur einem Transistor, die der Struktur eines Photodetektors nach der US-PS 4 000 504 gleicht, wird erfindungsgemäß verwendet. Eine solche Struktur kann jedoch in einer Speichergruppierung nicht ohne wesentliche Änderungen ihrer Arbeitsweise verwendet werden. Die erwähnte Photodetektorstruktur macht nur von der Gate-Elektrode Gebrauch, um Löcher unter den Gate-Elektroden anzuziehen bzw. zu entfernen. Natürlich kann zum Auswählen einer einzelnen Zelle aus einer großen Gruppierung ohne Störung der anderen Zellen nicht von nur einer einzigen Elektrode Gebrauch gemacht werden.

Durch die Erfindung wird ein Verfahren zum Betreiben eines dynamischen Arbeitsspeichers bzw. RAMs geschaffen, der als Speicherzellen einzelne Verarmungstyp-Metall-Oxid-Halbleitertransistoren enthält. Die Zellen können auf zwei verschiedene Schwellenspannungszustände programmiert werden. Beim Anlegen gleicher Gate-Spannungen ist der Stromfluß in den Transistor, in den beiden Zuständen jeweils verschieden. Das Ertasten des Zustande der Zelle erfolgt durch Messen des Stromflusses in dem Transistor bei konstanter Gate-Spannung und nicht durch Ertasten der Ladung. Die Zelle wird programmiert durch Anlegen von geeigneten Signalen an die Source- und die Gate-Elektrode des Transistors. Das Auslesen erfolgt durch Verbinden der Source-Elektrode des Transistors mit Masse und Ertasten des Stromflusses in dem Transistor bei einer mittleren Gate-Spannung. Dieselbe mittlere Gate-Spannung verhindert Änderungen des Zustandes der Zelle.

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Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen an Hand der Zeichnung. In der Zeichnung zeigen:

Fig.1 eine stark vergrößerte Draufsicht ehes kleinen Teils eines Halbleiterplättchens bzw. -Chips, wobei die praktische Ausbildung von vier RAM-Speicherzellen gezeigt wird;

Fig.2a bis 2c Querschnittsansichten der Speicherzellen nach Fig.1 entlang Linie a-a, b-b- bzw. c-c-;

Fig.3 ein elektrisches Schaltbild der Speicherzellen nach Fig.1;

Fig.4a eine vergrößerte Teilansicht eines Teils des Querschnitts nach Fig.2b;

Fig.4b bis 4d Graphiken zur Darstellung der Potentialverteilung 0_S an der Substratoberfläche über die Breite des Transistors nach Fig.4 hinweg, bei verschiedenen Gate-Potentialen;

Fig.5a und 5b Graphiken zur Darstellung der Potentialverteilung in der Anordnung, wenn eine "1" eingeschrieben wird;

Fig.6a und 6b Graphiken zur Darstellung der Potentialverteilung bei der Anordnung, wenn eine "O" eingeschrieben wird; und

Fig.7 eine Taktfolge für den Betrieb der Speichergruppierung.

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Es wird nun auf die Figuren 1, 2a und 2b Bezug genommen. Dort ist eine Gruppierung aus vier RAM-Zellen dargestellt. Die RAM-Zellen sind in einem Halbleitersubstrat 10 des einen Leitungstyps, vorzugsweise P-SilJzLum, gebildet; es können jedoch auch N-Silizium und andere Halbleiterstoffe verwendet werden. Zwei Bereiche 11, 12 des entgegengesetzten Leitungstyps wie das Substrat sind in diesem als Source-Elektrode 11 und Drain-Elektrode 12 des Transistors 15 gebildet. Die Drain-Elektroden 12 in jeder Spalte sird. miteinander verbunden bzw. vereinigt und bilden die Y-Leseleitungen 16. Ein erster dotierter Bereich 20 des entgegengesetzten Leitungstyps befindet sich in dem Substrat 10 zwischen der Source- und der Drain-Elektrode 11, 12. Ein zweiter dotierter Bereich 21 desselben Leitungstyps wie das Substrat 10 liegt zwischen der Source-Elektrode 11 und der Drain-Elektrode 12 und über dem ersten dotierten Bereich 20. Eine dünne Isolierschicht 22, vorzugsweise aus Siliziumdioxid, liegt auf dem Substrat zwischen der Source-Elektrode 11 und der Drain-Elektrode 12 und bildet das Gate-Dielektrikum des Transistors 15. Eine dicke Schicht 24 aus Siliziumdioxid, ein^dickes Feldoxid, liegt teilweise über und teilweise unter der Oberfläche .des Substrats angrenzend an die Source-Elektrode 11 und die Drain-Elektrode 12. Kanal-Blockierbereiche 25 desselben Leitungstyps wie das Substrat 10 liegen in dem Substrat unter der dicken Oxidschicht 24. Leitende Streifen 13, 17, die vorzugsweise aus einer Schicht 26 aus polykristallinem Silizium gebildet sind, sind auf der dünnen Isolierschicht 22 und auf einem Teil des dicken Feldoxids 24 angeordnet. Diese leitenden Streifen 13 , 17 bilden die Y-Schreibleitungen 17 und die Gate-Elektroden 13 des Transistors 15. Eine als Vielfachniveau-Oxid bekannte Isolierschicht 27,

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vorzugsweise aus phosphorhaltigem Glas, liegt auf dem polykristallinem Silizium 26 und dem Rest der Anordnung mit Ausnahme der ^stellen, wo sich Kontakte befinden. Weitere leitende Streifen 18, die vorzugsweise aus einer Aluminiumschicht 28 gebildet sind, liegen auf dem Vielfachniveau-Oxid 27 und bilden die X-Auswahl-Leitungen 18.

In Fig.3 ist ein elektrisches Schaltbild der Gruppierung von RAM-Speicherzellen nach Fig.1 dargestellt.

Es wird nun auf die Figuren 2a und 2b Bezug genommen. An Hand dieser Figuren wird ein Verfahren zur Herstellung des in denFiguren 1 und 3 gezeigten RAMs beschrieben. Das Ausgangsmaterial ist ein monokristallines Halbleitersubstrat 10, vorzugsweise aus p-Silizium; es können jedoch auch η-Silizium und andere Halbleiter verwendet werden. Eine dünne Schicht Siliziumdioxid wird auf dem Substrat 10 gezüchtet, woraufhin eine Siliziumnitridschicht abgelagert wird. Die Oxidschicht und die Nitridschicht sind unter Anwendung von herkömmlichen photolithographischen Techniken so gestaltet, daß das Siliziumsubstrat 10 an den Stellen freibleibt, wo ein Schutzring implantiert werden soll. Die Substratscheibe erfährt dann eine Borimplantation, gefolgt von einer lang andauernden Oxidation zur Bildung der diffundierten Kanalblockiergebiete 25 unter dem dicken Feldoxid 24. Die Nitridschicht und die dünne Oxidschicht werden entfernt, woraufhin eine dünne Oxidschicht 22 gezüchtet wird. Dann wird eine Photolack-Schutzschicht in solcher Gestalt aufgebracht, daß alle Bereiche der Scheibe mit Ausnahme

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der RAM-Gruppierung bedeckt werden, wo der gesamte Photolack entfernt wird. Die Scheibe erhält dann eine Hochenergieimplantation mit einer Verunreinigung vom n-Leitungstyp, z.B. Arsen zur Bildung des vergrabenen Kanals 20 zwischen den Source-Elektroden 11 und den Drain-Elektroden 12. Dann erhält die Scheibe eine Niederenergieimplantation mit einer Verunreinigung vom p-Leitungsbyp, z.B. Bor, zur Bildung der Schicht 21 zwischen den Source-Elektroden 11 und den Drain-Elektroden 12 .oberhalb der implantierten n-Schicht 20. Der Photolack wird dann entfernt und eine Schicht 26 aus polykristallinem Silizium wird auf der Scheibe abgelagert. Das polykristalline Silizium 26 bildet die Gate-Elektroden 13, die Gate-Verbindungen und die Y-Schreibleitungen 17· Das polykristalline Silizium 26 und die dünne Oxidsdicht 22 sind so gestaltet,daß bloßes Silizium 10 an den Stellen freibleibt, wo die Source/Drain-Bereiche 11, 12 gewünscht werden. Die Source/Drain-Bereiche 11, 12 werden vorzugsweise durch Phosphorimplantation in dem Substrat 10 gebildet, es können Jedoch auch andere Verunreinigungen bzw. Dotierverfahren angewendet werden. Danach wird eine Schicht 27 aus Vielfachniveau-Oxid auf der Scheibe gebildet. Diese Oxidschicht 27 ist üblicherweise phosphorhaltiges Glas;es können Jedoch auch andere Vielfach- · niveau-Isolatoren verwendet werden. Die Scheibe erhält dann eine Hochtemperaturbehandlung im Ofen, um das Vielfachniveau-Oxid 27 wieder zu verflüssigen. In das Vielfachniveau-Oxid 27 werden Kontakte eingeschnitten, woraufhin eine Metallisierungsschicht 28 in der geeigneten Form abgelagert wird,z.B.. aus Aluminium, um das Herstellungsverfahren zu vervollständigen.

Unter Bezugnahme auf die Figuren 4a bis 4d wird nun die Arbeitsweise der dynamischen RAM-Speicherzelle mit einem einzigen Transistor beschrieben. Fig.4a ist

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eine vergrößerte Teilansicht eines Teils des Querschnitts aus Fig.2b. Fig.4b ist ein Diagramm, das die Oberflächenpotentialverteilung 0_S über die Breite des Transistors in Fig.4a hinweg zeigt; dabei liegt ein geringes Potential (etwa 2,2 bis 2,5 Volt) an der Gate-^Elektrode Dies entspricht der Spannung Vq (Speichern), die an die Gate-Elektrode 13 angelegt wird, wenn die Zelle entweder in ihrem Zustand "O" oder "1" ist. Die Zelle ist in ihrem Zustand "0", wenn keine Löcher in der Potentialmulde 35 unter der Gate-Elektrode vorhanden sind. Die Zelle ist in ihrem Zustand "1 ,wenn Löcher in der Potentialmulde 35 vorhanden sind. Eine Untersuchung der Potentialverteilung nach Fig.4b zeigt, daß, wenn sich ein Loch in der Potentialmulde 35 befindet, dieses wegen der Potentialbarrieren 30 nicht entweichen kann. Natürlich muß berücksichtigt werden, daß die Potentialverteilung .in Fig.4b (und auch in Fig.4c und 4d) in einer Dimension, nämlich entlang Linie b-b in Fig.1, zeigt. Eine Untersuchung des Potentials über die Länge des Transistors entlang Linie a-a in Fig.1 hinweg und entlang einer Linie von der Oberfläche der Scheibe nach unten in das Substrat 10 hinein zeigt, daß keine Potentialbarrieren für Löcher durch die n+-Source- und Drain-Elektrode 11, 12 und durch den n-Kanal 20 gebildet werden. Sobald also ein Loch sich in der Potentialmulde 35 einfindet, bleibt es dort, bis das Gate-Potential gegenüber dem in Fig.4b geändert wird.

Um eine "1" in eine Speicherzelle "einzuschreiben", müssen Löcher in die Potentialmulde 35 eingebracht werden. Dies wird erreicht, indem die Gate-Elektrode auf negatives Potential V_G ("1") gebracht wird. Sobald die Potentialbarrieren 30 auf das Substratpotential abgesenkt wird, fHessen Löcher aus dem Substrat 10 oder den Kanalblockiergebieten 25 in den Bereich unter der Gate-Elektrode 13. Die Oberflächenpotentialverteilung 0_S

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während der Zeit des Einschreibens einer "1" ist in Fig.4c gezeigt. Zu beachten ist, daß das Oberflächenpotential niemals unter das Substratpotential absinken kann, weil Löcher aus dem Substrat 10 strömen und das Potential auf demjenigen des Substrats festhalten. Nachdem Löcher in den Bereich unter der Gate-Elektrode 13 befördert sind, wird das Potential an der Gate-Elektrode 13 wieder auf den Wert V^ (speichern) gebracht. Dies ergibt erneut die Oberflächenpotentialverteilung 0g nach Fig.4d, wobei sich nun Löcher in der Potentialmulde 35 befinden. Um eine "0" in die Speicherzelle einzuschreiben, müssen die in der Zelle untergebrachten Löcher entfernt werden. Dies wird dadurch erreicht, daß die Gate-Elektrode 13 auf ein positives Potential V^, ("0") gebracht wird. Dies ergibt eine Oberflächenpotentialverteilung 0g gemäß Fig.4b. Aus Fig.4d geht hervor, daß unter diesen Bedingungen die Potentialbarrieren 30 für Löcher verschwunden sind. Alle in der Mulde vorhandenen Löcher diffundieren daher in das Substrat 10 ab. Nachdem die Löcher aus dem Bereich unter der Gate-Elektrode 13 entfernt sind, wird das Potential an dieser erneut auf den Wert V_G (Speichern) gebracht. Dies ergibt die Oberflächenpotentialverteilung 0_S gemäß Fig.4b, wobei keine Löcher in der Potentialmulde 35 vorhanden sind.

Das Auslesen der Information aus der Speicherzelle erfolgt in der nun beschriebenen Weise. Die Speicherzellentransistoren 15 arbeiten wegen des vergrabenen Kanalbereichs 20 im Verarmungsbetrieb. Bei dem Gate-Botential Null fließt daher Strom aus der Source-Elektrode 11 zur Drain-Elektrode 12, wenn dazwischen ein Potential liegt. Wenn die Potentialmulde 35 leer ist (d.h. keine Löcher vorhanden), fließt ein Strom aus der Source-Elektrode 11 zur Drain-Elektrode 12.

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Dieser Strom repräsentiert eine in der Zelle gespeicherte "0". Venn Löcher in einer Potentialmulde 35 gespeichert sind, fließt ein höherer Strom von der Source- zur Drain-Elektrode bei demselben dazwischen angelegten Potential als ohne Vorhandensein von Löchern in der Potentialmulde 35. Dieser Stromwert stellt eine in der Zelle gespeicherte "1" dar. Der Grund dafür, daß ein höherer Strom zwischen Source- und Drain-Elektrode fließt, wenn Löcher in der Mulde 35 gespeichert sind, geht aus einer Untersuchung von Fig.4a hervor. Die gespeicherten Löcher sind durch eine positive Ladung über dem vergrabenen Kanal 20 dargestellt. Die Auswirkung der gespeicherten Löcher ist dieselbe wie eine Vergrößerung der negativen Schwellenspannung des Transistors, wodurch natürlich bei derselben Gate-Spannung der Source-Drain-Strom eines n-Kanal-Transistors erhöht wird. Die unterschiedlichen Source-Drain-Ströme können durch einen Abtastverstärker ermittelt werden, um den Zustand der Speicherzelle festzustellen (d.h. um die Information der Zelle "auszulesen").

Das vorstehend beschriebene Verfahren zum "Auslesen" und "Einschreiben" von Informationen ist zwar für eine einzelne Speicherzelle möglich, jedoch nicht für eine Gruppierung von Zellen. Bei einer Gruppierung von Zellen muß ein selektives Schema zum "Auslesen" und "Einschreiben" vorgesehen sein. Es muß also eine Möglichkeit bestehen, eine einzelne Zelle in der Gruppierung auszuwählen, um eine Information einzuschreiben oder auszulesen. Bei dem vorstehend beschriebenen Verfahren wurde das Potential an der Gate-Elektrode 13 nur geändert, um Löcher in der Potentialmulde 35 unter der Gate-Elektrode 13 zu speichern oder daraus zu entfernen (d.h. um eine Information in die Zelle einzuschreiben). Bei einer Gruppierung von Speicherzellen müssen zwei Signale angelegt werden, um eine Information in eine besondere Zelle einzuschreiben,

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ohne den Zustand der anderen Zellen zu berühren. Das Einschreiben einer Information in eine einzelne Speicherzelle durch Anwendung eines an zwei Zellenanschlüsse angelegten Signals wird an Hand der Figuren 5a, 5b, 6a und 6b verständlich. Es handelt sich um dasselbe "Einschreibschema" wie beim Betrieb einer Gruppierung. Die Zellenanschlüsse (d.h. Transistor 15), die adressiert werden sollen, sind die Gate-Elektrode 13, die in der Gruppierung mit der Y-Schreibleitung 17 verbunden ist, und die Source-Elektrode 11, die in derGruppierung mit der X-Auswahl-Leitung verbunden ist. Während der folgenden Betrachtung muß berücksichtigt werden, daß beim Erwähnen des Anlegens eines Potentials an die Gate-Elektrode 13 oder die Source-Elektrode 11 beim Betreiben der Gruppierung dieselben Potentiale an die Y-Schreibleitung 17 bzw. X-Auswahl-Leitung angelegt werden. Wie bereits erwähnt wurde, entspricht ein Zustand "0" in der Zelle der Abwesenheit von gespeicherten Löchern unter der Gate-Elektrode 13, während eine "1" gespeicherten Löchern entspricht. Bei der nun fügenden Diskussion wird angenommen, daß beim Einschreiben einer "0" sich zuvor in der Zelle eine "1" befindet und beim Einschreiben einer "1" sich zuvor in der Zelle eine "0" befindet. Die Figuren 5a und 5b zeigen das "Einschreiben" einer ^P1" in die Speicherzelle; beide Figuren sind Diagramme des Potentials von der Gate-Elektrode 13 durch das Gate-Oxid 22 hindurch in das Substrat 10 hinein. Fig.5a zeigt die Potentialverteilung, wenn ein Potential V_Q (»1") gleich V₃₃ (gewöhnlich Masse) an die Gate-Elektrode 13 angelegt wird, während das Potential an der Source-Elektrode ,.den Wert V^₀ hat (üblicherweise 5»0 Volt). Unter diesen Bedingungen ist eine Barriere 34 gegen das Fließen von Löchern aus dem Substrat 10 in die Potentialmulde 35 vorhanden, und folglich können in diese Mulde 35 unter diesen Bedingungen keineLöcher eingebracht werden.

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COPY

Wenn das Potential an der Drain-Elektrode 11 auf den Wert VgQ- gebracht wird, wie in Fig.5b gezeigt ist, verschwindet die Lochbarriere 3^, und Löcher fliessen aus dem Substrat 10 in die Potentialmulde 35· Die gestrichelte Linie zeigt die entfernte Barriere 34, während die Linien in der Potentialmulde 35 Löcher darin darstellen. Um eine "0" in die Speicherzelle einzuschreiben, müssen die Löcher aus der Potentialmulde 35 entfernt werden. Dies kann unter Bezugnahme auf die Figuren 6a und 6b gezeigt werden. Fig.6a zeigt die Potentialverteilung, wenn ein Potential V„("0") gleich V_DD an die Gate-Elektrode 13 angelegt wird, während das Potential an der Source-Elektrode 11 den Wert V"_DD hat. Unter diesen Bedingungen ist eine Barriere 36 vorhanden, die sich dem Strom von Löchern aus der Potentialmulde 35 in das Substrat 10 hinein widersetzt. Folglich verbleiben die Löcher in der Mulde 35. Wenn jedoch das Potential an der Source-Elektrode 11 auf den Wert V_ss gebracht wird, wie in Fig.6b gezeigt ist, wird die Barriere 36 entfernt, und Löcher fliessen aus der Potentialmulde 35 in das Substrat 10, so daß die Zelle im Zustand "0" verbleibt. Die gestrichelte Linie zeigt die entfernte Barriere Die Figuren 5a, 5b sowie 6a, 6b zeigen also deutlich das Einschreiben von Informationen in eine Speicherzelle über zwei Anschlüsse, eine Vorbedingung für die Verwendung der Zelle in einer Speichergruppierung. Bei der Beschreibung unter Bezugnahme auf die Figuren 5a und 5b ist zu beachten, daß das Potential V_G ("1") auf den Wert V₃₅ gebracht wurde, und nicht auf eine negative Spannung, die Anwendung findet, wenn das "Einschreiben" unter alleiniger Ausnutzung der Gate-Elektrode 13 erfolgt. Dies wird dadurch erreicht, daß die p-Implantation in dem zweiten implantierten Bereich so gewählt wird, daß sich ein negatives Oberflächenpotential 0

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CX)PY

ergibt, wenn die Gate-Spannung den Wert Vgg hat. Wenn dies nicht erfolgt wäre, so wäre eine negative Gate-Spannung in Bezug auf das Substrat 10 erforderlich, und dies wäre ein unannehmbarer Betriebszustand für eine n-Kanal-Logikschaltung.

Das "Auslesen" erfolgt in gleicher Weise wie zuvor beschrieben durch Abtasten der verschiedenen Stromhöhen d=s Stromes von der Source- zur Drain-Elektrode beim Anlegen eines Potentials dazwischen. Das Auslesen kann auch dadurch erfolgen, daß der von der Sourcezur Drain-Elektrode fliessende Strom über einen Lastwiderstand fließt und die verschiedenen Spannungen an diesem Widerstand ertastet werden. Die unterschiedlichen ^tröme oder Spannungen entsprechen den verschiedenen Zuständen der Speicherzelle.

Die Arbeitsweise einer Gruppierung von Speicherzellen nach dem vorstehend beschriebenen, über zwei Anschlüsse erfolgenden Adressierschema ist am besten aus den Diagrammen der Fig.7 ersichtlich. Fig.7 zeigt die Signale auf der X-Auswahl-Leitung 18, der Y-Leseleitung 16 und der Y-Schreibleitung 17 während der Lese-, Schreib- und Speicherzyklen. Die Y-Leseleitung 16 ist über einen Lastwiderstand an das Potential V_DD angeschlossen. Um eine ⁿ0ⁿ in einer ausgewählte Zelle einzuschreiben, wird die mit der ausgewählten Zelle verbundene X-Auswahl-Leitung auf Potential Vgo gelegt. Dann wird die mit der ausgewählten Zelle verbundene Y-Schreibleitung 17 auf das Potential V^ gelegt. Nach dem Einschreiben der "0" wird die Spannung der mit der ausgewählten Zelle verbundenen Y-Schreibleitung 17 auf das Potential V

GG gelegt, wobei es sich um eine mittlere Spannung (etwa 2,2 bis 2,5 Volt) zwischen den Werten V_DD und V₃₅ handelt.

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Nachdem die mit der ausgewählten Zelle verbundene Y-Schreibleitung 17 auf Potential V_QG gelegt ist, wird die mit der ausgewähltenZelle verbundene X-Auswahlleitung 18 auf das Potential V_DD gelegt, und die Zelle befindet sich nun in ihrem. Zustand«Speichern". Um eine "1" in eine ausgewählte Zelle einzuschreiben, wird die mit dieser verbundene X-Auswahl-Leitung 18 auf das Potential Vg_S gelegt, und die mit dieser Zelle verbundene Y-Schreibleitung 17 wird auf Potential Yaa gebracht. Die mit der ausgewähltenZelle verbunden Y-Schreibleitung 17 wird dann erneut auf das Potential V gebracht, und anschließend wird die mit der ausgewählten Zelle verbundene X-Auswahlleitung 18 auf das Potential V gebracht. Die Zelle ist dann in ihrem Zustand "1", weil Löcher in der Mulde 35 unter der Gate-Elektrode 13 vorhanden sind. Um den Zustand einer besonderen Zelle auszulegen, ist es lediglich erforderlich, die X-Auswahl-Leitung 18 der ausgewählten Zelle auf das Potential Vgg zu bringen, während die Spannung an der mit dieser ausgewählten Zelle Y-Schreibleitung 17 auf dem Potential V_GG verbleibt. Wenn in der Zelle eine'M" eingeschrieben ist, ist die Spannung auf der mit der ausgewählten: Zelle verbundenen Y-Leseleitung 16 höher als wenn dort eine "0" eingeschrieben ist. Dies hat die vorstehend erläuterten Gründe; die Anwesenheit von Löchern in der Mulde 35 unter der Gate-Elektrode erhöht nämlich den Stromfluß in den Zellentransistor für eine gegebene Spannung der Gate-Elektrode 13.

Beim Auslesen und beim Einschreiben verbleibt die Spannung an den Y-Schreibleitungen 17 und den X-Auswahlleitungen 18, die mit der ausgewählten Zelle nicht verbunden sind auf den Werten V_GG bzw. V_DD. Dies ist einer der wesentlichen Faktoren für den Betrieb der einzelnen Speicherzelle in einer Gruppierung. Wenn die Spannung an der Y-Schreibleitung 17 dem Wert V_GG ist, können keineLöcher in die Potentialmulde 35 unter der Gate-Elektrode 13 eingebracht oder daraus entfernt werden,

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Claims

Dipl.-Ing. Dipl.-Chem. Dipl.-Ing.

E.Prinz - Dr. G. Hauser - G. Leiser

Ernsbergerstrasse 19

8 München 60

Unser Zeichen: T 3360 12.September 1980

TEXAS INSTRUMENTS INCORPORATED 13500 North Central Expressway-Dallas, Texas , V.St.A.

Patentansprüche

Λ» Verfahren zum Betreiben eines Arbeitsspeichers für willkürlichen Zugriff durch Einschreiben der Information und Speichern derselben in einer einzigen Zelle einer Speichergruppierung und Auslesen der Information aus dieser ohne Störung des Zustands der anderen Zellen der Gruppierung, dadurch gekennzeichnet, daß eine X-Y-Gruppierung von Halbleiterspeicherzellen für willkürlichen Zugriff verwendet wird, wobei die Zellen jeweils einen einzigen Verarmungstyp-Metall-Oxid-Halbleitertransistor mit vergrabenem Kanal sowie mit einer Source-, einer Drain- und einer Gate-Elektrode aufweisen, daß die Gruppierung in Zeilen und Spalten von Speicherzellen organisiert wird, wobei alle Drain-Elektroden jeder Spalte der Gruppierung mit einer Y-Leseleitung für die Spalte verbunden werden, alle Source-Elektroden in jeder Zeile der Gruppierung mit einer X-Auswahl-Leitung für diese Zeile verbunden werden, und alle Gate-Elektroden in jeder Spalte der Gruppierung mit einer Y-Schreibleitung für diese Spalte verbunden werden, und ferner dadurch gekennzeichnet, daß geeignete Signale an die X-Auswahl-Leituqg und die Y-Schreibleitung angelegt werden und die Signale an der Y-

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Leseleitung für die ausgewählte einzelne Zelle abgetastet werden, während das Potential an allen anderen Y-Schreibleitungen auf einem Wert V_ßG gehalten wird und die Potentiale an allen anderen X-Auswahl-Leitungen auf einem Wert V_DD gehalten werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß das Anlegen -der geeigneten Signale und Ertasten
der Signale folgende Schritte umfaßt:

Anlegen geeigneter Signale an die X-Auswahl-Leitung und Y-Schreibleitung zum Einschreiben von Informationen
in die ausgewählte Zelle;

Anlegen geeigneter Signale an die X-Auswahl-Leitung und an die Y-Schreibleitung zum Speichern von Informationen in der ausgewählten Zelle und

Anlegen eines geeigneten Signals an die X-Auswahlleitung und Ertasten von Signalen an der Y-Leseleitung zum Auslesen der Informationen aus der ausgewählten Zelle.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Anlegen der geeigneten Signale zum Einschreiben
von Informationen folgende Schritte umfaßt:

Anlegen eines Potentials des Wertes V_sg an die X-Auswahl-Leitung und gleichzeitiges oder anschliessendes Anlegen eines Potentials V_DD an die Y-Schreibleitung sowie
Ändern des Potentials an der Y-Schreibleitung auf den
Wert V_GG zum Einschreiben einer "O" in die ausgewählte Zelle; und

Anlegen eines Potentials der Größe V_ss an die X-Auswahl-Leitung und gleichzeitiges oder anschliessendes Anlegen eines Potentials des Werts V₃₃ an die Y-Schreibleitung

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sowie Ändern des Potentials an der Y-Schreibleitung auf den Wert V„n zui
gewählte Zelle.

den Wert V_GG zum Einschreiben einer "1" in die aus-
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim Anlegen der geeigneten Signale zur Speicherung von Information ein Potential der Größe V_GG an die Y-Schreibleitung sowie ein Potential der Größe V_DD an die X-Auswahl-Leitung angelegt wird, zur Speicherung der Information in der ausgewählten Zelle.
5- Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim Anlegen der geeigneten Signale und Ertasten von Signalen ein Potential der Größe V_ss an die X-Auswahl-Leitung angelegt wird, ein Potential der Größe V_GG an die Y-Schreibleitung angelegt wird und das Potential an der Y-Leseleitung ertastet wird,um die Information aus der ausgewählten Zelle auszulesen.
6. Arbeitsspeicher bzw. Speicher mit willkürlichem Zugriff, enthaltend eine Gruppierung aus Metall-Oxid-Halb'leitertransistoren als Speicherzellen, die in einer X-Y-Zeilen-und Spalten-Matrix angeordnet sind, dadurch gekennzeichnet, daß jede Speicherzelle enthält:

- ein Substrat eines ersten Leitungstyps;

- zwei leitende Elektroden des entgegengesetzten Leitungstyps in Oberflächenbereichen des Substrates, welche die Source- und Drain-Elektrode bilden;

- einen ersten Bereich des entgegengesetzten Leitungstyps, der vollständig unterhalb der Oberfläche des Substrates und zwischen den Elektroden und in Berührung mit diesen angeordnet ist;

isoon/ma

- einen zweiten Bereich des erstgenannten Leitungstyps in einem flachen Oberflächenbereich des Substrates, wobei dieser zweite Bereich direkt über dem ersten Bereich liegt und mit dem ersten Bereich und den Elektroden in Berührung ist;

- eine dünne Isolierschicht über dem Substrat, die zwischen den Elektroden liegt;

- einen ersten leitenden Streifen auf der dünnen Isolierschicht, welcher die Gate-Elektrode bildet;

- eine Isolierschicht auf dem ersten leitenden Streifen, mit einer Öffnung zur Kontaktierung der Source-Elektrode; und

- einen zweiten leitendenStreifen auf der Isdlierschicht, welcher die Öffnung überdeckt, wobei die Drain-Elektroden in jeder Spalte vereinigt sind und eine Y-Leseleitung für jeweils eine Spalte bilden, wobei ferner die Gate-Elektroden in jeder Spalte vereinigt sind und eine Y-Leseleitung für jeweils eine Spalte bilden und wobei die Source-Elektroden in jeder Zeile vereinigt sind und eine X-Auswahl-Leitung für jeweils eine Zeile bilden.

'. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß die dünne Isolierschicht aus Siliziumdioxid ist, daß der erste leitende Streifen aus polykristallinem Silizium ist und daß die Isolierschicht aus phosphorhaltigem Glas und der zweite leitende Streifen aus Aluminium ist.

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