DE2802141C2 - Halbleiteranordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiteranordnung mit mehreren in einer Matrix gegliederten Speicherstellen, die je eine Halbleiterzone eines ersten Leitungstyps, die sich in einem Gebiet des zweiten, entgegengesetzten Leitungstyps erstreckt, aufweisen, wobei diese Halbleiterzone zum Speichern von Information darstellender Ladung dient, welche gespeicherte Ladung durch eine zwischen der Zone und dem Gebiet vorhandene Verarmungsschicht vom übrigen Teil des Halbleiterkörpers getrennt ist, bei der die Verarmungsschicht an ein Kanalgebiet einer Feldeffekttransistorstruktur grenzt, bei der der zwischen zwei Hauptelektroden, und zwar einem Source- und Drain-Gebiet der Feldeffekttransistorstruktur gemessene Widerstand für Stromdurchgang durch das Kanalgebiet mit dem Informationsinhalt der Spcicherstelle steuerbar ist, bei der an das Kanalgebict eine /weite Verarmungsschicht grenzt, mit deren Dicke der genannte Widerstand ebenfalls beeinflußt werden kann und bei der wenigstens eine, einer Anzahl von Speicherstellen der Matrix gemeinsame Zngangselektrode vorhanden ist

Derartige Matrizen von Speicherstellen sind bekannt, beispielsweise aus »IEEE Journal of Solid State Circuits«, Heft SC-Il. August 1976,_Seiten 519 bis ein-

to schließlich 528 und ISSCC 1973 »Digest of Technical Papers«, Seiten 34,35 und 195. Es handelt sich dabei um Ein-Transistor-pro-Bit-Speicher mit einer Matrix von Obergangsfeldeffekttransistoren (JFET) mit einem ringförmigen Gate-Elektrodengebiet und einer elektrisch schwebenden vergrabenen Schicht desselben Leitungstyps wie das Gate-Elektrodengebiet Das Gate-EIektrodengebiet und die vergrabene Schicht grenzen an das Kanalgebiet des Feldeffekttransistors. Wie in der als zweite genannten Veröffentlichung können die Haupt· strombahnen der Feldeffekttransh-'-jren je in Reihe mit einer Diode an den Kreuzungen eines Systems von Wort- und Bitleitungen angebracht werden. Die ringförmigen Gate-Elektrodengebiete sind mit einer Reihe der Matrix gemeinsamer Schreibleitungen verbunden. Jede Speicherzelle der Matrix enthält eine Diode und einen Feldeffekttransistor mit einer ringförmigen Gate-Elektrode und einer vergrabenen schwebenden Gate-Elektrode und ist mit drei einer Spalte oder Reihe gemeinsamen Selektions- oder Adressenleitungen verbunden und zwar einer einer Spalte gemeinsamen Adressenleitung, die mit der Source-Elektrode des Transistors verbunden ist, einer einer Reihe gemeinsamen Adressenleitung, die über die Diode mit der Drain-Elektrode des Transistors verbunden ist und der einer Reihe gemeinsamen Schreibleitung, die mit der ringförmigen Gate-Elektrode des Transistors verbunden ist.

Durch Anlegen einer Sperrspannung an die ringförmige Gate-Elektrode gegenüber der Source-E^ktrode und zwar derart, daß die zugehörende Verarmungsschicht sich soweit erstreckt, daß der die vergrabene Schicht begrenzende pn-übergang in die Vorwärtsrichtung gelangt, können Ladungsträger der vergrabenen Schicht entnommen werden, wobei der letztgenannte pn-Übergang nach Fortfallen der Sperrspannung an der ringförmigen Gate-Elektrode in der Sperrichtung vorgespannt ist Umgekehrt können Ladungsträger wieder der vergrabenen Schicht zugeführt werden, wenn die ringförmige Gate-Elektrode in Vorwärtsrichtung geschaltet wird, so daß Ladungsträger in das Kanalgebiet injiziert und danach durch die vergrabene Schicht gesammelt werden. Auf diese Weise kann Information eingelesen und gelöscht werden. Die gespeicherte Informatior wird mit einem Strom durch das Kanalgebiet der Transistorstruktur ausgelesen, wobei die Größe des durchgelassenen Stromes ein Maß für den Ladungszustand der vergrabenen Schicht ist.

Die vorliegende Erfindung bezweckt nun, eine ähnliche integrierte Speichermatrix zu schaffen, die besonders einfach und gedrängt im Aufbau ist und dieser Erfindung lieg! u. a. die Erkenntnis zugrunde, daß dies dadurch erreichbar ist, daß auf geeignete Weise eine auf einer isolierenden Schicht liegende Selektionsleitung verwendet wird, die nur auf kapazitivem Wege mit einer Anzahl Speichersf.llen gekoppelt ist.

Eine Halbleiteranordnung der eingangs beschriebenen Art ist nach der Erfindung dadurch gekennzeichnet, daß die Zugangselektrodc mit einer Anzahl der Halbleiterzonen des ersten LeitungstvDS kaDazitiv eekoDDelt

ist, wobei jede dieser Halbleiterzonen durch eine zwischenliegende isolierende Schicht von der Zugangsselektion getrennt ist.

In der erfindungsgemäßen Halbleiteranordnung werden isolierte Zugangselektroden verwendet, die meistens die Wortleitungen bilden werden und die kapazitiv gekoppelt sind mit Speicherstellen, die durch durch einen pn-Übergang begrenzte Halbleiterzonen gebildet werden, die außer beim Einschreiben oder Löschen von Information darstellender Ladung elektrisch schwebend sind, d. h. keinen direkten elektrisch leitenden Anschluß haben. Die elektrisch schwebenden Halbleiterzonen sind völlig mit einer geschlossenen isolierenden Schicht bedeckt. Für die Wortleitungen sind wenigstens innerhalb der Matrix von Speicherzellen keine Kontakte mit Halbleiterzonen oder -gebieten notwendig, wodurch besonders wenig Raum an der Halbleiteroberfläche notwendig ist. Außerdem ist außer dem System von Wortleitungen nur ein weiteres System von Selektionsleitungen, den Bitleitungen, notwendig, die mit Source- oder Drain-Elektrodengebieten der Feldeffekttransistorstrukturen verbunden sind.

Vorzugsweise sind die nicht mit den Selektionsleitungen verbundenen Hauptelektrodengebiete der Feldeffekttransistorstrukturen der Matrix alle miteinander verbunden. Die Verwendung einer derartigen gemeinsamen Elektrode vereinfacht die zum Ansteuern der Matrix erforderlichen Elektronik und das Anschließen derselben.

In diesem Zusammenhang werden unter Hauptelektrodengebieten die Source- und Drain-Gebiete der Feldeffekttransistorstrukturen verstanden, die ja die Enden oder Anschlüsse der Hauptstrombahn dieser Struktur bilden und die Hauptelektroden sind. Außerdem haben die Feldeffekttransistoren eine oder mehrere Gate-Elektroden.

Mit Vorteil sind die nicht mit den Bit- bzw. Selektionsleitungen verbundenen Hauptelektrodengebiete als geschlossenes Halbleitergebiet des zweiten Leitungstyps ausgebildet. Die erwähnten Hauptelektrodengebiete gehören dann zu demselben Halbleitergebiet. In dem Fall sind auch für diese Gebiete innerhalb der Matrix keine Kontakte, also keine Kontaktfenster notwendig. Auf dieses Fehlen von Kontakten trägt zu einem gedrängten Aufbau der Matrix bei.

Vorzugsweise sind die Drain-Elektrodengebiete der JFET-Strukturen miteinander verbunden. Die JFET-Strukturen sind dann als Source-Folger geschaltet, wobei der gemeinsame Drain-Elektrodenanschluß mit der Speisung verbinden werden kann.

In einer wichtigen bevorzugten Ausführungsform der erfindungsgemäßen Halbleiteranordnung gehört die zweite Verarmungsschicht zu einer zweiten Gate-Elektrode, die vorzugsweise für alle JFET-Strukturen der Matrix gemeinsam ausgebildet ist Eine derartige zweite Gate-Elektrode kann, wie noch näher erläutert wird, zur Einstellung der Abschnürspannung auf einen geeigneten Wert verwendet werden. Dies ist u. a. von Bedeutung wegen der Detektion der gespeicherten Information beim Auslesen.

Die gemeinsame zweite Gate-Elektrode kann mit Vorteil durch ein gemeinsames Substratgebiet des ersten Leitungstyps gebildet werden, das sich unter den Kar.algebieten aller JFET-Strukturen der Matrix erstreckt. Die Halbleiterstruktur der Matrix ist dann besonders einfach und gedrängt

Bei einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Halbleiteranordnung sind die Zugangselektroden zwischen den Source- und Drain-Elektrodengebieten und über den Halbleiterzonen des ersten Leitungstyps sich selbstausrichtend angebracht. Vorzugsweise sind die Zugangselektroden gerade Streifen aus Halbleitermaterial und sind die in Richtung einer Zugangselektrode hintereinander liegenden JFET-Strukturen mit Hilfe einer Form einer dielektrischen Isolierung wie Luftisolierung, V-Rillen oder versenkten Oxyds voneinander getrennt.

Bei einer weiteren wichtigen Ausführungsform der erfindungsgemäßen Halbleiteranordnung sind zur Verwirklichung der JFET-Strukturen keine vergrabenen Schichten notwendig und kann bei der Herstellung das Anwachsen einer Epitaxialschicht vermieden werden.

Dadurch kann die Ausbeute bei der Herstellung relativ hoch sein. Bei dieser bevorzugten Ausführungsform sind wenigstens die Kanalgebiete der JFET-Strukturen, die Halbleiterzonen des ersten Leitungstyps und die Hauptelektrodengebiete durch Uin- oder Ubcrdotierung erhalten worden.

Mit Vorteil wird beim Löschen von Information aus einer Speicherstelle ein Löschimpuls einer ersten Polarität an der Zugangselektrode verwendet, wobei der kapazitiv damit gekoppelten Halbleiterzone des ersten Leitungstyps ein Potential aufgeprägt wird, wobei Durchgriff zwischen dieser Halbleiterzone und einer Quelle oder einem Vorrat zum ersten Leitungstyp gehörender freier Ladungsträger auftritt. Mit Hilfe eines Schreibimpulses der zweiten, der ersten entgegengesetzten Polarität und eines Informationssignals zu einem der Hauptelektrodengebicte der JFET-Struktur wird die Halbleiterzone des ersten Leitungstyps durch Injektion von Ladungsträgern auf ein Potential gebracht, wobei der pn-Übergang zwischen dieser Zone und dem Kanalgebiet der JFET-Struktur in der Sperrichtung vorgespannt ist und zwar derart, daß das Kanaigebiet wenigstens im nicht-selektierten Zustand der Speichcrstelle abgeschnürt ist. Der Leseimpuls an der Zugangselektrode hat vorzugsweise dieselbe Polarität

wie der Schreibimpuls und eine derartige Amplitude, daß der gemessene Strom durch den Kanal der selektierten JFET-Struktur dem Ladungszustand bzw. dem Informationsinhalt der Halbleiterzone des ersten Leitungstyps entspricht.

Vorzugsweise sind die JFET-Strukturen zusammen mit elektronischen Mitteln, die mit den Zugangselektroden an die Selektionsleitungen gekoppelt sind, in einem gemeinsamen Halbleiterkörper integriert, wobei die Steuermittel wenigstens Mittel zum selektiven Schreiben und Lesen der Speicherstellen enthalten.

Ein Ausführungsbeispiel der Erfindung isi in den Zeichnungen dargestellt und wird im folgenden näher beschrieben. Es zeigt
F i g. 1 eine schematische Draufsicht eines Teils einer erfindungsgemäßen Halbleiteranordnung,

F i g. 2, 3 und 4 schematische Schnitte durch diesen Teil der Halbleiteranordnung gemäß den in F i g. 1 angegebenen Linien II-1I, HI-III bzw. IV-IV,

F i g. 5 eine schematische Darstellung des Aufbaus eines größeren Teils der Anordnung,

Fig.6 eine schematische Darstellung eines elektrischen Ersatzschaltplanes einer Speicherzelle der Anordnung,

F i g. 7, 8 und 9 eine schematische Darstellung der Betriebsspannungen, die an den Wortleitungen, an den Bitleitungen bzw. an den schwebenden Torelektroden oder Speicherstellen auftreten können.

Das Ausführungsbeispiel bezieht sich auf eine Anord-

nung mit einem Speicher mit beliebigem Zugriff (RAM = Random Access Memory). Diese Anordnung enthält einen Halbleiterkörper 1 mit mehreren in einer Matrix gegliederten Speicherstellen, in denen Information eingeschrieben oder gelöscht werden kann und wobei der Informationsinhalt jeder Speicherstelle ausgelesen werden kann. Der in der Fig. 1 bis 4 dargestellte Teil di'j Halbleiterkörpers 1 hat eine Anzahl voneinander getrennter Halbleiterzonen 2 eines ersten Leitungstyps, die sich in einem Gebiet 3 des zweiten Leitungstyps erstrecken. In dem Beispiel ist eine durchlaufende η-leitende Siliziumschicht 3 verwendet worden, in der sich die p-leitenden Zonen 2 befinden. Die p-leitenden Zonen 2 dienen zum Speichern von Information darstellender Ladung, wobei die gespeicherte Ladung durch die zu den pn-Übergängen 4 gehörenden Verarmungsgebieie vom übrigen Teil des Halbleiterkörper* 1 getrennt ist. Diese Verarmungsgebiete grenzen je an einem Teil des Gebieies 3, das das Kanaigebiet einer Übergangsfeldeffekttransistorstruktur bildet. Die p-leitenden Zonen 2 erstrecken sich als Torelektroden zwischen Source- und Drain-Gebieten 5 bzw. 6 der JFET-Strukturen. Die Source- und Drain-Gebiete 5 und 6 bilden die Hauptelektroden bzw. Hauptelektrodengebiete der Feldeffekttransistoren, die durch das Kanalgebiet innerlich miteinander verbunden sind. Der zwischen den Hauptelektroden gemessene Widerstand für Stromdurchgang durch das Kanalgebiet ist u. a. abhängig von und steuerbar mit der Dicke des zu dem pn-übergang 4 gehörenden Verarmungsgebietes.

An jedes Kanalgebiet grenzt noch eine zweite Verarmungsschicht, die zu dem pn-übergang 7 gehört, der zwischen der η-leitenden Schicht 3 und dem p-leitenden Substratgebiet 8 gebildet ist. Die Dicke dieser Verar-" mungsschicht hat ebenfalls einen Einfluß auf den Widerstand für den Stromdurchgang durch das Kanalgebiet

Die p-leitenden Zonen 2 sind in einer Matrix gegliedert, die im betreffenden Beispiel zweidimensional ist und aus einer Anzahl Reihen und Spalten besteht. Die in derselben Spalte liegenden Halbleiterzonen 2 sind mit einer gemeinsamen Zugangselektrode 9 kapazitiv gekoppelt, die durch eine isolierende Schicht 10 von den Halbleiterzonen 2 getrennt ist Die Zugangselektroden 9 bilden die Wortleitungen des Speichers mit beliebigem Zugriff, welche Leitungen zu der primären Selektion gehören.

Auch in der Reihenrichtung erstrecken sich Selektionsleitungen, und zwar die Bitleitungen 11 (sekundäre Selektion). Die Bitleitungen 11 sind durch öffnungen 12 mit einer der Hauptelektroden, beispielsweise mit den Source-Elektrodengebieten 5 der JFET-Strukturen verbunden. Übrigens sind die Bitleitungen durch die isolierende Schicht 13 vom Halbleiterkörper 1 und von den Wortleitungen 9 getrennt

Der Speicher hat also ein Muster aus Wortleitungen 9 und Bitieitungen 11, wobei an Kreuzungen dieser Leitungen immer eine JFET-Struktur vorhanden ist, deren Source-Elektrodengebiet 5 mit der betreffenden Bitleitung 11 verbunden ist und wobei die betreffende Wortleitung 9 mit einer als Speicherstelle wirksamen Halbleiterzone 2 kapazitiv gekoppelt ist, die als Gate-Elektrode in die JFET-Struktur aufgenommen ist Die Drain-Elektrodengebiete 6 der JFET-Strukturen sind alle miteinander verbunden und bilden einen Teil ein und desselben geschlossenen Halbleitergebietes 6, 6a, Dieses Halbleitergebiet 6,6a enthält streifenförmige Teile 6a, die sich parallel zu den Reihen und den Wortleitungen 9 erstrekken. Die Funktionen der Hauptelektrodengebiete 5 und •5 können auch vertauscht werden, wobei das Gebiet 6, 6a als gemeinsame Source-Elektrode und die Gebiete 5 als Drain-Elektroden geschaltet werden.

Die JFET-Strukturen der Matrix sind über eine An- :zahl Gruppen aufgeteilt, wobei jede Gruppe eine gemeinsame Selektions- bzw. Bitleitung 11 hat, die mit den Source-Elektrodengebieten 5 verbunden ist. Die JFET-Strukturen ein und derselben Gruppe gehören alle zu verschiedenen Worten. Die Anzahl Wortleitungcn bzw.

ίο Zugangselektroden 9 ist also mindestens ebenso groß wie die Anzahl JFET-Strukturen, die zu der Gruppe mit einer gemeinsamen Bitleitung 11 gehört, wobei diese minimale Anzahl Wortleitungen auch ausreicht.

Die zweite Torelektrode 8 ist für alle JFET-Strukturen der Matrix gemeinsam ausgebildet. Die Gate-Elektrode 8 ist ein gemeinsames p-leitendes Substratgebiet, das sich unter den Kan.ilgcbictcn aller |FET-Strukturen der Matrix erstreckt.

Der h'aibieiterkörper i enthält außer der Matrix 51 von Speicherzellen (F i g. 5) auch Steuerlogik und Ausleseelektronik, die durch die Blöcke 52 und 53 auf schematische Weise dargestellt sind. Dazu können an sich bekannte Schaltungsanordnungen verwendet werden. Der Block 52 enthält beispielsweise eine Anzahl Adresseneingänge 54 und einen Dekoder mit dem an Hand der angebotenen Adresse eine Wortleitung 9 bestimmt wird. Weiter sind in diesem Block 52 Mittel vorhanden, um den Wortleitungen 9 geeignete Signale zum Lesen, Schreiben, Löschen und Aufbewahren von Information in der Speichermatrix zuzuführen. Auf gleiche Weise enthält der Block 53 Mittel um den Bitleitungen 11 geeignete Signale für diese Funktionen zu entnehmen bzw. denselben zuzuführen. Außer mindestens einem Signaleingang 55 und mindestens einem Signalausgang 56 können auch Adresseneingänge 54 vorhanden sein.

Da die Organisation und Ausbildung der Peripherie der Matrix, also beispielsweise dtr Steuerlogik auf vielerlei Weisen ausgebildet werden kann, die im Rahmen der vorliegenden Erfindung weniger relevant sind, wird darauf nicht weiter eingegangen. Der Speicher mit beliebigem Zugriff (RAM) kann wort- oder bitorganisiert sein und mit der Steuerelektronik beispielsweise als Teil eines größeren Ganzen, das noch weitere Speicher und/ oder Logik enthält, in ein und demselben Halbleiterkörper integriert sein.

Die vorliegende Erfindung bezieht sich in erster Instanz auf die Speichermatrix 51 selbst und insbesondere auf die Ausbildung der Speicherzellen, aus denen diese Matrix aufgebaut ist. F i g. 6 zeigt auf schematische Weise einen Ersatzschaltplan mit einer Wortleitung 9 und einer Bitleitung 11 und einer an der Kreuzung derselben vorhandenen Speicherzelle, die durch einen Übergangsfeldeffekttransistor mit einer Source-Elektrode 5, einer Drain-Elektrode 6, einer ersten Gate-Elektrode bzw. Speicherstelle 2, die über eine Kapazität C mit der Wortleitung 9 verbunden ist und einer zweiten Gate-Elektrode 8, die durch das gemeinsame Substrat gebildet wird, dargestellt ist
Weiter ist angegeben, daß die Wortleitung 9 mit Mitteln 61 zum Ansteuern derselben verbunden ist. Auch die Bitleitung 11 ist mit Mitteln 62 zum Ansteuern verbunden. Auf schematische Weise ist weiter ein Ausgang 63 dargestellt, wobei zwischen den Ausgang 63 und die Steuermittel 62 ein Widerstand 64 aufgenommen ist Gewünschtenfalls kann parallel zu oder an Stelle des Widerstandes 64 ein (elektronischer) Schalter verwendet werden, der geschlossen ist, wenn der Bitleitung 11 eine Spannung aufgeprägt werden muß und geöffnet,

ίο

wenn über den Ausgang 63 die Information an der Bitleitung in Form eines Stromes ausgelesen wird.

Die den Wort- und Bitleitungen zuzuführenden Spannungen können gegenüber einem bestimmten Bezugsoder Nullpegel ausgedrückt werden, wozu im vorliegenden Beispiel, wie angegeben, Erdpotential gewählt worden ist. Auch die übrigen nachstehend zu nennenden Spannungen sind gegenüber diesem Bezugspotential gewählt worden.

Die im Betrieb zu verwendenden Spannungen werden u. a. von der Durchgriffspannung zwischen den Halbleiterzonen 2 und dem Substrat 8 abhängig sein. Diese Spannung hängt mit der Dicke und der Dotierung des Halbleitergebietes 3 zusammen. Die Durchgriffspannung kann beispielsweise 10 V betragen. Die Drain-Elektrodengebiete 6 können mit einer Speisespannungsquelle von beispielsweise +5 bis 4-10 Volt verbunden werden. Die Speisespannung wird größer als oder mindestens gleich der höchsten Spannung gewählt, die an den Bitleitungen erscheinen kann, so daß die Hauptelektroden der ]FET-Strukturen im Betrieb nicht untereinander ihre Funktion vertauschen können. Weiter wird an das gemeinsame Substrat beispielsweise eine Spannung von etwa —2 Volt angelegt. Der Anschluß 65 für die Speisung ist auch in den F i g. 1 und 2 auf schematische Weise dargestellt. In diesen Figuren ist auch für eine der Bitleitungen 11 auf schematische Weise ein Ausgang 63 angegeben und in F i g. 2 ist der Anschluß 66 für das gemeinsame Substrat auf schematische Weise dargestellt.

In dem nicht-selektierten bzw. Ruhezustand ist an die Wort- und Bitleitungen 9 und 11 eine Spannung von 0 Volt gelegt. F i g. 7 zeigt die Spannungspegel, die zu verschiedenen Zeitpunkten für die jeweiligen Funktionen bzw. Betriebsarten wie Löschen, Schreiben und Lesen der Wortleitung 9 aufgeprägt werden können. F i g. 8 zeigt die Spannungspegei an entsprechenden Zeitpunkten an der Bitleitung 11 und Fig.9 zeigt auf schematische Weise die zugehörenden Spannungen an der Halbleiterzone 2.

Einer selektierten Wortleitung 9 oder allen Wortleitungen gleichzeitig oder nacheinander kann ein Spannungsimpuls 81 von etwa —15 V zugeführt werden, wobei alle Bitleitungen auf 0 Volt gehalten werden. Wegen der kapazitiven Kopplung, die durch die Kapazität C dargestellt ist, werden die mit der Wortleitung verbundenen Halbleiterzonen 2 der Spannung an der Wortleitung folgen wollen. Dabei wird jedoch die Durchgriffspannung überschritten, wodurch Ladungsträger, in diesem Fall Löscher, vom Substrat zu den Halbleiterzonen 2 fließen. Die Spannung an den Halbleiterzonen 2 wird um 10 Volt von der des Substrats 8 abweichen und folglich etwa —12 Volt betragen, wie bei 82 angegeben ist Wenn danach die Spannung an der Wortleitung 9 auf gegebenenfalls vorher vorhandene Information ist gelöscht.

Die den Halbleiterzonen 2 auf diese Weise aufgeprägte Bezugsspannung eignet sich weniger dazu, als Informationssignal verwendet zu werden, weil bei diesen Spannungen die Kanäle der JFET-Strukturen geöffnet sind und folglich durch die Kanäle Strom zu den Bitleitungen fließen wird. Deswegen wird danach der gewählten Wortleitung ein Spannungsimpuls 84 von etwa + 10 Volt zugeführt. Abermals fließen überflüssige Ladungsträger aus den Halbleiterzonen 2 ab und nach Beendigung des Spannungsimpulses an der Wortleitung wird die Spannung an den Halbleiterzonen 2, wie bei 85 angegeben, etwa (—!0+ V,) Volt betragen, insofern die Spannung an der Bitleitung ungeändert 0 Volt geblieben ist. Die Größe des Schreibspannungsimpulses 84 von 10 Volt an der Wortleitung ist derart gewälilt worden, daß die sich daraus ergebende Spannung von (— 10 + Vj) Volt an der Halbleiterzone 2 ausreicht, um den Kanal des JFET bei dem im nicht-selektierten Zustand sowie bei den zum Auslesen an die Wortleitung angelegten Spannungen abgeschnürt zu halten. Die gemeinte Abschnürspannung wird im betreffenden Beispiel etwa —2,5 bis —3 Volt betragen. Auf der negativen Seite ist die Spannung an den Halbleiterzonen 2 begrenzt durch die Tatsache, daß vermieden werden muß, daß nach Fortfallen des Schreibimpulses der Ladungszustand der Halbleiterzonen 2 durch den Auftritt des Durchgriffes zum Substrat 8 geändert wird. Daraus folgt eine maximal zulässige Größe für den Schreibimpuls 84.

Der auf diese Weise eingeschriebene Ladungszustand der Halbleiterzonen 2 eignet sich dazu, als Null-Pegel für die darzustellende Information verwendet zu werden. Bei der Verwendung binärer logischer Information wird dieser Pegel beispielsweise die logische 0 darstellen.

Es sei bemerkt, daß die durch das Substrat 8 gebildete zweite Gate-Elektrode in der obenstehenden Beschreibung nur als Quelle oder Vorrat von Ladungsträgern wirksam gewesen ist. Es ist daher nicht notwendig, daß die zweite Gate-Elektrode als Substrat ausgebildet ist und sich unter dem Kanalgebiet erstreckt. Es reicht aus, wenn in der Nähe jeder Halbleiterzone 2 eine davon getrennte Quelle bzw. ein Vorrat von Ladungsträgern von demselben Typ wie in der Zone 2 die Mehrheit bildet, vorhanden ist, die beim Löschen vorübergehend mit der Halbleiterzone 2 verbunden wird um die erforderlichen Ladungsträger zu liefern und vorzugsweise jedoch nicht unbedingterweise ebenfalls später wieder von der Zone 2 injizierte Ladungsträger aufnehmen kann.

Beim Schreiben und während der Zeit zwischen dem Löschen und dem Schreiben sind mindestens alle Kanä-

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0 Volt zurückgebracht wird, folgt die Spannung an den 55 Ie der JFET-Strukturen der selektierten Wortleitung ge-Halbleiterzonen 2 bis die pn-Obergänge 4 zwischen die- öffnet und durch diese Kanäle kann folglich Strom fliesen Zonen und insbesondere den mit den Bitleitungen ßen. Wenn und insofern dies unerwünscht ist, kann die 11 verbundenen Source-Elektrodengebieten 5 in Vor- Verbindung zwischen den Drain-Elektrodengebieten 6 wärtsrichtung gelangen. Dadurch werden Ladungsträ- und der Speisespannungsquelle während dieser Periode ger (Löcher) in das Gebiet injiziert, die über die Bitlei- 60 bzw. Perioden unterbrochen werden. Auch können die tungen abfließen und/oder vom Substrat gesammelt Drain-Elektrodengebiete 6 während dieser Zeit an eine

niedrigere positive Spannung oder an eine Spannung von 0 Volt gelegt werden. Nach dem Schreiben wird die Speisespannung von +5 bis +10 Volt dann wieder angeschlossen.

Weiter ist in Fig.7 ein Leseimpuls 86 angegeben, dessen Spannung beispielsweise etwa +5 Volt beträgt. In F i g. 9 ist angegeben, daß die Spannung an der Halb

werden. Die Spannung an den Halbleiterzonen 2 wird eine Diffusion- oder Schwellenspannung Vj über der Bitleitungsspannung betragen, so daß gerade keine Injektion von Ladungsträgern mehr auftritt. Diese Schwellenspannung V₁ beträgt für Si beispielsweise 0,6 bis 0,7 Volt. Die Halbleiterzonen 2 sind nun bis auf eine bei 83 angegebene Bezugsspannung aufgeladen und alle

lciterzonc 2 folgt und auf den Pegel 87 geht, der etwa (—5 + V₇)VoIt sein wird. Wenigstens bei Verwendung logischer binärer Information, also bei Verwendung von Nullen und Einsen, wird der Leseimpuls derart gewählt, daß in diesem Fall der Kanal der selektierten JFET-Struktur geschlossen bleibt. Der Spannungspegel 87 ist also negativer als die Abschnürspannung, die in diesem Beispiel etwa —2,5 Volt beträgt.

Bei Verwendung analoger Information wird der Lcscimpuls 86 vorzugsweise derart gewählt werden, daß in der Pegel 87der Sperrspannung entspricht, so dab noch gerade kein Strom durch den Kanal fließt oder derart, daß ein sehr geringer Strom durch den Kanal gemessen wird. Der die auszulesende Information, d. h. für das Lesesignal an dür Bitleitung entspricht der Nullpegel also keinem oder einem sehr geringen Strom.

Außer dem niedrigsten Informationspegel muß auch ein höchster Informationspegel, u.a. die logische »1« darstellen kann, eingeschrieben und ausgelesen werden können. F i g. 7 zeigt dazu abermals einen Löschinipuls 81, einen Sehr ^ibimpuls 84 und einen Leseimpuls 86.

Beim Löschen ändert die Spannung an der Halbleiterzone 2 abermals über den Pegel 82 zum Pegel 83. Der Schreibimpuls 84 fällt in diesem Fall wenigstens teilweise mit einem der Bitleitung angebotenen elektrischen Informationssignal 187 von beispielsweise etwa + 5 Volt zusammen, wobei das einzuschreibende Informationssignal an der Bitleitung mindestens festgehalten wird bis der Schreibimpuls abgefallen ist. Die Spannung an der Halbleiterzone folgt nun während des Schreibimpulses 84 zum Pegel von etwa ( + 5 + V₇)VoIt. Nach Fortfallen des Schreibimpulses 84 ist die Spannung 89 an der Halbleiterzone 2 etwa (—5 + VJ) Volt. Die Größe des größten anzubietenden Informationssignals 187 wird vorzugsweise derart gewählt, daß der Pegel 89 mindestens der Abschnürspannung entspricht, so daß der Kanal der JFET-Struktur bei jedem eingeschriebenen Informationsinhalt in dem nicht-selektierten Zustand abgeschnürt ist. Der eingeschriebene Informationsinhalt entspricht dem der Bitleitung angebotenen elektrischen Signal, das alle Werte zwischen dem niedrigsten und dem höchsten Pegel annehmen kann. Der Speicher kann also außer binär auch analog verwendet werden.

Bei einem folgenden Leseimpuls 86 von + 5 Volt folgt die Spannung an der Halbleiterzone 2 etwa zum Pegel 90 von + V, Volt der Kanal der JFET-Struktur ist nun offen und durch die Bitleitung wird ein Strom fließen oder es wird daran eine Spannungsänderung auftreten, wodurch ein Impuls 91 am Ausgang 63 detektiert werden kann. Der Spannungspegel 90 ist derart, daß bei maximalem Informationsinhalt im selektierten Zustand die Halbleiterzone 2 vorzugsweise nicht in einen Zustand gelangt, wobei Ladungsträger injiziert werden. Der Ladungszustand der Halbleiterzone 2 ändert also nicht und die Information wird beibehalten. Das Auslesen erfolgt nicht destruktiv. Dies bietet u. a. den Vorteil, daß, wenn im Gegensatz zu dem, was in F i g. 6 auf schematische Weise dargestellt ist, bei Detektion auf übrigens bekannte Weise der in der Bitleitung fließende Strom integriert wird, das Ausgangssignal innerhalb weiter Grenzen an die gewünschte Größe angepaßt werden kann und zwar durch die Wahl einer hinzupassenden Länge oder Zeitdauer für den Leseimpuls Auch wenn die gespeicherte Information darstellenden Ladungsmengen sehr klein sind kann dennoch ein durchaus detektierbares Ausgangssignal erhalten werden. Die Ladungsspeicherkapazität Cder Halbleiter/oncn 2 darf also relativ klein sein.

Ks sei bemerkt, daß obenstehend der Einfluß von Streukapazitäten, beispielsweise der Einfluß der Kapazitäten zwischen der ersten Gate-Elektrode und den angrenzenden Source- und Drain-Gebieten, iie mit der Sperrschicht verbunden sind, die den Informationsinhalt der Halbleiierzone 2 vom übrigen Teil des Halbleiterkörpers 1 getrennt hält, gegenüber der Kapazität 6 vernachlässigt worden sind. In der Praxis werden verschiedene Spannungspcgcl einigermaßen dadurch beeinflußt werden, daß in geringem Malle eine Spannungsteilung an der Kapazität C und den Streukapazitäten, die damit in Reihe liegen, auftritt.

In den Fig. 7, 8 und 9 ist durch gestrichelte Linien zwischen den jeweiligen Impulsen angegeben, daß die Reihenfolge und die Zeitdauer zwischen den Impulsen anders sein kann als dies beschrieben ist. Namentlich kann zwischen zwei Schreibvorgängen mehrere Male nacheinander ausgelesen weiden, weii das Auslesen ja nicht destruktiv ist. Wohl wird die in der Halbleiterzone 2 gespeicherte Ladung auf die Dauer weglecken, beispielsweise durch Erzeugung von Ladungsträgern in der Verarmungsschicht. Der niedrigste Informationspegel 85 sowie der höchste lnformationspegel 89 wird infolge von Leckströmen in positiver Richtung verschieben. Für den niedrigeren oder logischen O-Pegel bedeutet dies, daß der Pegel 87 während des Leseimpulses die Abschnürspannung überschreiten könnte und unerwünscht Kanalstrom gemessen werden könnte. Für den höheren bzw. logischen 1-Pegel bedeutet dies, daß der Pegel 89 die Abschnürspannung überschreiten kann, wodurch auch im nicht-selektierten Zustand Kanalstrom fließen kann. In der Praxis wird also der Pegel 89 in ausreichenden Abstand von der Abschnürspannung gelegt werden um zu vermeiden, daß in der gewünschten Speicherzeit der Kanal durch Lecken geöffnet werden kann. Eine andere Folge von Lecken könnte sein, daß der Pcgc! SO den Wert + V₁ Volt zu überschreiten droht. Während des Leseimpulses 86 werden dann Ladungsträger aus der Halbleiterzone 2 injiziert, so daß der Pegel 90 beibehalten wird. Nach Fortfallen des Leseimpulses 86 wird der lnformationspegel 89 auf den ursprünglichen Wert von (—5 + Vj) Volt wiederhergestellt. Eine derartige Pegelwiederherstellung tritt jedoch nur bei dem logischen 1-Pegel und nicht bei dem logischen O-Pegel auf.

Wegen des Obenstehenden kann es für Information, die lange aufbewahrt werden muß, deswegen notwendig sein, zwischenzeitlich regelmäßig die gewünschte Information aufs neue einzuschreiben. Oft werden die Zeitpunkte, wo aufs neue eingeschrieben wird, derart gewählt werden können, daß sie in Perioden fallen, in denen es am Auslesen von gespeicherter Information kein Bedürfnis gibt.

Das Löschen, Schreiben und Lesen erfolgt Wort für Wort. Für einen bitorganisierten Speicher wird also in den Block 53 eine Selektionsmöglichkeit für die einzelnen Bits aufgenommen sein.

Von Bedeutung ist weiter, daß die an den Bitleitungen auftretenden Spannungen höchstens V₁ Volt niedriger sind als die Spannungen der Halbleiterzonen 2 in den nicht-selektierten Worten, so daß die in diesen Worten gespeicherte Information nicht angegriffen wird. Bei diesen Spannungen sind ja die pn-Übergänge zwischen den Halbleiterzonen 2 und den Source-Elektrodengebieten 5 im gesperrten Zustand oder wenigstens nicht im injizierenden Zustand. Weiter sind in den nicht-selektierten Worten, also in den Worten mit einer Wortleitungsspannung von 0 Volt, alle Kanäle ahppsrhniirt *r>

dargestellten, elektrisch leitenden Anschluß versehen sein. Vorzugsweise, aber nicht unbedingterweise, bildet die gemeinsame Hauptelektrode die Drain-Elektroden der JFET-Strukturen, so daß diese JFET-Strukturen als Source-Folger geschaltet sind.

innerhalb der Matrix ist also nur eine Art von Kontaktöffnungen notwendig und zwar die öffnungen 12 zur Verbindung der Bitleitungen 11 mit den Source-Elektrodengebieten 5. Die Anzahl Kontaktöffnungen ίο pro Speicherzelle kann dadurch leicht auf den Wert 0,5 verringert werden. Auch dieser niedrige Wert ist besonders günstig um zu einer gedrängten Speichermatrix zu gelangen.

Vorzugsweise sind die JFET-Strukturen, die in einer Richtung parallel zu den Zugangselektroden bzw. Wortleitungen hintereinander liegen durch Verwendung einer Form von dielektrischer Isolierung wie Luftisolierung, V-Rillen oder Rillen aufgefüllt mit isolierendem Material voneinander getrennt Dielektrische Isolierung

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daß über diese Kanäle keine Beeinflussung der Bitleitungen möglich ist Auch wird praktisch kein Strom von der zweiten Gate-Elektrode 8 zu den Bitleitungen fließen, solange die an den Bitleitungen auftretenden Spannungen immer größer oder wenigstens um höchstens Vj Volt niedriger sind als die Spannung an dieser zweiten Gate-Elektrode.

Wie erwähnt können die gespeicherten Ladungsmengen relativ klein sein, weil diese Mengen nicht selbst ausgelesen werden, wie beispielsweise in den bekannten 1-MOST-pro-Bit-Speichern. Bei der vorliegenden Erfindung wird dies ausgenutzt um zu einem sehr gedrängten Bauelement zu gelangen, das sich beispielsweise insbesondere für sehr große Speicher mit 16 K oder mehr Speicherstellen eignet

Insbesondere die Anwendung von nur kapazitiver Kopplung zwischen den im Halbleiterkörper Hegenden Speicherstellen und den auf dem Körper angeordneten isolierten Zugangselektroden bzw. Wortleitungen

macht einen gedrängten Aufbau mit verhältnismäßig 20 in dieser Richtung bietet den wesentlichen Vorteil, daß kleinen Speichersteiien möglich. Durch Vermeidung di- die Speicherzellen bzw. Haibieiterzonen 2 nicht ringförrekter Kontakte mit den Halbleitergebieten, die als mig oder gegebenenfalls mit geschlossener Geometrie Speicherstelle wirksam sind, sind keine Kontaktöffnun- um das zugehörende Source-Elektrodengebiet angegen für diese Halbleitergebiete notwendig. Ober den ordnet zu werden brauchen. Mit Hilfe der dielektrischen Halbleiterzonen 2 ist die isolierende Schicht 10 völlig 25 Isolierung können die Kanalgebiete auf einfache Weise geschlossen. Weiter führt die kapazitive Kopplung mit bis unter kleine Halbleiterzonen 2, die dennoch die Kaeiner isolierenden Schicht 10 als dielektrisches Medium nalströme völlig kontrollieren, begrenzt werden. Die zu einem günstigen Verhältnis zwischen der Speicher- Zugangselektroden bzw. Wortleitungen 9 können in kapazität C und den Streukapazitäten, wobei eine der- diesem Fall als praktisch gerade Streifen und sich selbstartige Speicherkapazität C außerdem ein geringes Lek- 30 ausrichtend zwischen die Source- und Drain-Elektroken aufweist Die Halbleiterzone 2, die die Speichernd- derigebieten 5 und 6 und über den Speicherstellen bzw. Ie bildet kann auf eine sehr kleine Zone beschränkt Halbleiterzonen 2 ausgebildet werden,
werden, die völlig oder praktisch völlig durch die Wort- Mit Vorteil werden die Zugangselektroden bzw.

leitung bedeckt wird. Wortleitungen 9 als sich selbstausrichtende Streifen aus

Vorzugsweise wird die Speicherstelle daher, wie im 35 Halbleitermaterial auf der isolierenden Schicht ausge-Ausführungsbeispiel, durch eine Oberflächenzone 2 von bildet und wird die dielektrische Isolierung mit sich quer einem Leitungstyp, der dem des angrenzenden Teils 3 zu den Zugangselektroden bzw. Wortleitungen 9 erdes Halbleiterkörpers 1 entgegengesetzt ist gebildet streckenden Streifen 21 (F i g. 1 bis einschließlich 4) er-

Eine andere günstige Eigenschaft der Matrix von halten, die wenigstens über einen Teil ihrer Dicke im Speicherstellen nach der Erfindung ist, daß bei einer 40 Halbleiterkörper 1 versenkt sind. Vorzugsweise ragen zweidimensionalen Gliederung in Reihen und Spalten die Isolierstreifen 21 bis auf das Substrat 8. Unter den außer einem Satz von Zugangselektroden bzw. Wortlei- Isolierstreifen 21 kann nötigenfalls ein (nicht dargestelltungen in der einen Richtung nur ein Satz von Selek- ter) Kanalunterbrecher vorgesehen sein. Auch ist es tions- bzw. Bitleitungen in der anderen sich quer zur möglich. Isolierstreifen zu verwenden, die beispielsweieinen Richtung erstreckenden Richtung notwendig ist 45 se mindestens bis zu einer Tiefe ragen, die größer ist als Zwar haben die JFET-Strukturen einen dritten An- die Eindringtiefe, der Halbleiterzonen 2 und die sich an Schluß für die Speisung, aber dieser kann leicht für alle unter den Isolierstreifen liegende p-leitende Zonen bzw. Strukturen gemeinsam und im Halbleiterkörper 1 aus- Gebiete, die mit dem Substrat ein Ganzes aus p-leitengebildet werden. Diese gemeinsame Hauptelektrode dem Material bilden, anschließen. Vorzugsweise bestekönnte als gemeinsames η-leitendes Substrat ausgebil- 50 hen die Isolierstreifen praktisch völlig aus isolierendem det werden, beispielsweise mit einer zweiten Gate-Elek- Material und sind sie durch örtliche Oxydation des

trode in Form einer p-leitenden epitaxialen oder vergrabenen Schicht, die an der Stelle der Enden der Kanäle der JFET-Strukturen mit öffnungen oder Unterbrechungen versehen ist, durch die die η-leitenden Kanäle mit dem η-leitenden Substrat in Verbindung stehen. Die η-leitenden Kanäle bilden dann beispielsweise einen Teil einer n-leitenden Epitaxialschicht, die nach Anbringen der p-leitenden zweiten Gate-Elektroden ange-

Halbleiterkörpers erhalten worden. Für eine Art und Weise, wie die obenstehend angegebenen Abwandlungen erhalten werden können, sei auf die US-Patentschrift 37 83 047 verwiesen.

In dem Beispiel bildet das η-leitende Gebiet (F i g. 1 —4) ein Raster mit öffnungen, die durch die lsoiierstreifen 21 eingenommen werden. Das η-leitende Raster besteht aus parallel verlaufenden Streifen 6a, die in

wachsen ist. Die zweite Gate-Elektrode kann an einer 60 der Querrichtung in regelmäßigen Abständen miteinangeeigneten Stelle, beispielsweise am Rand der Matrix der verbunden sind. Die Querverbindungen bieten je

zwei JFET-Strukturen mit einem gemeinsamen Source-Elektrodengebiet 5 in der Mitte der Querverbindung Platz, welches Gebiet an einander gegenüber liegenden

mit einer von der Oberflächen reichenden tiefen p-leitenden Kontaktzone angeschlossen werden. Vorzugsweise ist jedoch die gemeinsame Hauptelektrode als
Oberflächengebiet mit praktisch parallel zu den Zu- 65 Seiten zwischen zwei Wortleitungen mit darunter liegangselektroden bzw. Wortleitungen sich erstrecken- genden Speicherstellen eingeschlossen ist. Diese Ausbildung ermöglicht es, sehr kleine Strukturen herzustellen und zur Herstellung an Herstellungsmethoden anzu-

den Streifen 6a ausgebildet. Diese gemeinsame Hauptelektrode kann am Rande der Matrix mit einem nicht

schließen, die sich in der Praxis bereits bewährt haben. Die geringen Abmessungen der Oberfläche sowie die Anwendung von Herstellungsmethoden, die für andere Produkte bereits üblich sind, hat einen günstigen Effekt auf die Ausbeute der Herstellung und damit auch auf den Gestehungspreis.

Auch wegen der Herstellung und des Gestehungspreises ist es wichtig, daß bei Anwendung der Erfindung vergrabene Schichten nicht notwendig sind und das Anwachsen von Epitaxieschichten vermieden werden kann. Vorzugsweise hat die erfindungsgemäße Anordnung deswegen ein gemeinsames schichtförmtges Gebiet 3, das durch eine Dotierungsbehandlung, beispielsweise durch Implantation und/oder Diffusion von Aktivatoren in einem Substratgebiet 8 entgegengesetzten Leitungstyps erhalten worden ist. In diesem Fall ist das Gebiet 3 also durch Ober- oder Umdotierung von der Oberfläche eines Substratgebietes erhalten worden. Vorzugsweise wird dabei die Dotierung durch Ionenimplantation angebracht

Weiter sind die Halbleiterzonen 2 mit Vorteil als voneinander getrennte an die Halbleiteroberfläche grenzende Teile einer durch Implantation von Aktivatoren angebrachten p-leitenden Oberflächenschicht in dem sichtförmigen η-leitenden Gebiet 3 erhalten worden, welches Gebiet die Geometrie eines Rasters hat Die ursprünglich als durchgehendes. Ganzes angebrachte p-Ieitende Oberflächenschicht ist vorzugsweise in Voneinander getrennte Halbleiterzonen 2 durch eine Dotierungsbehandlung aufgeteilt, wobei die Wortleitungen als Masken wirksam gewesen sind und wobei die höher dotierten η-leitenden Source- und Drain-Elektrodengebiete 5, 6 und 6a erhalten worden sind. Diese höher dotierten Elektrodengebiete haben im Zusammenhang damit vorzugsweise eine Eindringtiefe, die größer ist als die der p-leitenden Halbleiterzonen Z

Die zweite Gate-Elektrode grenzt vorzugsweise gegenüber der ersten Gate-Elektrode 2 an denselben Teil des Kanalgebietes der JFET-Struktur. In diesem Fall kann die zweite Gate-Elektrode zum Einstellen der Abschnürspannung der JFET-Struktur auf einen geeigneten Wert benutzt werden. Diese Einstellung kann für alle JFET-Strukturen der Matrix gemeinsam verwirklicht werden. Vorzugsweise sind die zweiten Gate-Elektroden daher miteinander verbunden, wobei eine günstige Ausführungsform diejenige ist, bei der die zweiten Gate-Elektroden durch eine gemeinsame Gate-Elektrode 8 gebildet werden, die sich unter allen Kanalgebieten und Speicherstellen 2 der Matrix erstreckt. Diese gemeinsame Gate-Elektrode kann eine durch eine isolierende Schicht von dem Halbleitergebiet getrennte leitende Schicht sein oder kann, wie in dem Beispiel, als gemeinsames Substratgebiet 8 ausgebildet sein, das dann gleichzeitig die für den Speicher erforderliche Quelle bzw. den Vorrat der Ladungsträger bilden kann. Das Einbauen der Möglichkeit zur Einstellung der Abschnürspannung bietet u. a. Vorteile in bezug auf die Durchgriffspannung und den Gebrauch derselben im Speicher.

Wegen beispielsweise der für den Speicher erforderlichen Oberfläche des Halbleiterkörpers wird die erforderliche Quelle von Ladungsträgern vorzugsweise nicht an der Halbleiteroberfläche auf der Oberseite des Kanalgebiete angebracht sondern auf der Unterseite des Kanalgebietes und gegenüber der ersten Gate-Elektrode 2. In diesem Fall wird meistens die Durchgriffspannung der ersten Gate-Elektrode 2 zur Quelle von Ladungsträgern nicht viel größer sein als die Abschnürspannung, die erforderlich ist um das Kanalgebiet der JFET-Struktur mit der zu der Halbleiterzone 2 gehörenden Verarmungsschicht abzuschnüren. Dennoch ist es für die gewünschte Wirkung von Bedeutung, daß dieses Kanalgebiet abgeschnürt werden kann, ohne daß der Informationsinhali der Halbleiterzone 2 ändert, mit anderen Worten, ohne daß die Durchgriffspannung überschritten wird. Bei dein Beispiel wurde von einer Durchgriffspannung von etwa 10 Volt ausgegangen. Die Abschnürspannung liegt dann etwas niedriger, und beispielsweise bei etwa —9 Volt Dieser Unterschied von 1 Volt kann, insbesondere wenn bei der Herstellung einige Streuung in Schichtdicken und/oder Dotierungskonzentrationen auftritt für ein zuverlässiges Funktionieren zu gering sein. Wird jedoch mit Hilfe der zweiten Gate-Elektrode 8 das Kanalgebiet von der gegenüberliegenden oder" Unterseite einigermaßen zugedrückt, so wird die Spannung, die an der ersten Gate-EIei.trode zum völligen Abschnüren des Kanalgebietes notwendig ist, wesentlich kleiner sein. Da die Dicke einer Verarmungsschicht in erster Annäherung der Quadratwurzel aus der an der Verarmungsschicht auftretenden Sperrspannung nahezu annähernd proportional ist wird bei einer Spannung von 2 Volt am pn-Überjang 7 wie in dem Beispiel die Abschnürspannung der JFET-Strukturen von etwa 9 Volt auf 2 bis 3 Volt zurückgebracht sein. Bei Verwendung binärer Information können die Einstellung der Abschnürspannung und die Größe des Leseimpulses 86 auch leicht derart aneinander angepaßt werden, daß die resultierende Abschnürspannung auf günstige Weise zwischen den Spannungspegeln 87 und 90 liegt, so daß eine gute Diskrimination zwischen den Nullen und Einsen erhalten wird. In F i g. 9 ist der Pegel der gewählten Abschnürspannung mit der gestrichelten Linie 92 angegeben. Dieser Pegel liegt etwa in der Mitte zwischen dem Pegel 87 der logischen »0« und dem Pegel 90 der logischen »1«.

Die beim Löschen von Information den Halbleiterzonen 2 zuzuführenden Ladungsträger könnten auch durch Erzeugung von Ladungsträgern in dem n-leitenden Gebiet infolge von Absorption von Strahlung erhalten werden. Für einen Halbleiterspeicher ist dies jedoch eine wenig interessante Methode. Im allgemeinen kann das Löschen besser auf völlig elektrischem Wege erfolgen, wobei im Halbleiterkörper eine Quelle bzw. ein Vorrat der erforderlichen Ladungsträger vorhanden ist, die beziehungsweise der aus den Halbleiterzonen 2 durch Durchgriff erreichbar ist, wobei die Halbleiteranordnung vorzugsweise in einer üblichen optisch geschlossenen Hülle eingeschlossen ist Unter einer optisch geschlossenen Hülle wird in diesem Zusammenhang eme Hülle verstanden, die wenigstens für die Strahlung in dem Wellenlängenbereich, für den der Halbleiterkörper empfindlich ist und welche Strahlung darin unter Erzeugung von Ladungsträgern absorbiert wird, praktisch undurchlässig ist.

Das beschriebene Ausführungsbeispiel ist ein Speicher mit beliebigem Zugriff (Random Access Memory = RAM) mit einem Gefüge sich kreuzender Wort- und Bitleitungen 9 bzw. 11, die an den Kreuzungen mit Halbleiterspeicherzellen verbunden sind, die Übergangsfeldeffekttransistorstrukturen enthalten. Jede JFET-Struktur hat erste (5) und zweite (6) Hauptelektroden und ein dazwischen liegendes Kanalgebiet, wobei an das Kanalgebiet eine erste Gate-Elektrode 2 und eine Quelle von Ladungsträgern 8, vorzugsweise kombiniert mit einer zweiten Gate-Elektrode grenzen, die durch Barrieren vom Kanalgebiet getrennt sind und wo-

bei die Potentiale an den Gate-Elektroden die Leitfähigkeit im Kanal steuern. Eine der Gate-Elektroden jeder JFET-Struktur hat ein schwebendes Potential, dessen Wert ein informationssignal darstellen kann unter Ansteuerung von Schreib- und Löschspannungen, die selektierten Wort- und Bitleitungen zugeführt werden können. Weiter sind Mittel vorhanden um Information, die in den JFET-Strukturen gespeichert ist zu löschen und Mittel um in einer selektierten Zelle Information einzuschreiben. Die Mittel zum Löschen umfassen Mittel zum Anlegen von Spannungen an selektierte Wortleitungen zum Erzeugen von Durchgriff zwischen der ersten schwebenden Gate-Elektrode und der Quelle von Ladungsträgern und die Mittel zum Schreiben umfassen Mittel zum Anlegen von Spannungen an selek- utierte Wort- und Bitleitungen, wobei Injektion von Ladungsträgern der ersten, schwebenden G ate-Elektrode ia den Kanal einer selektierten Speicherzelle auftritt. Die Wortleitungen sind je mit den ersten, schwebenden Gate-Elektroden einer Reihe bzw. Spalte von JFET-Strukturen kapazitiv gekoppelt.

Die Speichermatrix ist zusammen mit Steuermitteln (Logik) in einem gemeinsamen Halbleiterkörper integriert

Die Wortleitungen sind ausschließlich kapazitiv mit den Speicherzellen gekoppelt Deswegen ist der Gleichspannungspegel der Spannung an den Wortleitungen wenigstens innerhalb weiter Grenzen auf die Wirkungsweise der Speicherzellen nicht von Einfluß. Dies gibt ein großes Ausmaß an Freiheit beim Entwerfen der Peripherie-Elektunik für den Speicher. Dabei können gewünschtenfalls in der Periphftrie-EIektronik bipolare Techniken angewandt werden. Vorzugsweise wird die Peripherie-Elektronik mit u. a. den Steuermitteln, in MOST-Technik verwirklicht.

Wegen der erforderlichen Peripherie-Elektronik sowie der verwirklichbaren Geschwindigkeit beim Lesen, Schreiben und Löschen ist es noch von Bedeutung, daß das erforderliche Spannungsmuster an den Wort- und Bitleitungen relativ einfach ist. Spannungsänderungen treten nur an den selektierten Wort- und Bitleitungen auf, wobei der Informationsinhalt in den nicht-selek»terten und den halb-selektierten Zellen nicht angegriffen wird, ohne daß die Spannungen an den nicht-selektierten Leitungen geändert werden müssen, wobei außerdem die Kanäle der JFET-Strukturen der nicht-selektierten und der halb-selektierten Zellen praktisch abgeschnürt bleiben.

Vorzugsweise ist der Spannungspegel bzw. die Amplitude des Schreibimpulses 84 größer als der Spannungspegel bzw. die Amplitude des Leseimpulses 86, wie in F i g. 6 angegeben ist. Dies ist jedoch nicht notwendig. Wenn die Spannungspegel an der Bitleitung, die die logische »0« bzw. die logische »1« darstellen, angepaßt werden, kann der Schreibimpuls verkleinert werden. Wenn beispielsweise der Pegel 93 in Fig.9 auf etwa —2,5 Volt herabgesetzt und der Pegel 187 beispielsweise auf 0 Volt gelegt wird, reicht ein Schreibimpuls 84 von +5 Volt aus, der ebenso groß ist wie der Leseimpuls 86. Der Pegel 85 wird dann etwa —7,5 Volt, während der Pegel 87 auf etwa —2,5 Voll liegen wird. Der Pegel 88 wird dem Pegel 83 gleich werden, während die Pegel 89 und 90 ungeändcri bleiben. Die Abschnürspannung wird mit der Spannung an der /weilen Gate-Elektrode 8 zwischen —2,5 Volt und + V, Volt cinge- e>5 stellt.

Das beschriebene Ausführungsbeispiel kann völlig mit Hilfe in der Halbleitcrteehnik üblicher Prozesse hergestellt werden. Das p-leitende Siliziumsubstrat S kann beispielsweise mit Bor dotiert sein mit einer Konzentration von etwa 10¹⁸ Atome/cm³. Die η-leitende Schicht 3 wird beispielsweise durch Anwachsen einer Epitaxialschicht mit einer Dotierungskonzentration von beispielsweise 10'⁵ bis 10¹⁶ Atome/cm¹ erhalten. Nachdem der Halbleiterkörper allen zur Herstellung erforderlichen hohen Temperaturbehandlungen ausgesetzt worden ist ist die schlußendliche Dicke der n-isitenden Schicht 3 beispielsweise 2 μητ. Die η-leitende Schicht kann auf übrigens bekannte Weise in eine Anzahl voneinander getrennter Teile mit Hilfe von Isolierzonen aufgeteilt sein, die aus p-leitendem Material oder aus isolierendem Material bestehen können, aber die beispielsweise auch aus einer Kombination dieser Möglichkeiten aufgebaut sein können.

In dem für die Speichermatrix bestimmten Teil des Halbleiterkörpers werden Isolierstreifen 21 von etwa 34 μπι zu 10 μπι angebracht beispielsweise durch örtliche Oxydation des Halbleiterkörpers. Die Dicke der erhaltener. Oxydstreifen beträgt beispielsweise etwa 2 μπι Die Oxydstreifen können bekanntlich derart angebracht werden, daß sie praktisch über die ganze Dikke im Halbleiterkörper versenkt sind. In diesem Fall erstrecken sie sich bis auf das Substrat 8. Wird die Eindringtiefe der Oxydstreifen geringer gewählt so können beispielsweise auf die in der bereits genannten US-Patentschrift 37 83 047 beschriebene Art und Weise unter den Oxydstreifen p-leitende Gebiete angebracht werden, die bis in das Substrat ragen. In dem für die Speichermatrix bestimmten Teil des Halbleiterkörpers hat das η-leitende Gebiet 3 nun die Form eines geschlossenen Rasters, das die bis an das Substrat ragenden Isolierstreifen umschließt

Das rasterförmige η-leitende Gebiet 3 kann auch auf andere Weise erhalten werden. In vielen Fällen wird es bevorzugt, einen p-leitenden Körper zunächst mit Isolierstreifen 21 zu versehen und danach durch Umdotierung, vorzugsweise mit Hilfe vcd Ionenimplantation, das rasterförmige n-Ieitende Gebiet 3 im Körper anzubringen.

Vorzugsweise wird die Oberflächenschicht des rasterförmigen η-leitenden Gebietes 3 daraufhin durch Ionenimplantation und/oder Diffusion in p-leitendes Material umgewandelt. Die Eindringtiefe dieser p-leitenden Oberflächenschicht beträgt beispielsweise 03 bis 1 μίτι und die Oberflächenkonzentration ist beispielsweise etwa 10¹⁸ Atome/cm³.

Wenn auf der Oberfläche des Halbleiterkörpers eine isolierende Schicht, beispielsweise eine Siliziumdioxidschicht 10 mit einer Dicke von etwa 0,1 μπι vorhanden ist, werden die leitenden Streifen 9, die die Wortleitungen bilden werden, angebracht. Die Breite der Streifen 3 beträgt beispielsweise etwa 10 μπι und der Abstand zwischen denselben ist beispielsweise 12 bis 14 μπι. Die Wortleitungen können aus einem feuerfesten Metall wie Molybdän oder auch aus polykristallinem Silizium bestehen. Die Dicke der Streifen beträgt beispielsweise etwa 0,5 μπι.

Die Wortleitungen 10 können danach als Maskierung bei einer Dotierungsbehandlung verwendet werden, wobei die η-leitenden Gebiete 5 und 6,6a erhallen werden. Gcwiinschtenfalls können dabei zunächst die nicht durch die Wortleitungen 9 bedeckten Teile der obengenannten Oxydschieht entfernt werden. Die Oberflüchenkonzentration in den n-leitendcn Gebieten 5 und 6, 6a beträgt beispielsweise IO¹'¹ bis 10?¹ Atome/cm¹ und die fiindringticfc dieser Gebiete ist beispielsweise etwa 1,5

bis 2 μηι. Diese Eindringtiefe muß im vorliegenden Fall größer sein als die Dicke der p-Ieitenden Oberflächenschicht aber ist weiter nicht kritisch. So dürfen die Gebiete 5 und 6, 6a durch die Oberflächenschicht 3 hindurch bis in das Substratgebiet 8 ragen. In diesem Fall 5 wird der pn-Übergang 7 zwischen dem p-leitenden und dem η-leitenden Material nicht, wie in F i g. 2 dargestellt ist, flach sein, sondern gekrümmt. Der pn-übergang folgt den durch die Gebiete 5 und 6,6a gebildeten Ausstülpungen f.tis η-leitendem Material im p-ieitcndcn Subslratgebiel.

Nach dieser Dotierungsbehandlung hat die erhaltene Struktur voneinander getrennte p-leitende Zonen 2, die genau unter den Wortleitungen 9 liegen und damit kapazitiv gekoppelt sind. Die Wortleitungen liegen selbstregistrierend zwischen den Source- und Drain-Elektrodengebieten 5 und 6,6a.

Auf übliche Weise können die Halbleiteroberfläche und die Wortleitungen 9 mit einer beispielsweise etwa 1 μηι dicken isolierenden Schicht 13 bedeckt werden, in der öffnungen 12 von beispielsweise 6 μπι zu 6 μπι zur Kontaktierung der Elcktrodcngcbiete 5 vorgesehen werden können. Gleichzeitig können an ein-ζσ oder mehreren geeignet gewählten Stellen Öffnungen zur Kontaktierung der η-leitenden Streifen 6a und nötigenfalls auch öffnungen zur weiteren Kontaktierung der Wortleitungen 9 vorgesehen werden. Die Kontaktöffnungen für die Streifen 6a und die Wortleitungen 9 sind in der Figur nicht dargestellt und können beispielsweise in der Nähe des Randes der Speichermatrix liegen.

Daraufhin kann eine leitende Schicht beispielsweise aus Aluminium aufgebracht werden, aus der die Bitleitungen 11 mit einer Breite von beispielsweise etwa 8 μηι erhalten werden können.

Es dürfte dem Fachmann einleuchten, daß die erfindungsgemäße Halbleiteranordnung mit verschiedenen Kombinationen an sich bekannter Prozeßschritte hergestellt werden kann, wobei beispielsweise u. a. an Hand der gewünschten elektrischen Spezifikationen eine angepaßte Wahl gemacht werden kann. Dabei werden in den meist.n Fällen für die im Halbleiterkörper mit zu integrierende Steuerlogik und Auslese-Elektronik keine zusätzlichen Prozeßschritte notwendig s°in. Die Eindringtiefen der jeweiligen Zonen und Gebiete und insbesondere der Abstand zwischen den pn-Übergängen 4 und 7 sowie die Dotierungskonzentrationen und/oder Konzenti'aiionsprofile können an die gewünschten Eigenschaften angepaßt werden, wobei insbesondere die Dotierung der Kanalgebiete der JFET-Strukturen auf die zu verwendenden hinzupassenden Betriebsspannungen von Einfluß ist. Namentlich die für das Substratgebiet 8 zu wählende Dotierungskonzentration, die übrigens aucii mit den Betriebsspannungen zu.siimmenhängen kann, u. a. durch an die Steuerelektronik zu stellenden Anforderungen bestimmt werden. Wird beispielsweise das η-leitende Gebiet 3 durch örtliche Dotierung erhalten, so kann beispielsweise die Steuerlogik neben der Speichermatrix in MOST-Tnchnik in dem p-leitenden Substrat 8 verwirklicht werden, insofern die Dotierungskonzentration wenigstens an der Stelle der zu in- bo tegrierenden MOS-Transistoren niedrig genug ist. Diese und andere Abwandlungen können im Rahmen der Erfindung mit Hilfe der verfügbaren Literatur und der obengenannten Hinweise über Eindringtiefen und Dotierungen vom Fachmann näher ausgearbeitet werden. b5 so daß darauf nirht weiter eingegangen zu werden braucht.

Die vorliegende Erlnidung beschränkt sich also nicht auf das beschriebene Beispiel. Es kann beispielsweise darauf hingewiesen werden, daß andere Halbleitermaterialien als Silizium, wie Am—Bv-Verbindungen i-erwendet werden können. Weiter können die Leitungstypen im Beispiel vertauscht werden, wobei dann selbstverständlich die Betriebsspannungen angepaßt werden müssen. Übrigens sind die angegebenen Werte der Betriebsspannungen ausschließlich als Beispiel gemeint und verhältnismäßig beliebig gewählt worden. Die Durchgriffspannung kann abhängig von den Dotierungen und vom Absland /wischen den beiden Gate-Elektroden beispielsweise auch 5 Volt sein. In diesem Fall können auch verschiedene andere Spannungswerte kleiner gewählt werden, was insbesondere bei großen Speichern vorteilhaft sein kann.

Hierzu 2 Blatt Zeichnungen

Claims (21)

Patentansprüche:

1. Halbleiteranordnung mit mehreren in einer Matrix gegliederten Speicherstellen, die je eine Halbleiterzone eines ersten Leitungstyps, die sich in einem Gebiet des zweiten, entgegengesetzten Leitungstyps erstreckt aufweisen, wobei diese Halbleiterzone zum Speichern von Information darstellender Ladung dient, weiche gespeicherte Ladung durch eine zwischen der Zone und dem Gebiet vorhandene Verarmungsschicht vom übrigen Teil des Halbleiterkörpers getrennt ist, bei der die Verarmungsschicht an ein Kanalgebiet einer Feldeffekttransistorstruktur grenzt, bei der der zwischen zwei Hauptelektroden, und zwar einem Source- und Drain-Gebiet der Feldeffekttransistorstruktur gemessene Widerstand für Stromdurchgang durch das Kanalgebiet mit dem Informaüensinhalt der Speicherstelle steuerbar ist, bei der aa das Kanalgebiet eine zweite Verarmungsschicht grenzt, mit deren Dicke der genannte Widerstand ebenfalls beeinflußt werden kann und bei der wenigstens eine, einer Anzahl von Speicherstellen der Matrix gemeinsame Zugangselektrode vorhanden ist, dadurch gekennzeichnet, daß die Zugangseiektrode mit einer Anzahl der Halbleiterzonen des ersten Leitungstyps kapazitiv gekoppelt ist, wobei jede dieser Halbleiterzonen durch eine zwischenliegende isolierende Schicht von der Zugangselektrode getrennt ist

2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, da£ eines -der Hauptelektrodengebiete jeder FeldeffekUrpjisistorstruktur der Matrix mit entsprechenden Haupte, .-ktrodengebieten der anderen Feldeffekttransistorstruktur der Matrix verbunden ist.

3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß wenigstens die miteinander verbundenen Hauptelektrodengebiete zu ein und demselben geschlossenen Halbleitergebiet des zweiten Leitungstyps gehören.

4. Halbleiteranordnung nach Anspruch 1,2 oder 3, dadurch gekennzeichnet, daß die Source- oder Drain-Gebiete einer Anzahl Speicherstellen der Matrix miteinander verbunden sind, wobei diese Anzahl Speicherstellen nur eine Speicherstclle enthält, die auch zu der genannten Anzahl Spcicherslcllen mit einer gemeinsamen kapazitiv gekoppelten Zugangselektrode gehört.

5. Halbleiteranordnung nach Anspruch 2 und 4, dadurch gekennzeichnet, daß die Drain-Gebiete der Feldeffekttransistorstrukturen der Matrix miteinander verbunden sind, wobei die Speicherstellen gruppenweise gegliedert sind, wobei jede Gruppe eine gemeinsame mit den Source-Gebieten der Feldeffekttransistorstrukturen der Gruppe verbundene Selektionsleitung hat.

6. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Verarmungsschicht zu einer bö zweiten Gate-Elektrode gehört, wobei diese zweite Gate-Elektrode für alle Feldeffekttransistorstrukturen der Matrix gemeinsam ausgebildet ist.

7. Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet. daG die gemeinsame zweite Gate-Elektrode durch ein gemeinsames Si:bstratgebiet des ersten Leitungstyps gebildet wird, welches Gebiet sich unter dem Kanalgcbieten aller Fcldcffekttransistorstrukturen der Matrix erstreckt
.

8. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet daß zwischen den mit einer gemeinsamen Zugangselektrode gekoppelten Feldeffekttransistorstrukturen eine Form dielektrischer Isolierung im Halbleiterkörper angewandt worden ist wobei die gemeinsame Zugangselektrode sich als praktisch gerader Streifen über die Feldeffekttransistorstrukturen erstreckt und sich selbstausrichtend zwischen den Source- und Drain-Gebieten und über den Halbleiterzonen des ersten Leitungstyps liegt

9. Halbleiteranordnung nach Anspruch 8, dadurch gekennzeichnet daß die gemeinsamen Zugangselektroden als Streifen auf der isolierenden Schicht angeordneten Halbleitermaterials ausgebildet sind.

10. Halbleiteranordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß als dielektrische Isolierung quer zu den Zugangselektroden sich erstrekkende Isolierstreifen angeordnet sind, wobei diese Isolierstreifen wenigstens über einen Teil der Dicke im Halbleiterkörper versenkt sind.

11. Halbleiteranordnung nach den Ansprüchen 4 und 10, dadurch gekennzeichnet daß eingeschlossen zwischen zwei Zugangselektroden ein zwei Feldeffekttransistorstiukturen gemeinsames Hauptelektrodengebiet liegt das über eine öffnung in der isolierenden Schicht mit einer sich quer zu den Zugangselektroden erstreckenden Leiterspur verbunden ist, welche Leiterspur einer Anzahl Speicherstellen der Matrix gemeinsame Selektions- bzw. Bitleitung bildet

12. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet daß die Feldeffekttransistorstrukturen in einem gemeinsamen schichtförmigen Gebiet des zweiten Leitungstyps angeordnet sind, das durch Implantation von Aktivatoren in einem Substratgebiet des ersten Leitungstyps erhalten worden ist.

13. Halbleiteranordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Halbleiterzonen des ersten Leitungstyps als voneinander getrennte an die Halbleiteroberfläche grenzende Teile einer durch Umdotierung im schichtförmigen Gebiet des zweiten Leitungstyps erhaltenen Oberflächenschicht des ersten Leitungstyps ausgebildet sind.

14. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß Mittel vorhanden sind zum Anlegen von Löschimpulsen mit einer ersten Polarität an selektierte Zugangselektroden, wobei den kapazitiv damit gekoppelten Halbleiterzonen des ersten Leitungstyps ein Potential aufgeprägt wird, wobei Durchgriff zwischen diesen Halbleiterzonen und den zweiten Gate-Elektroden der selektierten JFET-Strukturen auftritt.

15. Halbleiteranordnung nach Anspruch 14, dadurch gekennzeichnet, daß Mittel vorhanden sind zum Anlegen von Schreibimpulsen mit einer zweiten, der ersten entgegengesetzten Polarität an selektierte Zugangselektroden und Mittel zum Zuführen eines Informationssignals zu selektierten, mit einer oder mehreren ersten Hauptelektroden der JFET-Strukturen verbundenen Selektionsleitungen. wobei Injektion von Ladungsträgern aus den kapazitiv mit der selektierten Zugangselektrode gekoppelten Halbleiterzonen durch die diese Halbleiterzonen begrenzenden Verarmungsschichten hindurch auftritt.

16. Halbleiteranordnung nach Anspruch 15, dadurch gekennzeichnet, daß Mittel vorhanden sind zum Anlegen von Leseimpulsen mit der zweiten Polarität an selektierte Zugangsclektroden, wobei die Leitfähigkeit in den Kanälen der selektierten JFET-Strukturen an den Seiektionsleitungen detektiert wird und ein Maß ist für die gespeicherte information und wobei die Kanäle der nicht-selektierten JFET-Su ukturen im nicht-leitenden Zusiand bleiben.

17. Halbleiteranordnung nach Anspruch 16, dadurch gekennzeichnet, daß der Spannungswert des Schreibimpulses größer ist als der des Leseimpulses.

18. Halbleiteranordnung nach Anspruch 14,15,16 oder 17, dadurch gekennzeichnet, daß Mittel vorhanden sind, um die zweiten Hauptelektroden der JFET-Strukturen miteinander und wenigstens während des Auslesens der information mit einer Speisespannungsquelle zu verbinden.

19. Halbleiteranordnung nach einem oder mehreren der Ansprüche 14 bis einschließlich 18, dadurch gekennzeichnet, daß Mittel vorhanden iind, um die zweiten Gate-Elektroden der JFET-Strukturen miteinander und mit einer Spannungsquelle zu verbinden, um an die zweiten Gate-Elektroden eine Spannung gegenüber den ersten Hauptelektroden der JFET-Strukturen anzulegen, wobei die Kanalgebiete durch die zweite Verarmungsschicht teilweise zugedrückt werden.

20. Halbleiteranordnung nach Anspruch 19, dadurch gekennzeichnet, daß Mittel vorhanden sind, um mit Hilfe der Spannung an den zweiten Gate-Elektroden die Abschnürspannung der Kanalgebiete der JFET-Strukturen auf einen Wert einzustellen, wobei die Kanäle in dem nicht-setektierten Zustand gesperrt sind, ohne daß Durchgriff der ersten Gate-Elektroden zu den zweiten Gate-Elektroden auftreten kann und wobei beim Lesen in den selektierten JFET-Strukturen Ströme durch die Kanäle fließen, die der gespeicherten Information entsprechen.

21. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die JFET-Strukturen zusammen mit elektronischen Steuermitteln, die mit den Zugangsclektroden und den Selektionsleitungen gekoppelt sind, in einem gemeinsamen Körper integriert sind, wobei die Steuermittel wenigstens Mittel enthalten zum selektiven Schreiben und Lesen der Speicherstellen.