DE2804412B2 - Halbleiterspeicheranordnung - Google Patents
HalbleiterspeicheranordnungInfo
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Description
Die Erfindung bezieht sich auf eine Halbleiteranordnung mit einem Halbleiterspeicherelement, das sich
insbesondere zum Gebrauch in einem Speicher mit beliebigem Zugriff eignet, mit einem Halbleiterkörper
mit einem an eine Oberfläche grenzenden Oberflächengebiet des im wesentlichen einen Leitungstyps und mit
einem Feldeffekttransistor, weiter als erster Feldeffekttransistor bezeichnet, der zwei Hauptelektrodengebiete
des einen Leitungstyps mit einem zwischenliegenden Kanalgebiet des einen Leitungstyps enthält und einem
an der Oberfläche liegenden Gate-Gebiet, mit dessen Hilfe ein sich wenigstens bis in das Kanalgebiet
erstreckendes Verarmungsgebiet im Halbleiterkörper induziert werden kann, welche Information nicht-destruktiv
dadurch ausgelesen werden kann, daß zwischen ■-, den Hauptelektrodengebieten die Leitfähigkeit im
Kanalgebiet bestimmt wird.
Die Erfindung bezieht sich insbesondere auf eine Halbleiteranordnung mit einem Speicher mit beliebigem
Zugriff mit einem Halbleiterkörper, der an einer
in Oberfläche mit einem Leitersystem von Wort- und
Bitleitungen versehen ist, die an der Stelle der Kreuzungen mit Speicherelementen elektrisch verbunden
sind, die in einem darunter liegenden Oberflächengebiet des Halbleiterkörpers des im wesentlichen einen
Leitungstyps angebracht sind, die je einen Feldeffekttransistor, weiter als erster Feldeffekttransistor bezeichnet,
enthalten mit zwei Hauptelektrodengebieten des einen Leitungstyps und einem zwischenliegenden
Kanalgebiet des einen Leitungstyps und mit einem in der Nähe der Oberfläche liegenden Gate-Gebiet, mit
dessen Hilfe ein sich im Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper gebildet werden
kann, das ein Ladungsspeichergebiet bildet, in dem Information in Form elektrischer Ladung gespeichert
werden kann, welche Information nicht-destruktiv ausgelesen werden kann, wobei die Bitleitungen mit
einem ersten Hauptelektrodengebiet der Feldeffekttransistoren und die Wortleitungen mit einem Gate-Gebiet
der ersten Feldeffekttransistoren gekoppelt sind.
jo Speicher mit beliebigem Zugriff, in der Literatur
meistens als RAM bezeichnet (eine Abkürzung für Random Access Memories), in denen die Information in
Form diskreter Pakete elektrischer Ladung gespeichert wird, sind allgemein bekannt. Die Information wird
j-, meistens in Gebieten des Halbleiterkörpers gespeichert,
die über ein Schaltelement, wie einen Feldeffekttransistor, der auf irgendeine Weise mit dem genannten
Gebiet verbunden ist, adressiert werden können.
Weil die Anzahl Zellen in einem RAM sehr groß sein kann, beispielsweise viele Tausende betragen kann, ist es erwünscht, daß jede Zelle möglichst klein ist. Deswegen wird vorzugsweise pro Zelle nur ein einziger Transistor verwendet. In einer allgemein bekannten Ausführungsform wird eine derartige Zelle durch einen Feldeffekttransistor mit isolierter Gate-Elektrode und durch einen zugehörenden mit einem der Hauptelektrodengebiete verbundenen Kondensator gebildet. Die Information wird im Kondensator gespeichert, und zwar in Form einer Ladung die dadurch, daß der Transistor geöffnet wird, zu dem anderen Hauptelektrodengebiet und einem damit verbundenen Ausleseelement befördert werden kann.
Weil die Anzahl Zellen in einem RAM sehr groß sein kann, beispielsweise viele Tausende betragen kann, ist es erwünscht, daß jede Zelle möglichst klein ist. Deswegen wird vorzugsweise pro Zelle nur ein einziger Transistor verwendet. In einer allgemein bekannten Ausführungsform wird eine derartige Zelle durch einen Feldeffekttransistor mit isolierter Gate-Elektrode und durch einen zugehörenden mit einem der Hauptelektrodengebiete verbundenen Kondensator gebildet. Die Information wird im Kondensator gespeichert, und zwar in Form einer Ladung die dadurch, daß der Transistor geöffnet wird, zu dem anderen Hauptelektrodengebiet und einem damit verbundenen Ausleseelement befördert werden kann.
Zum Auslesen der Zelle ist meistens ein sehr
empfindlicher Verstärker erforderlich, weil die Ausgangssignale, insbesondere infolge sehr großer Streukapazitäten,
im allgemeinen sehr schwach sind. Für einen Wortleitung-organisierten Speicher bedeutet dies, daß
pro Bitleitung ein einzelner Verstärker notwendig ist. Weil außerdem das Auslesen destruktiv erfolgt muß die
bo Information nach jedem Auslesezyklus wieder aufs neue eingeschrieben werden. Das Neu-Einschreiben der
Information kann mittels der genannten Verstärker durchgeführt werden; auf dieselbe Art und Weise kann
die Information, die infoige von Leckströmen allmählich
b-3 verschwinden kann, periodisch aufgefrischt werden.
Anordnungen der eingangs beschriebenen Art in denen die Information in einem Verarmungsgebiet in
oder in der Nähe von dem Gate-Gebiet eines
Feldeffekttransistors gespeichert wird und daher die Leitfähigkeit im Kanalgebiet steuert, unterscheiden sich
insbesondere von den obenstehend beschriebenen Anordnungen durch die Möglichkeit nicht-destruktiver
Auslesung. Dadurch kann beim Auslesen eine große (Ladungs)verstärkung erhalten werden, wodurch zusätzliche Verstärkungen an der Bitleitung im allgemeinen nicht notwendig sind. Außerdem kann die
gespeicherte Information mehrere Male hintereinander ausgelesen werden ohne daß sie nach jedem einzelnen
Auslesezyklus aufs neue eingeschrieben werden muß.
Die Feldeffekttransistoren können in diesem Typ von Speicheranordnungen beispielsweise durch sogenannte
Schichtfeldeffekttransistoren bzw. JFETs gebildet werden, in denen das Gate-Gebiet, das die Leitfähigkeit
durch das Kanalgebiet steuert, durch einen gleichrichtenden Übergang, beispielsweise einen pn-Übergang
vom Kanalgebiet getrennt ist. Speicher, die aus dieser Art von Elementen aufgebaut sind, sind u. a. in dem
Artikel von Raymond A. Heald and David A. Hodges mit dem Titel »Multilevel Random Access Memory
Using One Transistor Per Cell« aus IEEE Journal of Solid State Circuits, Heft SCH, Nummer4, August
1976, Seiten 519/528 beschrieben worden. Die Information wird auf einem elektrisch schwebenden Gaie-Ge-
biet, das in der Sperrichtung vorgespannt ist, gespeichert. Das Verarmungsgebiet, das sich im Gate-Gebiet
und im Kanalgebiet erstreckt, und dessen Größe durch den Ladungszustand des Gate-Gebietes bestimmt wird,
bestimmt den Widerstand des Kanalgebietes. Der Ladungszustand kann durch Messung des Widerstandes
im Kanalgebiet ausgelesen werden.
Statt der Schichtfeldeffekttransistoren können für das betreffende Ziel auch tiefe Verarmungsfeldeffektstrukturen angewandt werden, in denen das Gate-Gebiet
nicht durch einen pn-Übergang sondern durch eine isolierende Schicht vom Kanalgebiet getrennt ist und
durch einen auf der isolierenden Schicht angebrachten Leiter, mit dessen Hilfe im darunterliegenden Kanalgebiet ein Verarmungsgebiet induziert wird. Ladungsin-
formation kann auf dieselbe Art und Weise wie in ladungsgekoppelten Anordnungen in diesen Verarmungsgebieten gespeichert werden, die Größe des
Verarmungsgebietes bestimmen und damit die Leitfähigkeit im Kanalgebiet des Feldeffekttransistors steuern
und zwar auf dieselbe Art und Weise wie obenstehend für Schichtfeldeffekttransistoren beschrieben wurde.
Wie bereits erwähnt, ist in Speicheranordnungen von
dem Typ, auf den sich die Erfindung bezieht, nicht notwendig, nach jedem Auslesen die Information aufs
neue einzuschreiben und zwar durch den nicht-destruktiven Charakter des Auslesens. Die Zeit, während der
die Information beibehalten wird, wird durch Leckströme bestimmt Die Größe der Leckströme in den
Ladungsspeichergebieien wird insbesondere durch die Konzentration von Erzeugungszentren im Halbleiterkörper oder wenigstens in dem das Ladungsspeichergebiet bildenden Verarmungsgebiet bestimmt Die Leckströme können im allgemeinen so klein gehalten
werden, daß die Zeitintervalle, in denen die Information durch Lecken verschwinden kann, so groß sind, daß es
für viele Anwendungen nicht notwendig ist, die Information zwischenzeitlich aufzufrischen. Wie in der
obengenannten Veröffentlichung angegeben ist können insbesondere kleine Leckströme erhalten werden, wenn es
die Zone, die das Gate-Gebiet des Transistors bildet
völlig im Halbleiterkörper vergraben ist, weil meistens die Konzentration von Erzeugungszentren in der Masse
des Halbleiterkörpers sehr klein ist oder wenigstens viel kleiner als die Konzentration von Oberflächenzentren.
In vielen Anwendungen ist es jedoch erwünscht, die
gespeicherte Information während längerer Zeiten als durch die Leckströme erlaubt werden, beizubehalten.
Die Erfindung bezweckt u. a. ein Speicherelement zu schaffen, in dem Information in Form elektrischer
Ladung gespeichert werden kann, die ein oder mehrere Male nicht-destruktiv ausgelesen werden kann und die
mit Hilfe im Element selbst vorhandener Mittel auf einfache Weise mindestens einmal oder gegebenenfalls
periodisch aufgefrischt werden kann. Die Erfindung bezweckt weiter einen Speicher mit beliebigem Zugriff
zu schaffen, in dem die Information in Form diskreter Pakete elektrischer Ladung in einzelnen Speicherelementen gespeichert, nicht-destruktiv ausgelesen und ein
oder mehrere Male aufgefrischt werden kann und zwar mit Hilfe von Mitteln, die sich im wesentlichen
wenigstens in den Elementen selbst und daher nicht in der Peripherie-Elektronik befinden.
Die Erfindung liegt u. a. die Erkenntnis zugrunde, daß bei Anwendung von Speicherelementen von dem Typ,
auf den sich die Erfindung bezieht, auf Zellenpegel bereits Ausgangssignale erhalten werden können, die
eine ausreichend große Amplitude haben um abhängig von der gespeicherten Information einen Schalter zu
steuern, über den elektrische Ladung im Speicherelement zu- bzw. abgeführt werden kann zum Einschreiben
von Information und daß ein derartiger Schalter, ausgebildet in Form eines Feldeffekttransistors mit
isolierter Gate-Elektrode auf sehr gedrängte Weise in jedem Speicherelement integriert werden kann.
Daher ist eine Halbleiteranordnung der eingangs beschriebenen Art nach der Erfindung dadurch
gekennzeichnet daß das Element einen Feldeffekttransistor, weiter als zweiter Feldeffekttransistor bezeichnet, mit isolierter Gate-Elektrode enthält der gegenüber dem ersten Feldeffekttransistor vom komplementären Leitungstyp ist, und der zwei Hauptelektrodengebiete enthält von denen das eine durch denjenigen Teil
des Halbleiterkörpers gebildet wird, der das genannte Ladungsspeichergebiet bildet und das andere Hauptelektrodengebiet durch ein in der Nähe des Speichergebietes liegendes zweites Oberflächengebiet gebildet
wird, wobei der zweite Feldeffekttransistor mindestens eine gegenüber der Oberfläche des Halbleiterkörpers
isolierte Gate-Elektrode enthält die mit einem der Hauptelektrodengebiete des ersten Feldeffekttransistors elektrisch gekoppelt is?.
Wie aus der Figurbeschreibung noch hervorgehen wird, wenn detaillierter auf die Wirkungsweise der
Anordnung eingegangen wird, kann die gespeicherte Information dadurch aufgefrischt werden, daß zunächst
das Verarmungsgebiet oder das Ladungsspeichergebiet rückgestellt wird, d.h. in einen derartigen Zustand
gebracht wird, das wenigstens beim Fehlen von Signalladungsträgern ein relativ großes Verarmungsgebiet gebildet wird. Deraufhin können abhängig von der
ausgelesenen Information, die durch das Potential der isolierten Gate-Elektrode des zweiten Feldeffekttransistors dargestellt wird, und bestimmt ob der zweite
Feldeffekttransistor wohl bzw. nicht leitend ist über den zweiten Feldeffekttransistor wohl bzw. keine Ladungsträger in das Ladungsspeichergebiet strömen. Diese
Bearbeitung kann beliebig oft und zu jedem dazu geeigneten Augenblick durchgeführt werden, wodurch
sehr lange Speicherzeiten möglich sind. Weil Leckströme in einer Anordnung nach der Erfindung keinen
beschränkenden Faktor mehr zu bilden brauchen was die Länge der Speicherzeit anbelangt, können zum
Erhalten langer Speicherzeiten für die Speichergebiete statt vergrabener Zonen Oberflächenzonen verwendet
werden. Für die Herstellung der Anordnung kann dies eine wesentliche Vereinfachung bedeuten.
Im Grunde kann die Auffrischwirkung nach jedem
Lesezyklus durchgeführt werden. Oft ist es beispielsweise wegen der Geschwindigkeit erwünscht, die Auffrischbearbeitung jeweils erst nach einer bestimmten Anzahl
Male auslesen zu wiederholen.
Eine bevorzugte Ausführungsform einer erfindungsgemäßen Halbleiteranordnung, die u. a. den Vorteil
bietet, daß sie sich wegen der gedrängten Struktur dazu eignet, in großen Anzahlen in großen Speichern
monolithisch integriert zu werden, weist das Kennzeichen auf, daß die Hauptelektrodengebiete des ersten
Feldeffekttransistors beide durch an die Oberfläche grenzende Zonen des einen Leitungstyps gebildet
werden und das zweite Oberflächengebiet, das das genannte andere Hauptelektrodengebiet des zweiten
Feldeffekttransistors mit isolierter Gate-Elektrode bildet, auf der Oberfläche gesehen, zwischen den
genannten beiden Hauptelektrodengebieten des ersten Feldeffekttransistors liegt.
Das zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors kann beispielsweise durch ein im
Oberflächengebiet des einen Leitungstyps induziertes Verarmungsgebiet gebildet werden, das wenigstens
teilweise mit Minoritätsfadungsträgern aufgefüllt werden kann, d. h. mit Ladungsträgern, die für den
entgegengesetzten Leitungstyp spezifisch sind. Vorzugsweise wird das genannte zweite Hauptelektrodengebiet durch eine Oberflächenzone des zweiten
Leitungstyps gebildet, und zwar zum Erhalten niedriger Reihenwiderstände in der Strömungsstrecke des zweiten Feldeffekttransistors. Diese Zone kann mit Vorteil
innerhalb des Kanalgebietes des ersten Feldeffekttransistors angebracht werden und damit ein zweites
Gate-Gebiet des ersten Feldeffekttransistors bilden. Mit Hilfe dieses zweiten Gate-Gebietes kann der erste
Feldeffekttransistor nach Wunsch geschlossen werden auch in denjenigen Fällen, wo die Information
darstellende Ladung im Verarmungsgebiet, das das Ladungsspeichergebiet bildet, einen derartigen Wert
hat, daß der Transistor nicht geschlossen bzv». gesperrt
ist durch dieses Verarmungsgebiet. In dem Falle »ines Speichers mit einer Vielzahl von Speicherelementen
kann dieses zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors in ;eder Zelle mit Vorteil zum
selektieren beim Auslesen angewandt werden.
Eine wichtige weitere bevorzugte Ausführungsform einer erfindungsgemäßen Halbleiteranordnung weist
dazu das Kennzeichen auf, daß derjenige Teil des Halbleiterkörpers, der das genannte Ladungsspeichergebiet bildet, an der Oberfläche mit einem kapazitiven
Anschluß in Form eines leitenden Gebietes versehen ist das durch einen sperrenden Obergang vom genannten
Teil des Halbleiterkörper getrennt ist Mit Hilfe dieses kapazitiven Anschlusses können wichtige Bearbeitungen, wie beispielsweise Löschen, (Rückstellen) oder, im
Falle von Speichern, Selektieren, durchgeführt werden.
Für den kapazitiven Anschluß kann auf einfache Weise eine über dem Speichergebiet angebrachte und davon
durch eine zwischenliegende isolierende Schicht getrennte leitende Scfaicht aus beispielsweise Metall oder
dotiertem niedergeschlagenem polykristallinem Silizium verwendet werden.
Der erste Feldeffekttransistor kann durch einen Schichtfeldeffekttransistor mit einem elektrisch schwebenden Gate-Gebiet gebildet werden, das das genannte
Ladungsspeichergebiet bildet und das durch einen gleichrichtenden Übergang vom Kanalgebiet getrennt
ist. Das Gate-Gebiet kann dabei durch eine im Oberflächengebiet des einen Leitungstyps angebrachte
Oberflächengebiet des einen Leitungstyps angebrachte Oberflächenzone des zweiten Leitungstyps gebildet
ίο werden, die einen pn-übergang mit dem Kanalgebiet
bildet. Mit Vorteil kann im Gate-Gebiet eine Zone des ersten Leitungstyps angebracht werden, und zwar zum
Erhalten eines kapazitiven Anschlusses. Vorzugsweise wird jedoch das Gate-Gebiet mit einer Isolierschicht
bedeckt auf der eine leitende Schicht, die mit der isolierenden Schicht als Dielektrikum mit dem Gate-Gebiet kapazitiv gekoppelt ist niedergeschlagen wird.
In einer anderen Ausführungsform wird der erste Feldeffekttransistor durch einen Feldeffekttransistor
vom Verarmungstyp gebildet mit einem Gate-Gebiet in Form einer leitenden Schicht, die durch eine zwischenliegende isolierende Schicht vom Kanalgebiet isoliert
ist. Mit Hilfe dieses isolierenden Gate-Gebietes kann in dem darunter liegenden Kanalgebiet ein Verarmungs
gebiet induziert werden, das sich von der Oberfläche im
Kanalgebiet erstreckt und das genannte Ladungsspeichergebiet bildet in dem Information in Form von
Minoritätsladungsträgern gespeichert werden kann. In dieser Ausführungsform, in der die Information nicht im
Gate-Gebiet selbst sondern in dem gegenüber demselben elektrisch isolierten Teil des Halbleiterkörpers
gespeichert wird, kann das Gate-Gebiet unmittelbar mit einem ohmschen Anschluß versehen werden.
Speicher mit beliebigem Zugriff mit einem Halbleiterkörper, der an einer Oberfläche mit einem Leitersystem
- von Wort- und Bitleitungen versehen ist die an der Stelle der Kreuzungen mit Speicherelementen in einem
darunter liegenden Oberflächengebiet des Halbleiter
körpers des im wesentlichen einen Leitungstyps
elektrisch gekoppelt sind, die je einen Feldeffekttransistor, weiter als erster Feldeffekttransistor bezeichnet
enthalten, mit zwei Hauptelektrodengebieten vom einen Leitungstyp und einem dazwischenliegenden
Kanalgebiet vom einen Leitungstyp und mit einem in der Nähe der Oberfläche liegenden Gate-Gebiet mit
dessen Hilfe ein sich im Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper gebildet werden
kann, der ein Ladungsspeichergebiet bildet in dem
Information in Form elektrischer Ladung gespeichert
werden kann, welche Information nicht destruktiv ausgelesen werden kann, wobei die Bitleitungen mit
einem ersten Hauptelektrodengebiet der Feldeffekttransistoren und die Wortleitungen mit einem Gate-Ge-
biet der ersten Feldeffekttransistoren gekoppelt sindL
Nach der Erfindung weist eine derartige Anordnung das Kennzeichen auf, daß jedes Element einen zweiten
Feldeffekttransistor mit isolierter Gate-Elektrode enthält der gegenüber dem ersten Feldeffekttransistor
vom komplementären Leitungstyp ist und der zwei Hauptelektrodengebiete enthält von denen das eine
durch denjenigen Teil des Halbleiterkörpers gebildet wird, der im Betrieb das genannte Ladungsspeichergebiet bildet und das andere Hauptelektrodengebiet durch
ein in der Nähe liegendes zweites Oberflächengebiet gebildet wird, wobei die zweiten Feldeffekttransistoren
je eine isolierte Gate-Elektrode enthalten, die mit einer zugeordneten Bitleitung verbunden ist Eine bevorzugte
Ausführungsform, die insbesondere eine gedrängte
Struktur aufweist, weist das Kennzeichen auf, daß das zweite Oberflächengebiet, das das genannte andere
Hauptelekirodengebiet des zweiten Feldeffekttransistors in jedem Speicherelement bildet, durch eine
Oberflächenzone des zweiten Leitungstyps gebildet wird, die auf der Oberfläche gesehen, zwischen den
Hauptelektrodengebieten des ersten Feldeffekttransistors liegt.
Eine bevorzugte Ausführungsform, die den Vorteil einer besonders gedrängten Konfiguration bietet, weist
da; Kennzeichen auf, daß das zweite Oberflächengebiet, das das genannte andere Hauptelektrodengebiet des
zweiten Feldeffekttransistors in jedem Speicherelement bildet, durch eine Oberflächenzone des zweiten
Leitungstyps gebildet wird, die, auf der Oberfläche gesehen, zwischen den Haupteiektrodengebieten des
ersten Feldeffekttransistors liegt. Eine weitere bevorzugte Ausführungsform weist das Kennzeichen auf, daß
die Speicherelemente an den Seiten parallel zu der Hauptstromrichtung der ersten Feldeffekttransistoren
durch dielektrische Gebiete begrenzt werden, die sich von der Oberfläche über wengistens einen Teil der
Dicke des Oberflächengebietes des einen Leitungstyps im Halbleiterkörper erstrecken. Das dielektrische
Gebiet wird beispielsweise durch Siliziumoxyd, das bei Verwendung eines Halbleiterkörpers aus Silizium, auf
einfache Weise dadurch erhalten werden kann, daß der Halbleiterkörper örtlich oxydiert wird. Durch Anwendung einer derartigen dielektrischen Isolierung können
Feldeffektstrukturen hergestellt werden; die sich insbesondere dazu eignen, in sehr großen Anzahlen
monolithisch integriert zu werden, zu großen Speichern, wie sich dies aus der Figurbeschreibung ergeben wird.
Eine bevorzugte Ausführungsform weist das Kennzeichen auf, daß die Wortleitungen eine Anzahl
leitender Bahnen aufweisen, die je einen kapazitiven Anschluß derjenigen Teile des Halbleiterkörpers bilden,
die im Betrieb die Ladungsspeichergebiete der Speicherelemente bilden, die elektrisch gemeinsam mit
ein und derselben Wortleitung verbunden sind. Eine weitere bevorzugte Ausführungsform weist das Kennzeichen auf, daß die Anordnung eine zweites System
von Wortleitungen enthält, die jeweils mit den genannten anderen Hauptelekcrodengebieten der zwei- «
ten Feldeffekttransistoren zu ein und demselben Wort gehörenden Speicherelementen verbunden sind, wobei
die genannten anderen Hauptelektrodengebiete durch je eine Oberflächenzone des zweiten Leitungstyps
gebildet werden, die innerhalb des Kanalgebietes des zugeordneten ersten Feldeffekttransistors liegt In
dieser Ausführungsform bildet jeder erste Feldeffekttransistor eine Tetrodenstruktur mit zwei Gate-Gebieten, von denen eines als Informationsspeichergebiet
angewandt werden kann und das andere, das zugleich ein zweites Hauptelektrodengebiet des zweiten Feldeffekttransistors bildet, zur Selektion verwendet werden
kann. Wegen des verfügbaren Raumes werden die Zellen derart ausgerichtet, daß die Wortleitungen sich
quer zu der längsten Achse der Elemente erstrecken. Daher ist eine weitere bevorzugte Ausführungsform
dadurch gekennzeichnet, daß die dielektrischen Gebiete
durch Streifen gebildet werden, die auf der Oberfläche gesehen, sich im wesentlichen parallel zu der Bitieitung
erstrecken und im Oberflächengebiet des einen Leitungstyps streifenförmige Inseln definieren, die je die
einer Bitleitung zugeordneten Speicherelemente enthalten, die derart ausgerichtet sind, daß die Hauptstrom
richtung jedes der genannten ersten Feldeffekttransistoren im wesentlichen parallel zu der Richtung ist, in
der sich die Bitleitungen erstrecken. Eine weitere bevorzugte Ausführungsform ist dadurch gekennzeichnet,
daß die Anordnung ein zweites System von Wortleitungen enthält, die jeweils mit den genannten
anderen Hauptelektrodengebieten der zweiten Feldeffekttransistoren
ein und demselben Wort zugeordneter Speicherelemente verbunden sind, wobei die genannten
anderen Hauptelektrodengebiete durch je eine Oberflächenzone des zweiten Leitungstyps, die innerhalb des
Kanalgebietes des zugeordneten ersten Feldeffekttransistors liegt, gebildet werden.
Eine Halbleiteranordnung, wie diese obenstehend beschrieben ist, kann mit Schaltungsmitteln zum
Löschen, Schreiben und Lesen des bzw. jedes Speicherelemente» versehen werden, wobei durch das Löschen
das Gate-Gebiet des ersten Feldeffekttransistors des bzw. jedes Speicherelementes auf ein Potential gebracht
wird, bei dem im Halbleiterkörper ein Verarmungsgebiet gebildet wird, das sich bis in das Kanalgebiet des
ersten Feldeffekttransistors erstreckt und ein Ladungsspeichergebiet bildet zum Speichern von Information
darstellender elektrischer Ladung, wobei beim Schreiben der isolierten Gate-Elektrode des zweiten Feldeffekttransistors Eingangssignale zugeführt werden, welcher Transistor mit einem der Hauptelektrodengebiete
des ersten Feldeffekttransistors elektrisch verbunden ist, wodurch über den zweiten Feldeffekttransistor eine
durch das Eingangssignal bestimmte Menge elektrischer Ladung in das genannte Ladungsspeichergebiet eingeführt werden kann, die für die Größe des gebildeten
Verarmungsgebietes im Kanalgebiet des ersten Feld effekttransistors bestimmend ist, wobei beim Lesen
wenigstens periodisch an die Hauptelektrodengebiete des ersten Feldeffekttransistors derartige Spannungen
angelegt werden, daß beim gegebenen Ladungszustand des Ladungsspeichergebietes das genannte isolierte
Gate-Elektrodenpotential Werte annehmen kann, die den genannten Eingangssignalen entsprechen, wodurch
durch periodische Wiederholung des Lösch-/Schreibzyklus der Ladungszustand des Ladungsspeichergebietes
periodisch aufgefrischt werden kann.
Eine bevorzugte Ausführungsform weist das Kennzeichen auf, daß das Verarmungsgebiet, das das
genannte Ladungsspeichergebiet bildet, wenigstens beim Fehlen von Ladungszufuhr über den zweiten
Feldeffekttransistor eine derartige Ausgedehntheit hat, daß das darunterliegende Kanalgebiet des ersten
Feldeffekttransistors völlig abgeschnürt ist, wodurch der Transistor gesperrt ist Eine weitere bevorzugte
Ausführungsform weist das Kennzeichen auf, daß Mittel vorhanden sind zum Sperren des ersten Feldeffekttrannsitors, nachdem die Information im Ladungsspeichergebiet eingeschrieben worden ist und zum
Entsperren, wenn diese Information ausgelesen werden muß. Eine bevorzugte Ausführungsform, die dabei den
Vorteil bietet, daß die Anzahl Spannungspegel der im Betrieb anzulegenden Taktimpulse beschränkt bleibt,
weist das Kennzeichen auf, daß die Oberflächenzone des zweiten Leitungstyps, die das genannte zweite
Hauptelektrodengebiet des zweiten Feldeffekttransistors bildet und innerhalb des Kanalgebietes des ersten
Feldeffekttransistors des bzw. jedes Speicherelementes liegt, zu den gennannten Mitteln gehört, mit deren Hilfe
der erste Feldeffekttransistor gesperrt werden kann, und zwar unabhängig von der eingeschriebenen
Information und mit einer Spannungsquelle verbunden
ist, mit der der pn-Übergang zwischen dieser Oberflächenzone und dem Kanalgebiet des ersten Feldeffekttransistors in der Sperrichtung vorgespannt werden
kann.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden
näher beschrieben. Es zeigt
F i g. 1 eine Draufsicht eines Teils einer erfindungsgemäßen Anordnung,
Fig.3 einen Schnitt gemäß der Linie IH-IIl aus
Fig. 1,
F i g. 5 das Taktimpulsdiagramm als Funktion der Zeit t der Taktspannungen, die im Betrieb an die
Wortleitungen der Anordnung nach F i g. 1 angelegt werden,
Fig.6 das Potential als Funktion der Zeit t des
schwebenden Gate-Gebietes der Anordnung nach Fig. 1 im Betrieb,
F i g. 7 das Potential der Bitleitungen als Funktion der Zeit (der Anordnung nach F i g. 1 im Betrieb,
Fig.8 eine elektrische Schaltungsanordnung einer
Zelle der in F i g. 1 dargestellten Anordnung,
Fig.9 eine Draufsicht eines Teiles eines zweiten
Ausführungsbeispieles einer Anordnung nach der Erfindung,
Fig. 11, einem Schnitt gemäß der Linie XI-XI in Fig. 9,
Fig. 12 einen Schnitt gemäß der Linie XU-XlI in
Fig. 9,
Fig. 13 einen Schnitt gemäß der Linie XIII-XIII in
Fig. 9,
F i g. 14 eine Zelle der Anordnung nach F i g. 9 in einer elektrischen Schaltungsanordnung,
Fig. 15 ein Taktimpulsdiagramm als Funktion der
Zeit t von Taktspannungen, die im Betrieb von der Quelle 28 nach F i g. 14 geliefert werden,
Fig. 16 das Taktimpulsdiagramm von Taktspannungen, die im Betrieb von der Quelle 29 geliefert werden,
Fig. 17 das Potential der Bitleitung 4 in Fig. 14 im
Betrieb als Funktion der Zeit t,
F i g. 19—Fi g. 22 Schnitte entsprechend dem Schnitt
nach Fig. 10 durch eine Zelle der Anordnung nach F i g. 9, während einiger Stufen der Herstellung,
F i g. 23—25 Schnitte durch eine Zelle der Anordnung
nach F i g. 9 während einiger Herstellungsstufen, wobei ein anderer Prozeß angewandt wird,
F i g. 26 einen Schnitt durch ein drittes Ausführungs- so
beispiel einer erfindungsgemäßen Anordnung.
Es sei bemerkt, daß die Figuren schematisch und nicht maßgerecht dargestellt sind. Außerdem sind in den
Draufsichten nach den F i g. 1 und 9 nur Zonen und Gebiete im Halbleiterkörper und auf dem Halbleiterkörper angebrachte Leiterspuren dargestellt. Dielektrische Schichten, die die Oberfläche des Halbleiterkörpers bedecken, sind deutlichkeitshalber in den F i g.
nicht dargestellt.
Die Fig. 1—4 zeigen als Beispiel eine Draufsicht
bzw. eine Anzahl Schnitte durch einen Teil einer Halbleiterspeicheranordnung mit beliebigem Zugriff
bzw. RAM (Random Access Memory) mit einer Vielzahl Speicherelemente, die in einem gemeinsamen Halbleiterkörper 1 untergebracht sind und eine monolithi- b5
sehe integrierte Schaltung bilden. Vorzugsweise wird für den Halbleiterkörper 1 Silizium gewählt, weil die
Technik zur Herstellung integrierter Siliziumschaltungen am weitesten fortgeschritten ist Der Körper enthält
eine an die Oberfläche 2 grenzende relativ dünnen Halbleiterschicht 6 des einen Leitungstyps, beispielsweise aus η-leitendem Silizium. Die Schicht 6 wird auf der
Unterseite durch einen sperrenden Obergang 15 zwischen der Schicht 6 und einem Trägerkörper 16
begrenzt, der vorzugsweise aus p-leitendem Silizium besteht, aber der auch aus einem anderen Halbleitermaterial oder aber aus isolierendem Material wie
Aluminiumoxyd bestehen kann.
Der Siliziumkörper 1 ist auf der Oberfläche 2 mit Wortleitungen versehen, die durch die Leiterspuren 3
gebildet werden, die in den Zeichnungen nach F i g. 1 und 2 sich von links nach rechts erstrecken und mit
Bit/Sense-Leitungen 4, die sich in einer Richtung quer zu den Wortleitungen 3 erstrecken. Die Bitleitungen 4
enthalten je zwei Leiterspuren, die zum Unterschied jeweils mit den Bezugszeichen 4a und 4b versehen sind.
Die Leiterspuren 4a, 4b können außerhalb des in den F i g. dargestellten Teils der Speicheranordnung miteinander verbunden sein. In F i g. 2 ist dies auf schematische
Weise durch die Verbindung 5 dargestellt In einer spezifischen Ausführungsform werden die Wortleitungen 3 durch Aluminiumstreifen gebildet, während die
Bitleitungen 4 >us Halbleitermaterial bestehen, beispielsweise wenigstens teilweise aus polykristallinem
Silizium, das mit einer Verunreinigung zum Erhalten eines ausreichend niedrigen spezifischen Widerstands
dotiert worden ist. Die Wort- und Bitleitungen sind durch eine zwischenliegende dielektrische Schicht 21, im
vorliegenden Ausführungsbeispiel aus Siliziumoxyd, gegeneinander isoliert.
An der Stelle der Kreuzungen sind die Wort- und Bitleitungen 3, 4 mit Speicherelementen gekoppelt, die
(wenigstens im wesentlichen) in dem darunterliegenden Oberflächengebict 6 im wesentlichen des einen Leitungstyps angebracht sind. In dem beschriebenen
Beispiel wird für den genannten einen Leitungstyp der n-Leitungstyp gewählt aber es dürfte einleuchten, daß
das Oberflächengebiet 6 auch aus p-leitendem Halbleitermaterial bestehen kann, wobei die Leitungstypen
der im Körper 1 vorhandenen weiteren Zonen und Gebiete ebenfalls umgekehrt werden müssen ebenso
wie die Polarität der im Betrieb anzulegenden Spannungen.
Der in F i g. 1 dargestellte Teil der Speicheranordnung enthält 6 Elemente, die durch Ci-Ci bezeichnet
sind und die in einem System von Reihen und Spalten gegliedert worden sind, die dadurch erhalten werden
können, daß der in F i g. 1 dargestellte Teil an den vier Seiten durch Spiegelung weiter ausgebaut wird. Jedes
der Elemente bzw. Zellen Ci-Q enthält einen ersten Feldeffekttransistor mit zwei η-leitenden Hauptelektrodengebieten 7, 8 die die Source- und Drain-Gebiete
bilden können. Das Gebiet 8 bildet, wie aus F i g. 1 und 2 hervorgeht, ein gemeinsames Source- oder Drain-Gebiet dieser Feldeffekttransistoren, die weiter je ein
Gate-Gebiet in Form einer an die Oberfläche grenzenden Zone 9 enthalten. In Fig. 1 sind die
p-leitenden Gebiete deutlichkeitshalber schraffiert dargestellt.
Die Feldeffekttransistoren mit den Gebieten 7, 8, 9
werden in diesem Ausführungsbeispiel als durch Schichtfeldeffekttransistoren gebildet, deren Gate-Elektrode durch einen gleichrichtenden Übergang vor
dem Kanalgebiet 10 zwischen den Hauptelektrodenge bieten 7, 8 getrennt ist. Die Wirkungsweise dei
Schichtfeldeffekttransistoren in Speichern ist u. a. in dei
bereits obenstehend genannten Veröffentlichung beschrieben worden und ist im Grunde wie folgt: mit Hilfe
des elektrisch schwebenden p-leitenden Gate-Gebietes 9 kann i:n Körper 1 ein Verarmungsgebiet induziert
werden, das sich zum Teil im Gate-Gebiet 9 und zum Teil im Kanalgebiet 10 erstreckt und die Leitfähigkeit
bzw. Konduktanz im Kanalgebiet 10 steuert. Dieses Verarmungsgebiet kann dadurch erhalten werden, daß
auf irgendeine Weise negative Ladung im Gate-Gebiet gespeichert wird. Dadurch, daß das Gate-Gebiet 9 nicht
mit einer elektrischen Verbindung versehen ist, über die diese negative Ladung neutralisiert werden kann, kann
das Verarmungsgebiet während einer gewissen im wesentlichen nur durch Leckströme bestimmten Zeit
beibehalten werden. Wenn daraufhin positive Ladung in das Verarmungsgebiet gebracht wird, kann die Größe
des Verarmungsgebietes und damit der Widerstand im Kanalgebiet geändert werden. Das Schreiben binärer
Signale kann nun wie folgt stattfinden: die Speicherstellen werden zunächst dadurch gelöscht, daß an die
Gate-Gebiete 9 ein derart negatives Potential angelegt wird, daß ein Verarmungsgebiet in den Kanälen 10
gebildet wird, so daß wenigstens unter gewissen Umständen die Transistoren (7, 8, 9) nicht-leitend sind.
Der Ladungszustand der Gate-Gebiete kann in dieser Situation beispielsweise einer logischen »0« entsprechend
gewählt werden. Die logische »1« kann dann dadurch geschrieben werden, daß an den gewünschten
Speicherstellen eine bestimmte Menge positiver Ladung in den an dieser Stelle gebildeten Verarmungsgebieten
gebildet wird, wodurch unter den genannten Umständen die zugeordneten Transistoren (7, 8, 9)
leitend sein werden. Die im Speicher eingeschriebene Information kann nicht-destruktiv auf einfache Weise
dadurch ausgelesen werden, daß zwischen den Hauptelektrodengebieten 7, 8 die Leitfähigkeit (bzw. der
Widerstand) des Kanals 10 bestimmt wird. Die Ausgangssignale können den Bitleitungen 4 entnommen
werden. Dadurch, daß die Information nicht-destruktiv aasgelesen werden kann, kann eine sehr große
Ladungsverstärkung erhalten werden. Außerdem kann die Information oft mehrmals ausgelesen werden, ohne
daß sie jeweils aufs neue eingeschrieben werden muß.
In der Halbleiteranordnung im betreffenden Ausführungsbeispiel
kann die gespeicherte Information, die in bekannten Anordnungen im Laufe der Zeit infolge von
Leckströmen verschwinden kann, auf Zellenpegel aufgefrischt werden ohne Anwendung äußerer d. h.
außerhalb der Zelle liegender beispielsweise in der Peripherie-Elektronik angeordneter Verstärker und
dadurch unter Beibehaltung einer sehr gedrängten Struktur. Dazu ist jedes Element Q-Q, mit einem
zweiten Feldeffekttransistor mit isolierter Gate-Elektrode und von dem gegenüber den Transistoren (7,8,9)
komplementären Leitungstyp, im Ausführungsbeispiel daher mit einem p-leitenden Kanal versehen. Dieser
zweite Transistor enthält zwei Hauptelektrodengebiete, von denen das eine durch denjenigen Teil des
Halbleiterkörpers 1 gebildet wird, der im Betrieb das genannte Ladungsspeichergebiet bildet. Im vorliegenden
Fall, in dem die ersten Feldeffekttransistoren aus Schichtfeldeffekttransistoren bestehen, kann das genannte
eine Hauptelektrodengebiet der zweiten Transistoren dem p-leitenden Gate-Gebiet 9 der Transistoren
(7, 8, 9) identifiziert werden. Das andere Hauptelektrodengebiet wird durch ein in der Nähe liegendes zweites
Oberflächengebiet 11 gebildet. Dieses Gebiet, das im Betrieb u. a. der Zone 9 Löcher muß liefern können.
kann gegebenenfalls durch eine in dem n-leitenden Gebiet 6 induzierte an die Oberfläche 2 grenzende
p-leitende Inversionsschicht gebildet werden. Hier besteht dieses Gebiet aus einer p-leitenden dotierten
5 Oberflächenzone 11. In Fig. 1 sind zwei dieser Zonen
11, von denen die Linke für die Elemente in der Spalte
Ci, C2 und Ci gemeinsam ist und die Rechte für die
Elemente der Spalte G, C5, G, gemeinsam ist, schraffiert
dargestellt.
Die genannten zweiten Feldeffekttransistoren enthalten mindestens eine isolierte Gate-Elektrode, die mit
den Bitleitungen und folglich mit den zu den entsprechenden Speicherelementen Ci- Q, gehören
den Hauptelektordengebieten 7 gekoppelt ist, wodurch die zweiten Transistoren geöffnet oder geschlossen
werden können, und zwar in Abhängigkeit von der in den Gebieten 9 gespeicherten Ladung. Diese Gate-Elektroden
werden durch die Leiterspuren 4b gebildet, die durch die dünne Oxydschicht 13 des darunterliegenden
Kanalgebietes 12 von den zweiten Feldeffekttransistoren getrennt sind und über die Leiterspuren 4a mit
den Hauptelektrodengebieten 7 der Schichtfeldeffekttransistoren (7, 8, 9) leitend verbunden sind. Die zwei
Leiterspuren 4b, die in F i g. 1 dargestellt sind, bilden eine gemeinsame isolierte Gate-Elektrode für die Spalte
von Speicherelementen, die zu Ci, C7 und C3 gehören
und eine gemeinsame Gate-Elektrode für die zweiten Feldeffekttransistoren, die zu den Spalte G, C5 und Q,
gehören.
jo Wie aus F i g. 1 und 2 hervorgeht, liegen die
Gate-Elektroden 4b über nur einem Teil der Kanalgebiete 12 der zweiten Feldeffekttransistoren, und zwar
nur über einem Teil, der an die p-leitenden Zonen U grenzt. Die Leitfähigkeit des restlichen Teils des
Kanalgebietes 12. der an die p-leitenden Zonen 9 grenzt, kann mittels der Wortleitung 3 gesteuert werden, die
ebenfalls durch die relative dünne isolierende Schicht 13 vom Kanalgebiet 12 getrennt ist. Die Funktion der
Wortleitungen 3 als isolierte Gate-Elektrode der genannten zweiten Feldeffekttransistoren dürfte sich
ergeben, wenn auf die Wirkungsweise der Anordnung eingegangen wird. Untenstehend werden die zweiten
Feldeffekttransistoren mit den Hauptelektrodengebieten 9,11 und den isolierten Gate-Elektroden 4b, 3 als die
Transistoren (9,11,46,3) bezeichnet werden.
Die Hauptelektrodengebiete 7 und 8 der Schichtfeldeffekttransistoren
(7, 8, 9) grenzen an die Oberfläche 2 des Halbleiterkörpers 1. Die p-leitenden Oberflächenzonen
11, die das zweite Hauptelektrodengebiet der
so Feldeffekttransistoren (9,11, 4b, 3) bilden, liegen, auf die
Oberfläche 2 gesehen, zwischen den Hauptelektrodengebieten 7 und 8 der Schichtfeldeffekttransistoren (7,8,
9). Die Transistoren (9, 11, 4b, 3) sind daher praktisch
völlig in den zugehörenden Schichtfeldeffekttransistoren (7, 8, 9) integriert und erfordern dadurch relativ
wenig zusätzlichen Raum innerhalb des Halbleiterkörpers 1.
Die Speicherelemente Ci-Ci werden an den Seiten
parallel zu der Hauptstromrichtung zwischen den Hauptelektrodengebieten 7 und 8 der Schichtfeldeffekttransistoren
(7, 8, 9) innerhalb des Halbleiterkörpers durch dielektrische Gebiete 14 begrenzt, die sich von
der Oberfläche 2 über die ganze Dicke des Oberflächengebietes 6 in dem Halbleiterkörper 1 erstrecken.
f>5 Anwendung des Dielektrikums 14 vereinfacht das
Zusammenstellen großer Anzahlen von Schichtfeldeffekttransistoren in einer gemeinsamen gedrängten
integrierten Schaltung wesentlich. In konventionellen
integrierten Schaltungen weisen die Gate-Gebiete derartiger Schichtfeldeffekttransistoren meistens eine
geschlossene beispielsweise ringförmige Struktur auf, die eines der Hauptelektrodengebiete des Transistors
umgibt. Durch die dielektrische Begrenzung der Schichtfeldeffekttransistoren können die Gate-Gebiete
9 auf einfache Weise als Rechteckzonen ausgebildet werden, wie dies in F i g. 1 dargestellt ist, auf deren
beiden Seiten die Hauptelektrodengebiete 7 und 8 liegen. Die Gate-Gebiete 9 können dabei außerdem
unmittelbar an das Gebiet 14 grenzen.
Das Gebiet 14 wird durch Silizium gebildet, das durch örtliches Oxydieren des Halbleiterkörpers erhalten
worden ist Im Ausführungsbeispiel erstreckt sich das Siliziumoxydgebiet 14 über die ganze Dicke der Schicht
6. In einer anderen Ausführungsform kann jedoch das Siliziumoxydgebiet 14 sich auch nur über einen Teil der
Dicke der η-leitenden Schicht 6 erstrecken und für den restlichen Teil der Dicke der η-leitenden Halbleiterschicht 6 durch ein angrenzendes p-Jeitendes Gebiet
ersetzt werden. Dabei muß selbstverständlich vermieden werden, daß derartige p-leitende Gebiete mit den
p-leitenden Gate-Gebieten 9 Kurzschluß bilden können.
In der Draufsicht nach Fig. 1 ist die Grenze des im
Halbleiterkörper 1 versenkten Oxyds 14 durch eine Strich-Kreuz-Linie angegeben.
Wei weiter aus Fig. 1 hervorgeht, sind die Elemente
Ci-C3, die zu der auf der linken Hälfte der Fig.
dargestellten Spalte gehören, spiegelsymmetrisch gegenüber den Elementen G-Qn die zu der auf der
rechten Hälfte der Figur dargestellten Spalte gehören dargestellt. Infolge dieser Spiegelsymmetrie kann die
η-leitende Zone 8 ein gemeinsames Hauptelektrodengebiet für die beiden Spalten von Speicherelementen
bilden, wodurch eine zusätzliche Verkleinerung der Struktur erhalten werden kann.
Zur Beschreibung der Wirkungsweise der Anordnung ist in F i g. 8 eine Zelle im Schnitt nach F i g. 2 dargestellt
mit den Spannungsquellen, die im Betrieb mit verschiedenen Teilen der Zelle verbunden werden. Es
sei bemerkt, daß Werte für beispielsweise Schwellenspannungen und Abschnürspannungen der Transistoren
von Parametern wie u. a. Dicke der Isolierschichten und von Kanalgebieten und Dotierungskonzentrationen der
jeweiligen Halbleitergebiete abhängig sind. Die nachfolgenden Werte für Schwellen- und Abschnürspannungen, die daher im wesentlichen nur für eine spezifische
Ausführungsform der Anordnung gelten, werden nun dazu verwendet, die Wirkungsweise der Anordnung zu
erläutern. Beim Erteilen von Werten von Spannungen wird das Potential des Substrates 16 als Bezugsspannung verwendet. In der Schaltungsanordnung nach
F i g. 8 ist deswegen einfachheitshalber das Substrat 16 an Erde gelegt.
Das η-leitende Hauptelektrodengebiet 8 der J FET (7, 8, 9) und das p-leitende Hauptelektrodengebiet 11 der
IGFET (9,11,40,3) werden an eine feste Spannung von
beispielsweise 10 V gelegt mittels der Spannungsquelle
17. Die Anordnung kann derart hergestellt werden, daß bei dieser Spannung von 10 V die Abschnürspannung
der JFET (7,8,9) (d. h. die Spannung, bei der der Kanal
völlig abgeschnürt ist und der Transistor keinen Strom mehr führen kann) etwa 6,5 V ist, während die
Schwellenspannung der IGFET (9,11,4*, 3) etwa 1 Volt
ist. Der IGFET ist daher vom Verarmungstyp, d. h. daß der Transistor beim Fehlen eines Spannungsunterschiedes zwischen den isolierten Gate-Elektroden 3, 4b
einerseits und dem η-leitenden Gebiet 6 und dem damit
kurzgeschlossenen p-leitenden Gebiet 11 andererseits
leitend ist. Die Wortleitung 3 ist mit einem Taktimpulsgenerator 18 verbunden. Die Spannungsimpulse, die
vom Generator 18 geliefert werden, sind als Funktion der Zeit f in F i g. 5 dargestellt. Die Bitleitung 4a, b ist mit
einer Spannungsquelle 19 und mit einer Detektoranordnung 20 zum Auslesen verbunden. Das Potent'al der
Bitleitung 4a, b ist in F i g. 7 als Funktion der Zeit / dargestellt Das Potential des Information enthaltenden
p-leitenden Gate-Gebietes 9 ist als Funktion der Zeit fin
Fig.6 dargestellt. Die Fig. 5—7 haben eine gemeinsame Zeitachse mit den jeweiligen Zeitpunkten ti — td.
Die unterschiedlichen Bearbeitungen können nun wie folgt stattfinden.
Schreiben
Mit Hilfe der Quelle 19 wird an die Bitleitung 4 zwischen /0 und f3 10 V oder 13 V angelegt
entsprechend der logischen »0« bzw. einer logischen
»1«. Selbstverständlich könnte 10 V mit einem »1«- und
13 V mit einem »0«-Signal übereinstimmen. In F i g. 7 ist das Potential der Bitleitung 4 durch eine Strich-Kreuzlinie angegeben, für den Fall 13 V und mit einer
gezogenen Linie für den Fall 10 V und die Bitleitung
beim Schreiben angelegt ist. Die Spannungsquelle 18
liefert der Wortleitung 3 gleichzeitig die Spannungspegel:
r0
/1
12
i3
18 V
10V
15V
U V
10V
15V
U V
gleichzeitig folgt, ist etwa wie folgt.
f0: Weil das Gate-Gebiet 9 mit der Wortleitung 3
kapazitiv stark gekoppelt ist, wird das Potential des Gate-Gebietes 9 im Grunde den Potentialsprüngen in
der Wortleitung 3 folgen. Das Potential des Gate-Ge
bietes 9 kann jedoch nicht höher werden als 10 V, weil
sonst der pn-übergang zwischen dem p-leitenden Gate-Gebiet und dem η-leitenden Gebiet 6 in der
Vorwärtsrichtung vorgespannt werden würde und Strom leiten würde, bis das Potential des Gate-Gebietes
« 9 wieder auf praktisch 10 V gesunken ist.
Es sei bemerkt, daß das schwebende Gate-Gebiet 9 nicht nur mit der Wortleitung 3 kapazitiv gekoppelt ist,
sonderen auch mit dem darunter liegenden n-leitenden Gebiet 10. Infolge der damit einhergehenden Spanso nungssenkung wird die Zone 9 nicht genau dieselben
Potentialsprünge machen wie die Wortleitung 3. Einfachheitshalber ist dies in der nachfolgenden
Beschreibung nicht berücksichtigt worden. In Wirklichkeit können die Potentialsprünge der Zone 9 daher
etwas kleiner sein als entsprechend dem beschriebenen Zahlenbeispiel.
/1:Die Wortleitung3sinkt auf 10 V. Indem Falle, wo
an die Bitleitung 4 13 V angelegt ist, ist der IGFET geschlossen und das Gate-Gebiet 9 kann im Grunde
wieder denselben Potentialsprung machen wie die Wortleitung. In F i g. 6 ist dieser Potentialsprung durch
Strich-Kreuz-Linien angegeben. Das Potential des Gate-Gebietes kommt auf etwa 2 V. Wenn jedoch an
die Bitleitung 4 eine Spannung von 10 V angelegt ist,
wird der IGFET (9, 11, 4b, 3) geöffnet denn die
Gate-Spannung, bei der dieser Transistor leitend wird, beträgt 11 V. Über den IGFET können Löcher vom
p-leitenden Gebiet 11 (Source) zum Gate-Gebiet 9
(Drain) strömen. Das Potential des Gate-Gebietes 9 (in F i g. 6 durch eine gezogene Linie angegeben) entspricht
etwa nach wie vor der Spannung des Gebietes 11, deswegen etwa 10 V-
/2: Die Quelle 18 liefert der Wortleitung einen Spannungsimpuls entsprechend 15 V, wodurch in beiden
Fällender IGFET(9,11,46,3) wieder »eschlossen wird.
In dem Falle, wo das Potential des schwebenden Gate-Gebietes bereits 10 V betrug, kann das Gate-Gebiet
nicht weiter mehr in Potential steigen, weil sonst der pn-Obe^ang mit dem Gebiet 6 wieder geöffnet
wird. In diesem Falle bleibt das Potential des Gate-Gebietes daher auf etwa 10 V stehen. Im anderen
Fall, in dem jedoch liie Spannung des schwebenden Gate-Gebietes etwa nur 2 V betrug, kann das
Gate-Gebiet 9 dem Potentialsprung an der Wortleitung 3 im Grunde feigen. Die Spannung am Gate-Gebiet
steigt auf etwa 7 V.
f3: Die Spannung an der Wortleitung sinkt auf etwa
11 V. In beiden Fällen folgt das schwebende Gate-Gebiet
9 diesem Potentialsprung, d. h. in dem Falle, wo eine »0« eingeschrieben wird, gelangt das Gebiet 9 auf etwa
6 V; wenn eine »1« geschrieben wird, gelangt das Gate-Gebiet 9 auf ein Potential von etwa 3 V, d. h. etwa
3 V niedriger als in der anderen Situation. In beiden Zuständen ist der JFET (7, 8, 9) der bei einer Spannung
von 6,5 V zu ist, geschlossen. Wenn nun an die Bitleitung
4 eine von 10 V abweichende Spannung angelegt wird, beispielsweise eine Spannung von 13 V, zum Auslesen
einer anderen zu derselben Spalte wie die in F i g. 8 dargestellte Zelle gehörenden Zelle, kann durch Jin
J FET (7,8,9) kein Strom fließen.
Lesen
i4: Die zu einer zu wählenden Zelle gehörende
Wortleitung 3 wird mit Hilfe der Spannungsquelle 18 auf etwa 14,5 V gebracht, während die zugehörende
Bitleitung auf 13 V elektrisch aufgeladen wird. Infolge des Spannungsimpulses an der Wortleitung steigt das
Potential des darunterliegenden Gate-Gebiets auf etwa 3 V. In dem Falle, wo die gespeicherte Information eine
»0« darstellt, steigt das Potential des Gate-Gebietes 9 von 6 V auf etwa 93 V. In dieser Situation ist der JFET
(7,8,9) offen und das Potential der Bitleitung 4 kann auf
10 V sinken. Diese Spannungsänderung kann mit Hilfe der auf schematische Weise dargestellten Datektoranordnung
20 detektiert werden. Im Falle, wo die gespeicherte Information eine »1« darstellt, wird das
Potential des Gate-Gebietes 9 infolge des Spannungsimpulses an der Wortleitung 3 von 2 V auf etwa 6,5 V
ansteigen. In dieser Situation ist der JFET (7,8; 9) noch
gerade abgeschnürt, so daß die Spannung an der Bitleitung 4 nicht sinken, sondern etwa 13 V bleiben
wird.
Gleichzeitig mit der in F i g. 8 dargestellton Zelle
können die in der Zugeordneten Reihe (Wort) liegenden Zellen ausgelesen werden. Der Spannungsunterschied,
der zwischen »0« und »1« vom Detektor 20 detektiert werden kann, beträgt daher 3 V. Dieser Unterschied ist
sehr groß, so daß an die Empfindlichkeit des Detektors 20 keine besonderen Anforderungen gestellt zu werden
brauchen. Das Auslesen erfolgt außerdem nicht destruktiv, d. h. daß die im Gate-Gebiet gespeicherte
Information infolge des Auslesevorganges nicht verlorengeht. Das Auslesen kann deswegen solange dauern,
daß Störsignale, die infolge anzulegender Spannungsimpulse im Ausgangssignal auftreten können, völlig oder
wenigstens praktisch völlig abgeschwächt sind. Die Information kann außerdem mehrer Male hintereinander
ausgelesen werden. Dazu kann der JFET (7, 8, 9) nach dem Auslesen auf einfache Weise dadurch wieder
geschlossen werden, daß an die Wortleitung 3 wieder eine Spannung entsprechend 11 V angelegt wird.
Auffrischen
Die im Gate-Gebiet 9 gespeicherte Information kann infolge von Leckströmen im Laufe der Zeit verlorengehen.
Für eine längere Speicherung der Information ist deswegen der Auffrischvorgang notwendig. Die Frequenz,
mit der dieser Vorgang durchgeführt wird, wird durch die Größe der Leckströme bestimmt. Mit dem
heutigen Stand der Technologie scheinen Zeitintervalle von einigen zehn Millisekunden zwischen aufeinanderfolgenden
Auffrischvorgängen erzielbar. Im Betriebsplan der F i g. 5—7 wird ein derartiger Auf frisch Vorgang
um Willen der Beschreibung der Wirkungsweise der Anordnung unmittelbar nach dem Auslesen der Zelle
durchgeführt während des Zeitintervalls f 5— 18. Dabei
wird der Umstand benutzt, das ebenso wie beim Einschreiben der Information beim Auslesen zwei
Potentialwerte an der Bitleitung 4 auftreten können, von denen einer größer ist und der andere kleiner als die
Schwellenspannung des IGFET (8, 9, U, Ab, 3). Der ursprüngliche Ladungszustand des Ladungsspeichergebietes
9 kann daher auf einfache Weise dadurch wiederhergestellt werden, daß während des Zeitintervalls
/5— f8 dieselben Taktimpulse wie während des Schreibintervalls 10— r3 an die Wortleitung 3 angelegt
werden. Gleichzeitig mit der in F i g. 8 dargestellten Zelle können selbstverständlich auch die anderen zu
demselben Wort gehörenden Zellen dem Auffrischvorgang ausgesetzt werden.
Die an Hand dieses Ausführungsbeispiels beschriebene Halbleiteranordnung kann mit Hilfe von für die
Herstellung integrierter Schaltungen verfügbaren allgemein bekannten Techniken hergestellt werden. Ausgegangen
wird vom p-leitenden Siliziumsubstrat 16, dessen Dicke etwa 250 μίτι und dessen Dotierungskonzentration
etwa 2 · 7 · 1015 Akzeptoratome pro cm3
betragen. Das Oberflächengebiet 6 wird in Form einer auf dem Substrat 16 niedergeschlagenen n-leitenden
epitaktische Schicht mit einer Dicke von etwa 2 μιτι und
einer Dotierungskonzentration von etwa 5 ■ 1015
Donatoren pro cm3 angebracht. Statt durch Epitaxie kann das η-leitende Gebiet 6 auch durch Umdotierung
eines Teils des p-Ieitenden Substrates 16 durch Implantation ionisierter Donatoren erhalten werden.
Daraufhin kann eine Oxydationsmaske angebracht werden, und zwar in Form eines Musters aus
beispielsweise Siliziumnitrid, wonach der Halbleiterkörper einem Oxydationsvorgang ausgesetzt wird, und
zwar zum Erhalten des im Körper versenkten Oxydmusters 14 an der Stelle, wo der Körper 1 nicht
durch das Siliziumnitridmuster maskiert wird. Die Art und Weise, wie ein Oxydmuster 14 erhalten werden
kann, das praktisch über die ganze Dicke im Körper 1 versenkt ist, sind allgemein bekannt, so daß darauf an
dieser Stelle nicht eingegangen zu werden braucht. Das versenkte Oxydmuster 14 kann in einer anderen
Ausführungsform auch etwas über die Oberfläche 2 des Körpers 1 hinausragen.
In einem folgenden Schritt wird die Oberfläche 2 mit
einer Dotierungsmaske für die p-leitenden Gate-Gebiete 9 und die p-leitenden Zonen 11 versehen. Diese
p-leitenden Zonen können beispielsweise durch Diffusion oder Implantation von Boratomen mit einer relativ
niedrigen Oberflächenkonzentration von etwa 2 · 10!7 Atomen/cmJ und einer Tiefe von etwa 0,5 μπι
angebracht werden. Die Maske kann dann entfernt werden, wonach die Siliziumoxydschicht 13 gebildet
wird, beispielsweise durch thermische Oxydation. Ein spezifischer Wert für die Dicke der Schicht 13 ist 0,1 μηι.
Durch Ätzen wird die Schicht 13 wieder entfernt an Stellen, wo in einem folgenden Schritt die Streifen 4a
gebildet werden.
Daraufhin wird eine etwa 0,5 μΐη dicke Silizium- in
schicht auf dem Körper niedergeschlagen. Diese Schicht wird meistens eine polykristalline Struktur aufweisen,
insofern sie auf Siliziumoxydschichten angebracht ist. Dort, wo die Siliziumoxydschicht 13 entfernt war, an der
Stelle, wo die Streifen 4a gebildet werden müssen, kann die auf dem Material des Körpers 1 niedergeschlagene
Siliziumschicht eine monokristalline Struktur aufweisen.
Mittels einer maskierten Ätzbehandlung können aus der genannten niedergeschlagenen Siliziumschicht die
Bitleitungen 4 gebildet werden. In einem folgenden Schritt können dann die η-leitenden Hauptelektrodengebiete
7, 8 angebracht werden, beispielsweise durch Diffusion von Phosphoratomen. Gleichzeitig werden
auch die mono- oder polykristallinen Streifen 4a, b dotiert. Die Dotierungskonzentration ist nicht kritisch
und wird möglichst hoch gewählt, und zwar zum Erhalten möglichst niedriger Reihenwiderstände. Die
η-leitenden Zonen 7 und 8 dürfen unmittelbar an die p-leitenden Zonen 9 bzw. 11 grenzen, weil die
Durchgriff spannung des pn-Überganges zwischen den Zonen 7, 9 und den Zonen 8, 11 infolge der relativ
niedrigen Dotierungskonzentration der p-Zonen relativ hoch ist.
Die Bitleitungen 4 werden dann teilweise oxydiert, und zwar zum Erhalten der Siliziumoxydschicht 21, die
die Wort- und Bitleitungen an der Stelle der Kreuzungen isoliert. Die Dicke der Oxydschicht 21
beträgt beispielsweise etwa 0,3 μπι.
In einem folgenden Schritt können in den vorhandenen
Oxydschichten auf bekannte Weise Kontaktfenster geätzt werden, wonach eine Aluminiumschicht niedergeschlagen
werden kann, aus der u. a. durch Ätzen die Wortleitungen 3 gebildet werden können.
Zum Erhalten der richtigen Schwellenspannung für den IGFET (9, 11, 4b, 3) kann gegebenenfalls im
Kanalgebiet 12 des IGFET noch eine leichte p-Implantation
durchgeführt werden (beispielsweise etwa 2 · 10" Atome/cm2).
Die Abmessungen der Speicherzellen können klein sein, weil infolge des nicht-destruktiven Auslesevorganges
die Informationsspeicherstellen sehr klein sein können, dies im Gegensatz beispielsweise zu 1
MOST-pro-Bit-speichern, in denen Information, die in verhältnismäßig großen Kondensatoren gespeichert
wird, wohl destruktiv ausgelesen wird. Eine Länge einer
einzigen Zelle in einer Richtung parallel zu den Wortleitungen 3 gesehen (einschließlich eines Teils des
Oxydmusters 14) von etwa 223 μπι und einem
Mittenabstand zwischen zwei aufeinanderfolgenden Zellen in derselben Spalte von etwa 12 μπι sind mit dem
heutigen Stand der Technologie erzielbar. Bei diesen Abmessungen ist pro Element daher etwa 270 μ2πι
Halbleiteroberfläche notwendig, was bedeutet, daß es möglich ist, viele Tausende dieser Elemente in einem
gemeinsamen Halbleiterkörper zu integrieren.
In den obenstehend beschriebenen Ausführungsbeispiel werden von der Taktspannungsquelle 18 an die
Wortleitungen 3 Taktimpulse angelegt mit vier verschiedenen Spannungspegeln, die zum Schreiben/Löschen
und Selektieren der Speicherelemente notwendig sind.
An Hand des nachfolgenden in den Fig. 9—13 dargestellten Ausführungsbeispiels wird eine Wirkungsweise
angegeben, wobei an die Wortleitiingen Taktimpulse mit nur zwei Spannungspegeln angelegt werden
können. Außer in der Wirkungsweise weicht dieses Ausführungsbeispiel auch in der Struktur etwas von
dem ersten Ausführungsbeispiel ab, wodurch wichtige weitere Vorteile in bezug auf die Form, in der die
Speicherelemente in einer integrierten Schaltung untergebracht werden, erhalten werden können. Einfachheitshalber
sind in den Zeichnungen der Fig. 9—13
für entsprechende Teile dieselben Bezugszeichen verwendet worden wie in dem vorhergehenden
Ausführungsbeispiel.
Wie noch näher erläutert wird, kann die Wirkungsweise dadurch vereinfacht werden, daß die Selektion
nicht an den Gate-Gebieten der JFET, die die Ladungsspeichergebiete bilden, sondern auf den zweiten
Hauptelektrodengebieten 11 der IGFET durchgeführt wird. Diese Gebiete H, die zwischen den
Hauptelektrodengebisten 7, 8 und im Kanalgebiet 10 der ]FET liegen, können als zweites Gate-Gebiet der
I FET angewandt werden. Aus diesem Grunde werden die p-Zonen Il im Betrieb nicht an ein festes Potential
gelegt, wie im vorhergehenden Ausführungsbeispiel, sondern über eine in Fig. 10 auf schematische Weise
dargestellte Verbindung 25 mit einem darüber liegenden Leiter 3b verbunden, der mit den Zonen 11 ein System
von Wortleitungen bilden. Es sei bemerkt, daß die Wortleitungen 3 in zwei Untersysteme aufgeteilt sind.
Das eine Untersystem wird gebildet durch die Streifen 3a, die ebenso wie im vorhergehenden Ausführungsbeispiel
über den Ladungsspeichergebieten 9 liegen, und je einen kapazitiven Anschluß für diese schwebenden
Gebiete 9 bilden. Das andere System wird durch die Streifen 36 gebildet, die außerhalb des in den Figuren
dargestellten Teils mit den darunter liegenden p-leitenden Zonen 11 verbunden sein können. Die Bit/Leseleitungen
4 erhalten je nur einen einzigen leitenden Streifen, der jeweils mit einem η-leitenden Hauptelektrodengebiet
7 der zu derselben Reihe gehörenden JFET-Strukturen kontaktiert ist und der zugleich die
isolierte Gate-Elektrode der IGFET-Strukturen (9, 11,
4) bildet.
Ein weiterer wichtiger Unterschied gegenüber dem vorhergehenden Ausführungsbeispiel liegt darin, daß
die Längsrichtung der JFET-Strukturen (7,8,9,11) d. h.
die Richtung parallel zur Stromrichtung zwischen den Hauptelektrodengebieten 7 und 8, sich parallel zu den
Bitleitungen 4 und quer zu den Wortleitungen 3 erstreckt In dieser Ausführungsform werden Worte
also durch Spalten von Speicherelementen gebildet. Die dielektrischen Gebiete 14 aus versenktem Siliziumoxyd,
die in F i g. 9 wieder durch Strich-Kreuz-Linien angegeben sind, bilden Streifen, die sich im wesentlichen
parallel zu den Bitleitungen 4 erstrecken und im Halbleiterkörper 1 streifenförmige Inseln definieren, die
zu ein und derselben Bitleitung gehörende Speicherelemente enthalten. Die Streifen 14 erstrecken sich, wie aus
F i g. 9 hervorgeht nicht kontinuierlich über die ganze Matrix, sondern weisen Unterbrechungen auf, über die
die η-leitenden Gebiete 8 und angrenzend die p-Ieitenden Zonen 11 sich im Halbleiterkörper in einer
Richtung quer zu den Bitleirungen 4 erstrecken und ein gemeinsames zweites Hauptelektrodengebiet der JFET-
Strukturen bzw. ein zweites Hauptelektrodengebiet der IGFET-Strukturen zu ein und derselben Spalte gehörender
Speicherelemente bilden.
Die Speicherelemente sind derart vorgesehen, daß in derselben Reihe und nebeneinander liegende Elemente
gegenüber einander wieder spiegelsymmetrisch sind. Dadurch können die JFET-Strukturen (7, 8, 9, H) von
jeweils zwei nebeneinander liegenden Elementen ein gemeinsames Hauptelekirodengebiet aufweisen. Im
Schnitt nach F i g. 10, wobei zwei Elemente CS und C9 völlig dargestellt sind und zwei Elemente Cl und CIO
auf der linken bzw. rechten Seite der Figur nur teilweise, bildet das η-leitende Gebiet 8 auf der linken Seite ein
gemeinsames Hauptelektrodengebiet der JFET-Strukturen der Elemente Cl und CS; das η-leitende Gebiet 7
in der Mitte der Figur ist für die Elemente CS und C9
gemeinsam; das η-leitende Gebiet 8 auf der rechten Seite der Figur ist für die Elemente C9 und ClO
gemeinsam. Eine dielektrische Isolierung mittels der Gebiete 14 aus versenktem Oxyd innerhalb einer Reihe
von Elementen, wie im vorhergehenden Ausführungsbeispiel, sind hier nicht notwendig, wodurch die Struktur
zusätzlich gedrängt werden kann.
Die Wirkungsweise der Anordnung wird an Hand der Fig. 14, die eine einzige Zelle mit zugehörenden
Spannungsquellen zeigt, und der Fig. 15—18, die die
anzulegenden Taktimpulse und Spannungen an die Wort- und Bitleitungen und das Gebiet 9 als Funktion
der Zeit zeigen, näher erläutert.
Die Art und Weise, wie die Anordnung betrieben 3u wird, wird, wieder an Hand von Zahlen beschrieben, die
nur gegeben werden, um die Wirkungsweise der Anordnung zu erläutern. Vorausgesetzt wird, daß der
IGFET (9, 11, 4) eine Schwellenspannung von 1 V bei
einer Spannung an der Source-Zone und am Kanalgebiet 12 entsprechend 0 V hat. Der IGFET ist daher auch
in diesem Ausführungsbeispiel vom Verarmungstyp. Bei einer Spannung von -10 V, die mit Hilfe der
Spannungsquelle 27 an das p-leitende Substrat 16 angelegt wird, wird die Abschnürspannung des JFET (7,
8, 9) als einen Wert entsprechend etwa -6 V aufweisend vorausgesetzt.
Die η-leitenden Hauptelektroden 8 der JFET werden alle an eine Bezugsspannung, beispielsweise an Erde
gelegt. Die Bitleitungen 4 sind wieder mit einem Ausleseelement 20 zum Auslesen von Spannungen und
mit einer Spannungsquelle 19 verbunden, mit deren Hilfe beim Schreiben an die Bitleitung 4 ein Spannungssignal angelegt werden kann und zum Lesen die
Bitleitung bis auf einen bestimmten Spannungspegel so aufgeladen werden kann. Fig. 17 zeigt die Spannung an
der Bitleitung als Funktion der Zeit t. Der Spannungsverlauf ist durch eine gezogene Linie angegeben für den
Fall einer logischen »0« und durch eine Strich-Kreuz-Linie für den Fall einer logischen »1«.
Die Wortleitungen 3a, die über den Ladungsspeichergebieten
9 liegen, sind mit einer Taktspannungsquelle 28 verbunden, mit der Taktimpulse zwischen —10 V und
0 V angelegt werden können, wie in F i g. 15 angegeben
ist. Die Wortleitungen 3b und die damit verbundenen eo
p-leitenden Zonen 11 sind mit einer Taktspannungsquelle
29 verbunden, mit der Taktimpulse ebenfalls zwischen -10 und OV angelegt werden können, wie in Fig. 16
dargestellt ist Fig. 18 zeigt den Potential verlauf der
p-leitenden Zone 9 als Funktion der Zeit U und zwar es
durch eine gezogene Linie für eine logische »0« und eine Strich-Kreuz-Linie für den Fall einer logischen »1«. Es
sei bemerkt, daß in dem nachfolgenden Zahlenbeispiel vollsländigkeitshalber im Gegensatz zum vorhergehenden
Ausführungsbeispiel die Spannungsteilung an der Kapazität zwischen der Zone 9 und der Wortleitung 3a
und der Kapazität zwischen der Zone 9 und der Wortleitung 3a und der Kapazität zwischen der Zone 9
und dem Kanalgebiet 10 berücksichtigt wird. Infolge dieser Spannungsteilung können die Potentialsprünge
der Zone 9 etwas kleiner sein als die der Wortleitung 3a.
Der Schreib-Lösch-Zyklus ist wie folgt:
f0: An die (selektierte) Wortleitung 3b wird eine
Spannung entsprechend 0 V angelegt, wodurch der Kanal 10 des JFET unter der p-leitenden Zone 11
geöffnet wird. An die (selektierte) Bitleitung 4 wird eine Spannung von 5 V angelegt zum Einschreiben einer
logischen »0« oder eine Spannung entsprechend 0 V zum Einschreiben einer logischen »1«. !n der erstgenannten
Situation ist der IGFET geschlossen, weil das Potential der Bitleitung höher ist als die Schwellenspannung;
in der anderen Situtation, in der die Spannung an der Bitleitung 4 niedriger ist als die Schwellenspannung,
ist der IG FET geöffnet.
/1: Das Potential der (selektierten) Wortleitung 3a steigt von -10 nach OV. Die mit der Wortleitung 3a
kapazitiv gekoppelte p-leitende Zone 9 kann im Potential nicht weiter folgen als etwa 0 V.
ti: Das Potential der Wortleitung 3a sinkt wieder
nach - 10 V. In dem Falle, wo an die Bitleitung 4 eine Spannung entsprechend 5 V angelegt worden war
(IGFET ist dabei geschlossen), kann die p-leitende Zone dem Spannungsabfall an der Wortleitung 3a im Grunde
folgen. Die p-leitende Zone 9 gelangt dann auf einen Potential wert von beispielsweise etwa —6,9 V. Bei
diesem Potential ist der pn-Übergang zwischen der p-leitenden Zone 9 und dem η-leitenden Gebiet 6 soweit
in Sperrichtung vorgespannt, daß der darunterliegende Kanal 10 völlig abgeschnürt ist. Die negative Ladung,
die in diesem Zustand im schwebenden Gebiet 9 gespeichert ist, kann nicht über den gesperrten
pn-Übergang verschwinden außer infolge von Leckströmen, die die Ladungsspeicherzeit bestimmen,
innerhalb der ohne Auffrischungsvorgang die Information in dem Gebiet 9 beibehalten werden kann.
Wenn jedoch eine »1« dadurch eingeschrieben wird, daß an die Bitieitungen eine Spannung entsprechend
»0« Volt angelegt wird, ist der IGFET(9,11,4) geöffnet.
Das Potential der p-leitenden Zone 9 entspricht im Grunde nach wie vor dem Potential der p-leitenden
Zone 11, die eine Source-Zone für Löcher bildet, die über den Kanal 12 des IGFET zu der als Drain-Zone
wirksamen Zone 9 strömen können. Das Potential der Zone 9 bleibt daher über der Abschnürspannung des
JFET liegen, so daß in diesem Fall im Kanal 10 unter der
Zone 9 Strömungsleitung möglich ist.
t3. An die Wortleitungen 3b und die p-leitenden Zonen 11 wird mit der Spannungsquelle 29 eine
Spannung von etwa -10 V angelegt. Der Kanal 10 der JFET-Struktur unter der Zone 11, die nun wieder als
zweites Gate-Gebiet des JFET wirksam ist, ist völlig abgeschnürt. Ungeachtet der Information, die im Gebiet
9 gespeichert ist. ist der JFET geschlossen. In dem Fall, wo eine logische »1« an der Zone 9 eingeschrieben wird,
kann etwas Ladung aus der Zone 9 über den IGFET (9, 11,3OJ strömen, bis der Spannungsunterschied zwischen
der Zone 9 und der Bitleitung 4 kleiner ist als die Schwelle des IGFET. Dies ist in F i g. 18 dargestellt. Das
Potential der Zone 9 beträgt in diesem Fall etwa — 1 V.
Das Lesen kann wie folgt durchgeführt werden:
/5: Zum Auslesen der gespeicherten Information
wird mit der Spannungsquelle 19 die Bitleitung bis etwa
5 V aufgeladen.
ί6: Mit Hilfe der Spannungsquelle 29 wird an die
selektierte Wortleitung 36 eine Spannung entsprechend 0 V angelegt. Der Kanal tO unter der Zone 11 wird nicht
langer gesperrt. In dem Falle, wo die gespeicherte Ladung einer »1« entspricht, ist der Kanal 10 unter der
Zone 9 nicht gesperrt und der J FET daher geöffnet. Das Potential der Bitleitung kann dann auf 0 V sinken.
In dem Falle, wo die im Gebiet 9 gespeicherte Information jedoch eine »0« darstellt, bleibt der Kanal
10 unter der Zone 9 geschlossen und damit auch der JFET. In dieser Situation bleibt das Potential der
Bitleitung 4 etwa 5 V.
Die Ausgangssignale an der Bitleitung 4 können mit Hilfe der Anordnung 20 detektiert werden. Die Dauer
des Auslesevorganges kann durch den nicht-destruktiven Charakter, des Auslesens, solange fortgesetzt
werden, wie im Zusammenhang mit beispielsweise Störsignalen infolge anzulegender Spannungsimpulse
erwünscht ist.
f 7: Nach Auslesen kann an die Wortleitung 36 über der Zone 11 wieder eine Spannung von —10 V angelegt
werden um den JFET zu schließen. Die Information kann dann wieder gewünschtenfalls aufs neue ausgelesen
werden. Damit jedoch das etwaige Verschwinden von Information infolge von Leckströmen vermieden
wird, ist es nützlich, die Information von Zeit zu Zeit aufzufrischen. Der Auffrischungs-(refresh)schritt der
unmittelbar nach einem' Auslesezyklus erfolgen kann, kann durch Wiederholung des Schreibzyklus an den
Wortleitungen 3a, 6 durchgeführt werden. Die Information wird dabei automatisch aufs neue eingeschrieben,
weil das Potential der Bitleitung 4 beim Auslesen einen Wert annehmen wird, der ebenso wie beim Einschreiben
der Information größer oder kleiner als die Schwellenspannung des IGFET (9, II, 4) ist. wodurch abhängig
vom Ausgangssignal der IGFET offen oder geschlossen bleiben wird. Vorzugsweise sind die jeweiligen Spannungspegel
derart gewählt worden, daß die Ausgangssignale, die an der Bitleitung 4 erscheinen können,
denselben Wert haben, wie die über die Bitleitung 4 zugeführten Eingangssignale.
Zum Auffrischen der gespeicherten Information wird an die Wortleitung 3b und die damit leitend verbundene
Zone U eine Spannung von 0 V angelegt, d. h. daß in dem Falle, wo der Auffrischungsvorgang unmittelbar
einem Auslesevorgang folgt, die Spannung an der Wortleitung 3b und an der Zone 11 Null Volt bleibt
(angegeben in Fig. 16 durch die Linie 30); in anderen Fällen, in Fig. 16 durch die gestrichelte Linie 31
angegeben, in denen das Auffrischen nicht unmittelbar nach einem Auslesevorgang, sondern beispielsweise
jeweils nach einem bestimmten Zeitintervall erfolgt, wird die Spannung an der Wortleitung 3b und der Zone
11 von -10 Volt auf 0 Volt erhöht um den J FET-Kanal
10 unter der Zone 11 zu öffnen. Im Zeitintervall 18— f9
wird an die Wortleitung 3a über dem Speichergebiet 9 derselben Spannungsimpuls 32 wie beim Schreiben
angelegt Infolge dieses Impulses wird die Zone 9 wieder aufgeladen, es sei denn, daß die Bitleitung 4 eine
derartige Spannung hat, daß die Zone 9 über den IGFET
entladen werden kann. Zu dem Zeitpunkt 110 wird das
Potential an der Wortleitung 3b und an der Zone 11 bis
-10 Volt herabgesetzt um den Kanal 10 unter der Zone
11 abzuschnüren und damit den Schichtfeldeffekttransistor
(7, 8, 9, 11) ungeachtete der gespeicherten Information zu schließen.
Die Erfindung bietet nicht nur was die Struktur und die Wirkungsweise anbelangt eine neue Anordnung,
sondern ergibt auch ein besonderes Verfahren zum Herstellen der Halbleiteranordnung. Die Anordnung
kann mit Hilfe allgemein bekannter genormter Techniken hergestellt werden. Untenstehend wird jedoch ein
bevorzugtes Verfahren beschrieben, das wichtige Vorteile bietet. Dabei wird von der Stufe ausgegangen,
in der der Halbleiterkörper 1 mit dem Muster 14 versenkten Siliziumoxyds und den η-leitenden Oberflachengebieten
6, in denen die Speicherelemente angeordnet werden können, versehen ist. Die n-leitenden
Gebiete 6 können durch Epitaxie auf dem p-leitenden Substrat 16 (zum Anordnen des versenkten Oxyds 14)
\r> oder durch Ionenimplantation einer η-leitenden Verunreinigung
in dem p-leitenden Substrat (vor oder nach dem Anordnen des versenkten Oxyds 14) erhalten
werden.
In dieser Stufe des Verfahrens wird auf der Oberfläche 2 des Halbleiterkörpers 1, nachdem
Maskierungsschichten zum Anbringen des versenkten Oxydmusters 14 entfernt worden sind, die dielektrische
Schicht 13 angebracht. Selbstverständlich können statt der dielektrischen Schicht 13 auch die genannten (in
diesem Fall nicht entfernten) Maskierungsschichten zum Anbringen des Musters 14 verwendet werden. In
Fig. 19, die einen Schnitt entsprechend dem nach Fig. 14 zeigt während der Herstellung der Anordnung,
ist die dielektrisch Schicht 13 als eine Doppelschicht mit einer unmittelbar auf der Oberfläche angebrachten
Schicht \3b aus Siliziumnitrid mit einer Dicke von beispielsweise 400 Ä dargestellt. Das Siliziumnitrid
gegebenenfalls fortgelassen werden, aber bietet in einer späteren Stufe einige Vorteile wenn die polykristallinen
Streifen 3a, 36 einer Oxydationsbehandiung ausgesetzt werden. Auf dem Nitrid 136 wird eine polykristalline
Siliziumschicht 33 mit einer Dicke von 0,5 μΐη niedergeschlagen. Daraufhin wird eine Schicht 34 aus
Siliziumnitrid angebracht. Die Dicke dieser Schicht ist nicht kritisch.
Auf der Siliziumnitridschicht 34 wird auf bekannte Weise eine Maske 35 aus einer geeigneten Photolackschicht
angebracht. Die Photomaske weist streifenförmige parallele Fenster 36a, b auf, und zwar an der Stelle,
■ii wo in einer späteren Hersteilungsstufe die polykristallinen
Wortleitungen 3a, 3b mit den darunterliegenden p-leitenden Zonen 9 bzw. 11 angebracht werden müssen.
F i g. 19 zeigt einen relevanten Teil der Anordnung in dieser Stufe der Herstellung.
Danach wird die Siliziumnitridschicht einer maskierten Ätzbehandlung ausgesetzt, beispielsweise in einer
Lösung von Phosphorsäure bei einer Temperatur von etwa 1500C. Dabei wird das Nitrid, insofern nicht durch
die Maske 35 bedeckt, entfernt In der folgenden Stufe werden Borionen implantiert, und zwar über die Fenster
in der Photolackschicht 35 und quer durch die polykristalline Siliziumschicht 33 und die darunter
liegenden dielektrischen Schichten 13a und 136 im Halbleiterkörper 1 zum Erhalten der p-leitenden Zonen
9 und 11. Die Implantation, die in Fig.20 auf
schematische Weise durch die Pfeile 41 angegeben ist kann mit Borionen bei einer Energie von beispielsweise
etwa 150 KeV durchgeführt werden. Etwaige Beschädigungen im Kristallgitter des Körpers 1, die dabei
entstehen, können wenigstens zum größten Teil durch Erhitzung des Körpers 1 entfernt werden. Die
p-leitende Zone 11 weist wenigstens im wesentlichen dieselbe Form auf wie das darüberliegende streifenför-
Fenster 36a. Unter dem streifenförmigcn Fenster
366 wird jedoch eine Spalte aus p-leitenden Gebieten 9
erhalten, die durch das bereits angebrachte aber in Fig. 20 nicht sichtbare versenkte Oxydmuster 14
voneinander getrennt sind.
F i g _>0 zeigt diese Stufe des Verfahrens.
Die Photolackschicht 20 kann dann auf bekannte Weise entfernt werden, wonach die polykristalline
Siliziumschicht mit einer Siliziumoxydschicht 37 versehen wird (siehe Fig. 21), und zwar durch Erhitzung in m
einer oxydierenden Umwelt. Während dieser Oxydation wi;-| die .Siliziumschicht 33 durch die zurückgebliebenen
Teile der Siliziumnitridschicht 34 örtlich maskiert, so daß die Siliziumschicht 33 nur an der Stelle der zu
bildenden Wortleitungen 3a, 36 (also über den Zonen 9 und 11) mit einer Oxydschicht 37 versehen wird. Danach
können die restlichen Teile der Siiiziuniiiilridschiehl 34
wieder durch Ätzen in einer heißen Phosphorsäurelösung entfernt werden.
Für diese Ätzbehandlung, wobei die Oxydschichten 37 nicht oder praktisch nicht angegriffen werden dürfen, ist
ein Photomaskierungsschritt notwendig, weil das verwendete (selektive) Ätzmittel das Nitrid bekanntlich
viel schneller angreift als das Oxyd. Fig. 21 zeigt die Anordnung in dieser Herstellungsstufe.
Daraufhin können aus der polykristallinen Siliziumschicht 33 die Wortleitungen 3a und 36 dadurch gebildet
werden, daß das Silizium durch Ätzen beispielsweise in einer gepufferten HNOiHF-Lösung örtlich entfernt
wird. Während dieser Ätzbehandlung wird die Schicht to 33 durch die Siliziumoxydschichten 37 örtlich maskiert.
Die Streifen 3a und 3b werden an den Seiten mit Siliziumoxyd 38 durch thermische Oxydation des
Siliziums (Fig. 22) mit Siliziumoxyd 38 bedeckt. Während dieser Oxydationsbehandlung wird die Dicke s=>
der Siliziumoxydschicht 13 nicht oder wenigstens praktisch nicht zunehmen, und zwar durch das
Vorhandensein der Siliziumnitridschicht 136. In einer folgenden Stufe können die η+ -Hauptelektrodengebiete
7,8 angebracht werden. Dieser Schritt kann dadurch durchgeführt werden, daß nachdem zunächst zwischen
den Wortleitungen 3a, 3b eine Maske 39 angebracht worden ist, beispielsweise aus einer Photolackschicht
Donatorionen quer durch die Siliziumnitridschicht 136 und die Oxydschicht 13a im Halbleiterkörper 1
implantiert werden. Die Siliziumnitridschicht 136 kann jedoch auch, wie in Fig.22 dargestellt ist, zunächst
entfernt werden, wobei nur die Teile 40 der Nitridschicht 136 unter den polykristallinen Wortleitungen 3a
und 36 übrig bleiben. Daraufhin kann zwischen den Bahnen 3a, 36 die Photomaske 39 angebracht werden.
Die Maske 39 darf sich bis über die Bahnen 3a, 36 erstrecken, so daß das Anbringen derselben keine
kritische Ausrichtung gegenüber den Bahnen 3a, 36 erfordert. Die η+-leitenden Zonen 7 und 8 können dann
auf selbstregistrierende Weise gegenüber den Bahnen 3a. 36 angebracht werden, beispielsweise durch
Implantation von Donatoren durch die Siliziumoxydschicht 13a, wobei der Körper 1 durch die Maske 39 und
die Bahnen 3a, 36 örtlich maskiert wird. Die Zonen 7,8 eo
können durch Diffusion angebracht werden, wobei nach Anbringen der Maske 39 die Oxydschicht 13a über den
anzubringenden Zonen 7,8 entfernt wird: beispielsweise durch eine sogenannte Tauchätzbehandlung in dem
Falle, wo die Dicke der Oxydschicht 13a viel kleiner ist als die der Oxydschichten 37 und 38, die die Bahnen 3a,
36 bedecken. Nach der Diffusion können die auf diese Weise erhaltenen Diffusionsfenster wieder geschlossen
werden.
Die auf diese Weise erhaltene Zone 8 erstreckt sich ebenso wie die Zone 11 über die ganze Matrix, während
die Zone 7 ebenso wie die angrenzende Zone 9 einen Teil einer Säule von Zonen 7 bildet, die durch das
versenkte Siliziumoxydmuster 14 voneinander getrennt sind.
Die weiteren Bearbeitungen, wie das Anbringen von Kontaktfenstern in den vorhandenen Oxydschichten
und den Bitleitungen 4 können mit Hilfe allgemein bekannter Techniken durchgeführt werden.
Der obenstehend beschriebene Prozeß ist dadurch vorteilhaft, daß die Wortleitungen 3a, 36 und die
darunter liegenden p-leitenden Zonen 9,11 mit Hilfe ein und derselben Maske 35 (siehe F i g. 9) definiert werden,
wobei kritische Ausrichtschritte vermieden werden. Im allgemeinen kann außer für Anordnungen, auf die sich
die Erfindung bezieht, das obenstehend beschriebene Verfahren mit Vorteil zur Herstellung anderer Halbleiterstrukturen,
die einen gegenüber dem Halbleiterkörper isolierten Leiter und eine im Halbleiterkörper zu
bildende dotierte Zone, die genau unter dem Leiter angeordnet ist, enthalten, mit Vorteil angewandt
werden.
Eine zweite Methode zur Herstellung einer derartigen Struktur wird an Hand der Fig. 23 —25 beschrieben.
Diese Figuren zeigen Schnitte entsprechend denen nach den Fig. 19—22 eines Teils der Anordnung
während einiger Stufen der Herstellung derselben. Ausgegangen wird von der Situation (Fig.23), in der
der Halbleiterkörper 1, der das p-leitende Substrat 16 enthält, mit dem η-leitenden Oberflächengebiet 6 und
dem im Körper 1 versenkten (und in den Figuren nicht dargestellten) Siliziumoxydmuster 14 versehen ist. Auf
der Oberfläche 2 wird die Siliziumoxydschicht 13a
gebildet. Durch Implantation (angegeben durch die Pfeile 46) von Borionen wird eine p-leitende Oberflächenzone
47 angebracht, die sich über das ganze η-leitende Oberflächengebiet 6 der Speicherelemente
erstreckt.
Daraufhin werden die Wortleitungen 3a, 36 aus polykristallinem Silizium mit den darunter liegenden
Siliziumnitridschichten 40 und den die Leitungen 3a, 36 bedeckenden Siliziumoxydschichten 38 gebildet
(Fig. 24). Unter Verwendung der Wortleitungen 3a, 36 als Dotierungsmaske werden durch Ionenimplantation
(angegeben durch die Pfeile 48 in Fig.24) n-leitende
Verunreinigungen in den Halbleitergebieten 49a, b, c angebracht, wie Phosphor- oder Arsenatome. Die
Halbleitergebiete 49 sind in Fig. 24 durch gestrichelte Linien angegeben. Die Konzentration der Implantation
wird derart gewählt, daß das Oberflächengebiet 496 zwischen den Wortleitungen 3a, 36 eine Oberflächenkonzentration
hat, die im Zusammenhang mit der Schwellenspannung der herzustellenden IGFET-Struktur
(9, 11, 4) gewünscht wird. Im vorliegenden Fall, in
dem dieser IGFET vom sogenannten Verarmungstyp ist, wird die Konzentration derart gewählt, daß die
p-leitende Verunreinigung in der p-leitenden implantierten Zone 47 nur teilweise durch die n-leitende
Verunreinigung ausgegleichen wird Aus der p-leitenden Schicht 47 werden durch diesen Dotierungsschritt die
p-leitenden Zonen 9 und 11, die wieder genau unter den
Wortleitungen 3a, 36 liegen, erhalten.
In einem folgenden Schritt (F i g. 25) wird das Gebiet zwischen den Wortleitungen 3a, 36 durch eine
Implantationsmaske 50 maskiert. Die Maske 50 kann wieder ohne genau gegenüber den Wortleitungen 3a, 36
ausgerichtet zu werden, auf dieselbe Art und Weise angebracht werden, wie die Maske 39 in F i g. 22.
Danach können unter Verwendung der maskierenden Wirkung der Maske 50 und der Wortleitungen 3a, 36
durch Implantation von beispielsweise Phosphorionen (angegeben durch die Pfeile 51) die n+-!eitenden
Hauptelektrodengebiete 7 und 8 angebracht werden. Dadurch wird die in Fig.25 dargestellte Struktur
erhalten mit den π+-Hauptelektrodengebieten 7 und 8, den p-leitenden Gebieten 9, 11 und dem schwach
dotierten p-!eitenden Kanalgebiet 12 zwischen den Gebieten 9,11, welche Gebiete unter Verwendung der
Wortleitungen 3a, 36 als (teilweise) Dotierungsmaske erhalten worden sind.
Fig.26 zeigt im Schnitt entsprechend dem nach
Fig. 10 eine Ausführungsform, die von dem vorhergehenden
Ausführungsbeispiel darin abweicht, daß statt der p-leitenden dotierte Information enthaltende
Gebiete bilden. In Fig.26 sind diese Gebiete durch
gestrichelte Linien dargestellt. Die Verarmungsgebiete 42,43, die mit Hilfe der Wortleitung 3a in dem darunter
liegenden n-leitenden Teil des Oberflächengebietes 6
induziert werden können bestimmen wieder die Leitfähigkeit des Kanals 10 zwischen den Verarmungsgebieten 42, 43 und dem Substrat 16. In diesem
Ausführungsbeispiel ist der genannte erste Feldeffekttransistor, der die Information enthält, im wesentlichen
auch ein Feldeffekttransistor mit isolierter Gate-Elektrode (hier durch die Wortleitung 3a gebildet). Die
p-leitende Zone 11, die die Funktionen von Quelle von
Ladungsträgern und von Wortleitung erfüllt, kann gegebenenfalls auch durch ein derart induziertes Gebiet
ersetzt werden, in dem wenigstens an der Oberfläche 2 eine Inversionsschicht gebildet werden kann, die als
Quelle von Ladungsträgern wirksam ist.
Die Wirkungsweise der Anordnung entspricht im Grunde der des vorhergehenden Ausführungsbeispiels;
an die Wort- und Bitleitungen 3, 4 können Spannungen angelegt werden, die als Funktion der Zeit t dasselbe
Muster ausweisen wie das vorhergehende Ausführungsbeispiel, sei es daß die Pegel insbesondere der
Taktimpulse, die an die Wortleitung 3a angelegt werden, einigermaßen angepaßt werden müssen, was jedoch für
den Fachmann durchaus auf der Hand liegt. Der untere Pegel der Spannungen an der Wortleitung 3a muß
derart niedrig gewählt werden, daß — beim Fehlen von Löchern — in dem unterliegenden Teil des Oberflächengebietes
6 ein Verarmungsgebiet 42 gebildet werden kann, das sich von der Oberfläche 2 soweit in das Gebiei
6 (und folglich in den Kanal 10) erstreckt, daß der Kana
10 völlig abgeschnürt wird and der Transistor dahei gesperrt ist. Der Einfachheithalber ist ein Verarmungsgebiet
42 dargestellt, das sich bis an das Substrat Ii erstreckt. Löcher 44, die entweder über das Gebiei 11
oder durch Erzeugung verfügbar werden, können irr Verarmungsgebiet 43 an der Oberfläche 2 gespeichen
werden und verursachen bei gleichbleibender Spannung
ίο an der Wortleitung 3a eine Verringerung des Verarmungsgebietes
43.
Das Schreiben, Löschen, Lesen und Auffrischen dei Anordnung kann weiter auf dieselbe Art und Weise wie
im vorhergehenden Ausführungsbeispiel durchgefühn werden. Dadurch, daß an die Wortleitung 3a eir
positiver Impuls angelegt wird, werden vorhandene Löcher 44 entfernt; wenn daraufhin wieder die negative
Spannung an die Wortleitung 3a angelegt wird, wird da· Verarmungsgebiet 42 gebildet, es sei denn, daß da!
Potential der Bitleitung 4 einen derartigen Wert ha
(abhängig von der Information, die gespeichert werder muß), daß der IGFET (43, 10, 4) offen ist, wodurch
Löcher 44 aus de,- Quelle* 10 über das Kanalgebiet 12 ir
das Verarmungsgebiet 43 fließen können und eir Verarmungsgeb; t 42 erhalten wird, das sich nicht übet
den ganzen Kanal 10 erstreckt.
Es dürfte einleuchten, daß die Erfindung sich nicht au
die obenstehend gegebenen Ausführungsbeispiele be schränkt, sondern daß im Rahmen der Erfindung für der
Fachmann noch viel Abwandlungen möglich sind. Sc können die Abschnürspannungen der ersten Feldeffekt
transistoren, die die Information enthalten, mit Hilfe dei an das Substrat 16 anzulegenden Spannung auf einer
geeigneten Wert eingestellt werden. Im ersten Ausfüh
S5 rungsbeispiel kann die p-leitende Zone 11 statt daß si<
an eine feste Spannung gelegt wird, auch mit einei Taktimpulsquelle verbunden werden, wodurch die Zon<
11 auch in diesem Ausführungebeispiel für Selektions
zwecke verwendet werden kann. Die Bitleitungen 4a, 4i können statt durch die Verbindung 5 auch durch einer
Schalter, beispielsweise einen Transistor, verbunder werden. Beim Lesen kann mit Hilfe dieses Schalters di<
Verbindung zwischen den Leitungen 4a, 46 unterbro chen werden. In diesem Fall wird nur an der Leitung 4i
ausgelesen. Dadurch können mit Vorteil wenigsten beim Lesen die Streukapa/.itäten der Bitleitungei
verringert werden.
Claims (1)
- Patentansprüche:1. Halbleiteranordnung mit einem Halbleiterspeicherelement, insbesondere geeignet zum Gebrauch in einem Speicher mit beliebigem Zugriff, mit einem Halbleiterkörper mit einem an eine Oberfläche grenzenden Oberflächengebiet im wesentlichen des einen Leitungstyps und mit einem Feldeffekttransistor, weiter als erster Feldeffekttransistor bezeichnet, der zwei Hauptelektrodengebiete des einen Leitungstyps mit zwischen denselben einem Kanalgebiet des einen Leitungstyps enthält und einem an der Oberfläche liegenden Gate-Gebiet, mit dessen Hilfe ein sich wenigstens bis in das Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper induziert werden kann, das ein Ladungsspeichergebiet bildet, in dem Information in Form elektrischer Ladung gespeichert werden kann, welche Information nicht-destruktiv dadurch ausgelesen werden kann, daß zwischen den Hauptelektrodengebieten die Leitfähigkeit im Kanalgebiete bestimmt wird, dadurch gekennzeichnet, daß das Element einen Feldeffekttransistor, weiter als zweiter Feldeffekttransistor bezeichnet, mit isolierter Gate-Elektrode enthält, der gegenüber dem ersten Feldeffektransistor vom komplementären Leitungstyp ist und der zwei Hauptelektrodengebiete enthält, von denen das eine durch denjenigen Teil des Halbleiterkörpers gebildet wird, der das genannte Ladungsspeichergebiet bildet, und das andere Hauptelektrodengebiet durch ein in der Nähe des Speichergebietes liegendes zweites Oberflächengebiet, wobei der zweite Feldeffekttransistor mindestens eine gegenüber der Oberfläche des Halbleiterkörpers isolierte Gate-Elektrode enthält, die mit einem der Hauptelektrodengebiete des ersten Feldeffekttransistors elektrisch gekoppelt ist.2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Hauptelektrodengebiete 4» des ersten Feldeffekttransistors beide durch an die Oberfläche grenzenden Zonen des einen Leitungstyps gebildet werden und das zweite Oberflächengebiet, das das genannte andere Hauptelektrodengebiet des zweiten Feldeffekttransistors mit isolierter Gate-Elektrode bildet, auf der Oberfläche gesehen, zwischen den genannten beiden Hauptelektrodengebieten des ersten Feldeffekttransistors liegt.3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Hauptelektrodengebiet des ersten Feldeffekttransistors, das mit einer Gate-Elektrode des zweiten Feldeffekttransistors elektrisch gekoppelt ist, mit einem elektrischen Anschluß versehen ist, der sich in Form einer leitenden Schicht bis wenigstens über das Kanalgebiet des zweiten Feldeffekttransistors mit isolierter Gate-Elektrode erstreckt und der eine isolierte Gate-Elektrode des zweiten Feldeffekttransistors bildet.4. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß derjenige Teil des Halbleiterkörpers, der das genannte Ladungsspeichergebiet bildet, an der Oberfläche mit einem kapazitiven Anschluß in Form eines leitenden Gebietes versehen ist, das durch einen sperrenden Übergang von dem genannten Teil des Halbleieterkörpers getrennt ist.5. Halbleiteranordnung nach Anspruch 4, dadurchgekennzeichnet, daß der sperrende Übergang durch eine auf der Oberfläche des Halbleiterkörpers liegende Schicht aus isolierendem Material, auf dem der kapazitive Anschluß in Form einer leitenden Schicht angeordnet ist, gebildet wird.b. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß das zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors innerhab des Kanalgebietes des ersten Feldeffekttransistors liegt und ein zweites Gate-Elektrodengebiet des ersten Feldeffekttransistors bildet.7. Halbleiteranordnung nach Anspruch 2 und 5, dadurch gekennzeichnet, daß die leitende Schicht, die den kapazitiven Anschluß desjenigen Teils des Halbleiterkörpers bis über einen Teil des Kanalgebietes des zweiten Feldeffekttransistors mit isolierter Gate-Elektrode und zusammen mit der leitenden Schicht, die mit einem der Hauptelektrodengebiete des ersten Feldeffekttransistors verbunden ist und sich über dem restlichen Teil des genannten Kanalgebietes des zweiten Feldeffekttransistors erstreckt, zwei isolierte Gate-Elektroden des zweiten Feldeffekttransistors bildet.8. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das zweite Oberflächengebiet, das das genannte andere Hauptelektrodengebiei des zweiten Feldeffekttransistors mit isolierter Gate-Elektrode bildet, ein Oberflächengebiet des zweiten Leitungstyps ist.9. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der zweite Feldeffekttransistor mit isolierter Gate-Elektrode vom Verarmungstyp ist.10. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Oberflächengebiet im wesentlichen des einen Leitungstyps an der der Oberfläche gegenüber liegenden Seite durch einen Teil des Halbleiterkörpers des zweiten Leitungstyps begrenzt wird.11. Halbleiteranordnung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der erste Feldeffekttransistor ein Schichtfeldeffekttransistor ist, dessen Gate-Gebiet, das selber das genannte Ladungsspeichergebiet bildet, durch einen gleichrichtenden Übergang vom Kanalgebiet getrennt ist.12. Halbleiteranordnung nach Anspruch 11, dadurch gekennzeichnet, daß das Gate-Gebiet durch eine in dem Oberflächengebiet des einen Leitungstyps angebrachte Oberflächenzone des zweiten Leitungstyps gebildet wird, die an der Oberfläche durch eine isolierende Schicht bedeckt wird, auf der die genannte eine kapazitive Zufuhr für das schwebende Gate-Elektrodengebiet bildende Elektrode in Form einer leitenden Schicht angebracht ist.13. Halbleiteranordnung nach einem oder mehreren der Ansprüche 1 — 10, dadurch gekennzeichnet, daß das Gate-Gebiet des ersten Feldeffekttransistors durch eine leitende Schicht gebildet wird, die durch eine zwischenliegende isolierende Schicht vom Kanalgebiet getrennt ist, wobei mit Hilfe der isolierten Gate-Elektrode in dem darunter liegenden Kanalgebiet ein Verarmungsgebiet induziert werden kann, das sich von der Oberfläche im Kanalgebiet erstreckt und das genannte Ladungsspeichergebiet erstreckt und das genannte Ladungsspeichergebietbildet, in dem Information in Form von Minoritätsladungsträgern gespeichert werden kann.14. Halbleiteranordnung nach Anspruch 5 und 13, dadurch gekennzeichnet daß die isolierte Gate-Elektrode des ersten FeldeffekttransistorE durch die leitende Schicht gebildet wird, die den kapazitiven Anschluß mit demjenigen Teil des Hribleiterkörpers bildet, in dem das Ladungsspeichergebiet gebildet werden kann.15. Halbleiteranordnung mit einem Speicher mit beliebigen:. Zugriff mit einem Halbleiterkörper, der an einer Oberfläche mit einem Leitersystem aus Wort- und Bitleitungen versehen ist, die an der Stelle der Kreuzungen an Speicherelemente elektrisch gekoppelt sind, die in einem darunter liegenden Oberflächengebiet des Halbleiterkörpers im wesentlichen des einen Leitungstyps angebracht sind, die je einen Feldeffekttransistors, weiter als erster Feldeffekttransistor bezeichnet, enthalten mit zwei Hauptelektrodengebieten des einen Leitungstyμs und ein dazwischen liegendes Kanalgebiet des einen Leitungstyps und mit einem in der Nähe der Oberfläche liegenden Gate-Gebiet, mit dessen Hilfe ein sich im Kanalgebiet erstreckendes Verarmungsgebiet im Halbleiterkörper gebildet werden kann, das ein Ladungsspeichergebiet bildet, in dem Information in Form elektrischer Ladung gespeichert werden kann, welche Information nicht-destruktiv ausg«. lesen werden kann, wobei die Bitleitungen mit einem ersten Hauptelektrodengebiet der Feldeffekttransistören und die Wortleitungen mit einem Gate-Gebiet der ersten Feldeffekttranistoren gekoppelt sind, dadurch gekennzeichnet, daß jedes Element einen zweiten Feldeffekttransistor mit isolierter Gate-Elektrode enthält, der gegenüber dem ersten Feldeffekttransistor vom komplementären Leitungstyp ist und der zwei Hauptelektrodengebiete enthält, von denen das eine durch denjenigen Teil des Halbleiterkörpers gebildet wird, der im Betrieb das genannte Ladungsspeichergebiet bildet und das andere Hauptelektrodengebiet durch ein in der Nähe liegendes zweites Oberflächengebiet gebildet wird, wobei die zweiten Feldeffekttransistoren je eine isolierte Gate-Elektrode enthalten, die mit einer zugehörenden Bitleitung elektrisch gekoppelt ist.16. Halbleiteranordnung nach Anspruch 15, dadurch gekennzeichnet, daß das zweite Oberflächengebiet, das das genannte andere Hauptelektrodengebiet des zweiten Feldeffekttransistors in jedem Speicherelement bildet, durch eine Oberflächenzone des zweiten Leitungstyps gebildet wird, die auf der Oberfläche gesehen, zwischen den Hauptelektrodengebieten des ersten Feldeffekttransistors liegt17. Halbleiteranordnung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Wortleitungen eine Anzahl leitender Bahnen enthalten, die je einen kapazitiven Anschluß derjenigen Teile des Halbleiterkörpers bilden, die im Betrieb die Ladungsspeichergebiete der Speicherelemente bilden, die gemeinsam an ein und dieselbe Wortleitung elektrisch gekoppelt sind.18. Halbleiteranordnung nach einem oder mehreren der Ansprüche 15—17, dadurch gekennzeichnet, daß die Speicherelemente an den Seiten parallel zu to der Hauptstromrichtung der ersten Feldcffekttrans1-storen durch dieelektrische Gebiete begrenz.; werden, die sich von der Oberfläche über wenigstens einen Teil der Dicke des Oberflachengebietes des einen Leitungstyps im Halbleiterkörper erstrecken.19. Halbleiteranordnung nach Anspruch 18, dadurch gekennzeichnet, daß das dielektrische Gebiet durch eine Oxydschicht gebildet wird, die durch örtliche Oxydation des Halbleitermaterials des Halbleiterkörpers erhalten worden ist20. Halbleiteranordnung nach Anspruch 18 oder 19, dadurch gekennzeichnet daß die dielektrischen Gebiete durch Streifen gebildet werden, die auf der Oberfläche gesehen, sich im wesentlichen parallel zu der Bitleitung erstrecken und in dem Oberflächengebiet des einen Leitungstyps streifenförmige Inseln definieren, die je die einer Bitleitung zugeordneten Speicherelemente enthalten, die derart ausgerichtet sind, daß die Hauptstromrichtung jedes der genannten ersten Feldeffekttransistoren im wesentlichen der Richtung, in der sich die Bitleitungen erstrecken, parallel ist21. Halbleiteranordnung nach Anspruch 20, dadurch gekennzeichnet, daO die streifenförmigen dielektrischen Gebiete auf der Oberfläche gesehen, Unterbrechungen aufweisen, durch die sich streifenförmige Oberflächenzonen des zweiten Leitungstyps und angrenzende Zonen des ersten Leitungstyps im Halbleiterkörper in einer Richtung quer zu dem Bitleitungen erstrecken, die je bzw. ein gemeinsames zweites Hauptelektrodengebiet der zweiten Feldeffekttransistoren und ein gemeinsames zweites Hauptelektrodengebiet der ersten Feldeffekttransistoren ein und derselben Wortleitung zugeordneter Speicherelemente bilden.22. Halbleiteranordnung nach einem oder mehreren der Ansprüche 18 —21, dadurch gekennzeichnet, daß nebeneinander liegende Speicherelemente, die ein und derselben Bitleitung zugeordnet sind, spiegelsymmetrisch gegenüber einander angeordnet sind, wobei jeweils die ersten Feldeffekttransistoren derartiger nebeneinander liegender Speicherlemente ein gemeinsame Hauptelektrodengebiet aufweisen.23. Halbleiteranordnung nach Anspruch 17, dadurch gekennzeichnet, daß die Anordnung ein zweites System von Wortleitungen enthält, die jeweils mit den genannten anderen Hauptelektrodengebieten der zweiten Feldeffekttransistoren ein und derselben Wortleitung zugeordneter Speicherelemente verbunden sind, wobei die genannten anderen Hauptelektrodengebiete durch je eine Oberflächenzone des zweiten Leitungstyps gebildet werden, das innerhalb des Kanalgebietes des zugeordneten ersten Feldeffekttransistors liegt.24. Halbleiteranordnung nach einem oder mehreren der Ansprüche 1—23, dadurch gekennzeichnet, daß Schaltmittel vorhanden sind zum Löschen, Schreiben und Lesen des bzw. jedes Speicherelementes, wobei durch das Löschen das Gate-Gebiet des ersten Feldeffekttransistors des bzw. jedes Speicherelementes auf ein Potential gebracht wird, bei dem im Halbleiterkörper ein Verarmungsgebiet gebildet wird, das sich bis in das Kanalgebiet des ersten Feldeffekttransistors erstreckt und ein Ladungsspeichergebiet zum Speichern von Information darstellender elektrischer Ladung bildet, wobei beim Schreiben der isolierten Gate-Elektrode des zweiten Feldeffekttransistors, die mit einem der Hauptelektrodengebiete des ersten Feldeffekttransistors elektrisch gekoppelt ist Eingangssignalezugeführt werden, wodurch über den zweiten Feldeffekttransistor eine durch das Eingangssignal bestimmte Menge elektrischer Ladung in das genannte Ladungsspeichergebict eingeführt werden kann, die für die Größe des gebildeten Verarmungsgebietes im Kanalgebiet des ersten Feldeffekttransistors bestimmend ist, wobei beim Lesen wenigstens periodisch an die Hauptelektrodengebiete des ersten Feldeffekttransistors derartige Spannungen angelegt werden, daß beim gegebenen Ladungszustand des Ladungsspeichergebietes das genannte isolierte Torelektrodenpotential Werte annehmen kann, die den genannten Eingangsspannungen entsprechen, wodurch durch periodische Wiederholung des Lösch/Schreibzyklus der Ladungszustand des Ladungsspeichergebictes periodisch aufgefrischt werden kann.25. Halbleiteranordnung nach Anspruch 24, dadurch gekennzeichnet, daß die Eingangssignale zwei Werte annehmen können, von denen einer größer und der andere kleiner ist als die den angelegten Spannungen herrschende Schwellenspannung des zweiten Feldeffekttransistors.26. Halbleiteranordnung nach Anspruch 24 oder 25, dadurch gekennzeichnet, daß das Verarmungsgebiet, das das genannte Ladungsspeichergebiet bildet, wenigstens beim Fehlen von Ladungszufuhr über den zweiten Feldeffekttransistor eine derartige Ausgedehntheit hat, daß das darunterliegende Kanalgebiet des ersten Feldeffekttransistors völlig abgeschnürt ist, wodurch der Transistor gesperrt ist.27. Halbleiteranordnung nach einem oder mehreren der Ansprüche 24—26, dadurch gekennzeichnet, daß Mitte! vorhanden sind zum Sperren des ersten Feldeffekttransistors nachdem die Information im Ladungsspeichergebiet eingeschrieben worden ist und zum Entsperren, wenn diese Information ausgelesen werden muß.28. Halbleiteranordnung nach Anspruch 27, insofern anhängig von Anspruch 6 oder Anspruch 23, dadurch gekennzeichnet, daß die Oberflächenzone des zweiten Leitungstyps, die das genannte zweite Hauptelektrodengebiet des zweiten Feldeffekttransistors bildet, innerhalb des Kanalgebietes des ersten Feldeffekttransistors des bzw. jedes Speicherelementes liegt, zu den genannten Mitteln gehört, mit deren Hilfe der erste Feldeffekttransistor unabhängig von der eingeschriebenen Information gesperrt werden kann und mit einer Spannungsquelle verbunden ist, mit der der pn-übergang zwischen dieser Oberflächenzone und dem Kanalgebiet des ersten Feldeffekttransistors in der Sperrichtung vorgespannt werden kann.
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