DE112013005987T5

DE112013005987T5 - Integrierte Schaltungen mit Nichtflüchtigem Speicher und Verfahren zur Herstellung

Info

Publication number: DE112013005987T5
Application number: DE112013005987.8T
Authority: DE
Inventors: Kuo Tung CHANG; Chun Chen; Shenqing Fang
Original assignee: Spansion LLC
Current assignee: Infineon Technologies LLC
Priority date: 2012-12-14
Filing date: 2013-12-05
Publication date: 2015-09-10
Anticipated expiration: 2033-12-06
Also published as: JP6461003B2; JP2016503960A; US8836006B2; US20150031197A1; DE112013005987B4; US20140167139A1; US9368588B2; US20160218113A1; WO2014093126A1

Abstract

Es werden hier Halbleitervorrichtungen und Verfahren zum Herstellen solcher Vorrichtungen beschrieben. Gemäß verschiedenen Aspekten der Offenbarung kann eine Halbleitervorrichtung eine Speicherregion, eine erste Logikregion und eine zweite Logikregion umfassen. Ein Auswahl-Gate kann in der Speicherregion der Vorrichtung ausgebildet werden und ein erstes Logik-Gate kann in der Logikregion ausgebildet werden. Ein Ladungseinfang-Dielektrikum kann dann angeordnet und von einer zweiten Logikregion entfernt werden. Eine Gate-Leiter-Schicht kann dann auf der Vorrichtung angeordnet und geätzt werden, um ein Speicher-Gate an der Seitenwand des Auswahl-Gates und ein zweites Logik-Gate in der zweiten Logikregion zu definieren.

Description

HINTERGRUND
Gebiet der Erfindung
Diese Offenbarung betrifft generell verbesserte eingebettete Halbleiterprodukte und Verfahren und Geräte zum Herstellen derartiger Halbleiterprodukte.
Stand der Technik
Eine nichtflüchtige Speicherzelle in einer nichtflüchtigen Kerngruppierung wird zum Beispiel unter Verwendung von Heiß-Träger-Injektion, um Ladung in eine Speicherungsschicht zu platzieren, programmiert. Um den Programmierprozess zu erleichtern, werden hohe Drain- und Gate-Spannungen verwendet, und die Speicherzelle leitet während des Programmierens einen relativ starken Strom, was bei Anwendungen mit geringer Spannung oder geringer Leistung unerwünscht sein kann.
Eine nichtflüchtiger Split-Gate-Speicherzelle ist eine Art von nichtflüchtiger Speicherzelle, bei der ein Auswahl-Gate (AG) neben einem Speicher-Gate (SG) platziert ist. Während des Programmierens einer nichtflüchtigen Split-Gate-Speicherzelle wird das Auswahl-Gate mit einer relativ niedrigen Spannung vorgespannt, und nur das Speicher-Gate wird mit der hohen Spannung vorgespannt, um das vertikale elektrische Feld bereitzustellen, das für Heiß-Träger-Injektion notwendig ist. Dies macht Heiß-Träger-Injektion während des Programmiervorgangs effizienter, verglichen mit einer herkömmlichen Nicht-Split-Gate-Speicherzelle. Eine nichtflüchtige Split-Gate-Speicherzelle kann unter Verwendung anderer Techniken als der Heiß-Träger-Injektion programmiert werden, und abhängig von der Technik können etwaige Vorteile gegenüber der herkömmlichen nichtflüchtigen Speicherzelle während des Programmiervorgangs variieren.
Ein anderer Vorteil einer nichtflüchtigen Split-Gate-Speicherzelle ist eine schnelle Lesezeit. Da das Auswahl-Gate mit dem Speicher-Gate in Reihe ist, kann der gelöschte Zustand des Speicher-Gates nahe dem oder im Verarmungsmodus sein (d. h. Schwellenspannung, Vt, weniger als null Volt). Selbst wenn das gelöschte Speicher-Gate in einem derartigen Verarmungsmodus ist, verhindert das Auswahl-Gate in dem Aus-Zustand, dass der Kanal einen wesentlichen Strom leitet. Mit der Schwellenspannung des gelöschten Zustands nahe oder unter Null muss die Schwellenspannung des programmierten Zustands nicht sehr hoch sein, während weiterhin eine angemessene Lesemarge zwischen gelöschtem und programmiertem Zustand bereitgestellt wird. Demgemäß können die Spannungen, die beim Lesevorgang sowohl an das Auswahl-Gate als auch an das Speicher-Gate angelegt werden, kleiner als oder gleich der Versorgungsspannung sein. Dadurch dass die Versorgungsspannung nicht auf ein höheres Niveau angehoben werden muss, wird der Lesevorgang schneller.
Es ist üblich, mehrere Typen von Feldeffektvorrichtungen auf demselben Substrat wie die Speicherzellen monolithisch einzubauen. Diese Nichtspeicher-Vorrichtungen führen zum Beispiel Dekodieren, Ladungspumpen und andere mit Speichervorgängen verwandte Funktionen durch Das Substrat kann auch Nichtspeicher-Vorrichtungen umfassen, um Funktionen bereitzustellen, die nicht mit Speichervorgängen verwandt sind. Derartige Nichtspeicher-Vorrichtungen, die auf dem gleichen Substrat eingebaut sind wie die Speicherzellen, können Transistoren umfassen, die auf Hochgeschwindigkeitsvorgänge zugeschnitten sind, während andere Transistoren auf das Handhaben hoher Betriebsspannungen zugeschnitten sind. Das Integrieren der Verarbeitung von Speicherzellen, wie etwa einer nichtflüchtigen Split-Gate-Speicherzelle, mit der Verarbeitung einer oder mehrerer Arten von Nichtspeicher-Transistoren auf dem gleichen Substrat ist eine Herausforderung, da alle unterschiedliche Fertigungsparameter erfordern. Zum Beispiel muss die Gate-Länge der Nichtspeicher-Transistoren für Hochgeschwindigkeitsleistungsanforderung kürzer sein, so dass ein dünnerer Gate-Stapel für leichteres Verarbeiten erfordert wird. Damit Nichtspeicher-Transistoren jedoch höhere Betriebsspannungen handhaben können, muss der Übergang der Transistoren mehr abgestuft sein. Dies wird gewöhnlich durch höhere Implantierungsenergie während der Übergangausbildung vollzogen. Ein dickerer Gate-Stapel ist notwendig, um Implantatpenetration zu verhindern. Es ist daher wünschenswert, ein Verfahren mit unterschiedlicher Gate-Stapel-Dicke für unterschiedliche Nichtspeicher-Transistoren zu haben und mit nichtflüchtigen Speicherzellen auf der gleichen Halbleitervorrichtung zu integrieren. Demgemäß gibt es einen Bedarf an einer Vorrichtung und an Verfahren zum Integrieren einer Speicherzelle und anderer Vorrichtungen mit unterschiedlichen elektrischen Anforderungen auf dem gleichen Substrat, um verbesserte Kosten, Leistungsverhalten, Zuverlässigkeit oder Herstellungsfähigkeit zu ermöglichen.
KURZÜBERSICHT DER ERFINDUNG
Gemäß einer Ausführungsform wird ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitgestellt, die eine erste Region, eine zweite Region und eine dritte Region umfasst. Gemäß dem Verfahren wird ein erstes Gate-Dielektrikum auf Substrat ausgebildet. Ein Auswahl-Gate-Dielektrikum wird in der ersten Region nach Entfernen des ersten Gate-Dielektrikums von der ersten Region ausgebildet. Ein Auswahl-Gate kann in der ersten Region ausgebildet werden und ein erstes Logik-Gate wird in der zweiten Region ausgebildet. Das Auswahl-Gate-Dielektrikum, das nicht vom Auswahl-Gate in der ersten Region abgedeckt wird, wurde entfernt. Ein Ladungseinfang-Dielektrikum kann dann angeordnet werden. Das Ladungseinfang-Dielektrikum und das erste Gate-Dielektrikum können dann von der dritten Region entfernt und eine Gate-Leiter-Schicht angeordnet werden. Die Gate-Leiter-Schicht kann entfernt werden (z. B. geätzt), um ein Speicher-Gate an einer Seitenwand des Auswahl-Gates und ein zweites Logik-Gate in der dritten Region zu definieren. Die Entfernung der Gate-Leiter-Schicht kann ferner Abscheidung und Ätzung von Hartmaskenstapel vor der Entfernung der Gate-Leiter-Schicht umfassen.
Gemäß Ausführungsformen wird eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung umfasst ein Auswahl-Gate, das in einer ersten Region ausgebildet wird, ein erstes Logik-Gate, das in einer zweiten Region ausgebildet wird, und ein zweites Logik-Gate, das in einer dritten Region ausgebildet wird. Die Dicke des ersten Logik-Gates kann die gleiche wie oder unterschiedlich zu dem zweiten Logik-Gate sein. Im Falle, dass sich die erste Logik-Gate-Dicke von dem zweiten Logik-Gate unterscheidet, werden jedes von dem ersten Logik-Gate und zweiten Logik-Gate separat durch eine einzelne Schicht aus Gate-Material ausgebildet. Zusätzlich umfasst die Vorrichtung ein Speicher-Gate, das an einer Seitenwand des Auswahl-Gates ausgebildet ist, wobei das Speicher-Gate eine Breite aufweist, die im Wesentlichen ähnlich der Breite des zweiten Logik-Gates ist.
Weitere Merkmale und Vorteile der Ausführungsformen der Erfindung sowie die Struktur und Funktionsweise verschiedener Ausführungsformen der Erfindung werden unten im Detail mit Bezug auf die beiliegenden Zeichnungen beschrieben. Es wird darauf hingewiesen, dass die Erfindung nicht auf die spezifischen hier beschriebene Ausführungsformen beschränkt ist. Derartige Ausführungsformen werden hier lediglich zum illustrativen Zweck präsentiert. Zusätzliche Ausführungsformen werden für den Fachmann auf dem/den relevanten Gebiet(en) basierend auf den hier enthaltenen Lehren verständlich sein.
KURZBESCHREIBUNG DER ZEICHNUNGEN/FIGUREN
Ausführungsformen der vorliegenden Erfindung werden nun nur beispielhaft mit Bezug auf die beiliegenden schematischen Zeichnungen beschrieben, wobei korrespondierende Bezugssymbole korrespondierende Teile bezeichnen. Ferner illustrieren die beiliegenden Zeichnungen, die hier enthalten sind und Teil der Patentschrift bilden, Ausführungsformen der vorliegenden Erfindung und ferner dienen sie, gemeinsam mit der Beschreibung, dem Zweck der Verdeutlichung der Grundprinzipien der Erfindung und dazu, einem Fachmann zu ermöglichen, die Erfindung herzustellen und zu verwenden.
1 veranschaulicht einen Querschnitt einer nichtflüchtigen Split-Gate-Speicherzelle gemäß verschiedenen Ausführungsformen.
2 ist ein Schaltbild einer Speicherzelle in einer Speichergruppierung gemäß verschiedenen Ausführungsformen.
3 veranschaulicht einen Querschnitt einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen.
4 ist ein Funktionsblockbild einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen.
5A–5J veranschaulichen einen Querschnitt einer Halbleitervorrichtung an mehreren Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen.
6A–6D veranschaulichen einen Querschnitt einer Halbleitervorrichtung an mehreren Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen.
7 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen veranschaulicht.
8 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen veranschaulicht.
9 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen veranschaulicht.
10 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen veranschaulicht.
Die Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung werden aus der unten dargelegten detaillierten Beschreibung, wenn zusammengenommen mit den Zeichnungen, besser verständlich. In den Zeichnungen kennzeichnen gleiche Bezugszeichen generell identische, funktionell ähnliche und/oder strukturell ähnliche Elemente.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Diese Patentschrift offenbart eine oder mehrere Ausführungsformen, die die Merkmale dieser Erfindung inkorporieren. Die offenbarte(n) Ausführungsform(en) ist/sind für die vorliegende Erfindung lediglich beispielhaft. Der Schutzumfang der vorliegenden Erfindung ist nicht auf die offenbarte(n) Ausführungsform(en) beschränkt. Die vorliegende Erfindung wird durch die hier beigefügten Patentansprüche definiert.
Die beschriebene(n) Ausführungsform(en) und Bezugnahmen in der Patentschrift auf „eine Ausführungsform“, „ein Ausführungsbeispiel“ etc. gibt/geben an, dass die beschriebene(n) Ausführungsform(en) ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik umfasst/umfassen, aber nicht jede Ausführungsform umfasst notwendigerweise das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Charakteristik. Zudem beziehen sich solche Ausdrücke nicht notwendigerweise auf die gleiche Ausführungsform. Ferner versteht sich, dass, wenn in Verbindung mit einer Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik beschrieben wird, es im Rahmen des Wissens eines Fachmanns liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Charakteristik in Verbindung mit anderen Ausführungsformen herbeizuführen, ob ausdrücklich beschrieben oder nicht.
Bevor die verschiedenen Ausführungsformen detaillierter beschrieben werden, wird bezüglich gewissen Begriffen, die durchgängig in den Beschreibungen verwendet werden können, eine Erläuterung gegeben.
Der Begriff „ätzen“ oder „Ätzen“ wird hier verwendet, um generell einen Fertigungsprozess zum Strukturieren eines Materials zu beschreiben, so dass mindestens ein Abschnitt des Materials erhalten bleibt, nachdem der Ätzprozess abgeschlossen ist. Es sollte zum Beispiel verstanden werden, dass der Prozess des Ätzens von Silizium die Schritte des Strukturierens einer Maskierungsschicht (z. B. Photoresist oder einer Hartmaske) über dem Silizium und dann des Entfernens der Siliziumbereiche, die von der Maskierungsschicht nicht mehr geschützt werden, involviert. Auf diese Weise würden die Siliziumbereiche, die durch die Maske geschützt werden, nach Abschluss des Ätzprozesses zurückbleiben. In einem anderen Beispiel kann sich Ätzen jedoch auch auf einen Prozess beziehen, bei dem keine Maske verwendet wird, der aber trotzdem mindestens einen Abschnitt des Materials zurücklässt, nachdem der Ätzprozess abgeschlossen ist.
Die obige Beschreibung dient dazu, den Begriff „Ätzen“ von „Entfernen“ zu unterscheiden. Beim Ätzen eines Materials bleibt mindestens ein Abschnitt des Materials nach Abschluss des Prozesses zurück. Beim Entfernen eines Materials wird dagegen im Wesentlichen im Prozess das ganze Material entfernt. In einigen Ausführungsformen wird „Entfernen“ jedoch als ein weit gefasster Begriff betrachtet, der Ätzen einbeziehen kann.
Während der Beschreibungen hierin werden verschiedene Regionen des Substrats erwähnt, worauf die Feldeffekt-Vorrichtungen hergestellt werden. Es sollte verstanden werden, dass diese Regionen an beliebiger Stelle auf dem Substrat existieren können, und außerdem, dass sich die Regionen nicht gegenseitig ausschließen müssen. Das heißt, in einigen Ausführungsformen, können sich Abschnitte von einer oder mehreren Regionen überlappen. Obwohl hier bis zu drei unterschiedliche Regionen beschrieben werden, sollte verstanden werden, dass eine beliebige Anzahl von Regionen auf dem Substrat existieren kann und Bereiche mit gewissen Arten von Vorrichtungen oder Materialien bezeichnen kann. Generell werden die Regionen verwendet, um Bereiche des Substrats, die ähnliche Vorrichtungen umfassen, zweckmäßig zu beschreiben, und sollen den Schutzbereich oder das Wesen der beschriebenen Ausführungsformen nicht einschränken.
Die Begriffe „abscheiden“ oder „anordnen“ werden hierin verwendet, um die Handlung des Auftragens einer Schicht eines Materials auf dem Substrat zu beschreiben. Derartige Begriffe sollen alle möglichen schichtbildenden Techniken beschreiben, einschließlich, aber nicht beschränkt auf thermisches Aufwachsen, Sputtern (Zerstäuben), Aufdampfen, chemisches Dampfphasenabscheiden, epitaktisches Aufwachsen, Galvanisieren, etc. Gemäß verschiedenen Ausführungsformen kann zum Beispiel Abscheidung gemäß jedem entsprechenden gut bekannten Verfahren durchgeführt werden. Zum Beispiel kann Abscheidung jeden Prozess beinhalten, bei dem Material auf einem Substrat aufgewachsen, dieses damit beschichtet oder auf dieses transferiert wird. Einige gut bekannte Technologien umfassen unter anderem physikalische Dampfphasenabscheidung (PVD, Physical Vapor Deposition), chemische Dampfphasenabscheidung (CVD, Chemical Vapor Deposition), elektrochemische Abscheidung (ECD, Electrochemical Deposition), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy), Atomlagenabscheidung (ALD, Atomic Layer Deposition), und plasmaunterstützte CVD (PECVD, Plasma-Enhanced CVD).
Das in den Beschreibungen durchgängig verwendete „Substrat“ wird meistens als Silizium angesehen. Das Substrat kann jedoch auch ein beliebiges einer breiten Palette von Halbleitermaterialien sein, wie etwa Germanium, Galliumarsenid, Indiumphosphid, etc. In anderen Ausführungsformen kann das Substrat elektrisch nicht leitfähig sein, wie etwa ein Glas- oder Saphirwafer.
Wie hierin verwendet kann, „Maske“ jedes entsprechende Material beinhalten, das selektive Entfernung (z. B. Ätzung) eines unmaskierten Abschnitts eines Materials erlaubt. Gemäß einigen Ausführungsformen können Maskierungsstrukturen ein Photoresist, wie etwa Polymethylmethacrylat (PMMA), Polydimethylglutarimid (PMGI), ein Phenolformaldehydharz, ein geeignetes Epoxid etc. beinhalten.
Bevor derartige Ausführungsformen in mehr Detail beschrieben werden, ist es lehrreich, eine beispielhafte Speicherzelle und Umgebung zu präsentieren, worin die vorliegenden Ausführungsformen verwirklicht werden können.
1 illustriert ein Beispiel einer nichtflüchtigen Split-Gate-Speicherzelle 100. Die Speicherzelle 100 ist auf einem Substrat 102, wie etwa Silizium, ausgebildet. Das Substrat 102 ist üblicherweise p-Typ oder eine p-Typ-Wanne, während eine erste dotierte Source-/Drain-Region 104 und eine zweite dotierte Source-/Drain-Region 106 n-Typ sind. Es ist jedoch auch möglich, dass das Substrat 102 n-Typ ist, während die Regionen 104 und 106 p-Typ sind.
Die Speicherzelle 100 umfasst zwei Gates, ein Auswahl-Gate (AG) 108 und ein Speicher-Gate (SG) 110. Jedes Gate kann einen Gate-Leiter beinhalten, wie etwa eine dotierte polykristalline (Poly)siliziumschicht, die durch gut bekannte Techniken, wie zum Beispiel Abscheide- und Ätztechniken, ausgebildet wird, um die Gate-Struktur zu definieren. Das Auswahl-Gate 108 ist über einer dielektrischen Schicht 112 angeordnet. Das Speicher-Gate 110 ist über einem Ladungseinfang-Dielektrikum 114 angeordnet, das eine oder mehrere dielektrische Schichten aufweist. In einem Beispiel umfasst das Ladungseinfang-Dielektrikum 114 eine ladungseinfangende Silizium-Nitrid-Schicht, die zwischen zwei Siliziumdioxidschichten eingeschoben ist, um einen dreischichtigen Stapel zu erzeugen, der zusammen und allgemein als „ONO“ bezeichnet wird. Andere Ladungseinfang-Dielektrika können einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, ohne darauf beschränkt zu sein, umfassen. Zur elektrischen Isolierung zwischen den zwei Gates ist auch ein vertikales Dielektrikum 116 zwischen dem Auswahl-Gate 108 und dem Speicher-Gate 110 angeordnet. In einigen Beispielen sind das vertikale Dielektrikum 116 und das Ladungseinfang-Dielektrikum 114 das gleiche Dielektrikum, während andere Beispiele ein Dielektrikum vor dem anderen ausbilden (z. B. können sie unterschiedliche dielektrische Eigenschaften aufweisen). Als solches muss das vertikale Dielektrikum 116 nicht die gleiche Filmstruktur umfassen wie das Ladungseinfang-Dielektrikum 114. Nachdem die Gates definiert worden sind, werden die Regionen 104 und 106 durch Implantieren von Dotierstoffen, zum Beispiel unter Verwendung einer Ionenimplantationstechnik, erzeugt. Die Regionen 104 und 106 bilden Source oder Drain der nichtflüchtigen Split-Gate-Speicherzelle, abhängig davon, welche Potenziale an jeder angelegt werden. Bei einer nichtflüchtigen Split-Gate-Speicherzelle wird, zur Zweckdienlichkeit, die Region 104 üblicherweise als Drain bezeichnet, während die Region 106 üblicherweise als Source bezeichnet wird, unabhängig von den relativen Vorspannungen. Es sollte verstanden werden, dass diese Beschreibung einen generellen Überblick einer üblichen Split-Gate-Architektur bereitstellen soll und dass, in der tatsächlichen Praxis, viel mehr detaillierte Schritte und Schichten bereitgestellt werden, um die endgültige Speicherzelle 100 auszubilden.
Es wird nun ein beispielhafter Schreib-, Lese- und Löschvorgang in Bezug auf Speicherzelle 100 beschrieben. Um ein Bit in die Speicherzelle 100 zu schreiben, wird eine positive Spannung, zum Beispiel in der Größenordnung von 5 Volt, an Region 106 angelegt, während Region 104 entweder geerdet oder auf einer gewissen Vorspannung ist, wie etwa 0,5 V, und Substrat 102 geerdet ist. Eine niedrige positive Spannung in der Größenordnung von zum Beispiel 1,5 Volt wird an das Auswahl-Gate 108 angelegt, während eine höhere positive Spannung in der Größenordnung von zum Beispiel 8 Volt an das Speicher-Gate 110 angelegt wird. Wenn Elektronen innerhalb einer Kanalregion zwischen Source und Drain beschleunigt werden, werden einige von ihnen genügend Energie sammeln, um aufwärts injiziert zu werden und im Ladungseinfang-Dielektrikum 114 eingefangen zu werden. Dies ist als heiße Elektroneninjektion bekannt. In einem Beispiel eines Ladungseinfang-Dielektrikums 114 werden die Elektronen innerhalb einer Nitridschicht des Ladungseinfang-Dielektrikums 114 eingefangen. Diese Nitridschicht wird üblicherweise auch als die Ladungseinfang-Schicht bezeichnet. Die innerhalb des Ladungseinfang-Dielektrikums 114 eingefangene Ladung speichert das „hohe“ Bit innerhalb der Speicherzelle 100, auch nachdem die verschiedenen Versorgungsspannungen entfernt worden sind.
Um die gespeicherte Ladung innerhalb der Speicherzelle 100 zu „löschen“ und den Zustand der Speicherzelle 100 auf ein „niedriges“ Bit zurückzusetzen, wird eine positive Spannung, zum Beispiel in der Größenordnung von 5 Volt, an Region 106 angelegt, während Region 104 massefrei ist oder auf einer gewissen Vorspannung ist, und Auswahl-Gate 108 und Substrat 102 typischerweise geerdet sind. An das Speicher-Gate 110 wird eine hohe negative Spannung in der Größenordnung von zum Beispiel –8 Volt angelegt. Die Vorspannungsbedingungen zwischen dem Speicher-Gate 110 und der Region 106 generieren Löcher durch Band-zu-Band-Tunneleffekt. Die generierten Löcher erhalten durch das starke elektrische Feld unter Speicher-Gate 110 genügend Energie und werden aufwärts in das Ladungseinfang-Dielektrikum 114 injiziert. Die injizierten Löcher löschen die Speicherzelle 100 effektiv auf den „niedrigen“ Bit-Zustand.
Um das gespeicherte Bit der Speicherzelle 100 zu „lesen“, wird an jedes von dem Auswahl-Gate, dem Speicher-Gate und der Region 104 eine niedrige Spannung im Bereich von zum Beispiel zwischen null und 3 Volt angelegt, während die Region 106 und das Substrat 102 typischerweise geerdet sind. Die an das Speicher-Gate angelegte niedrige Spannung ist so ausgewählt, dass sie im Wesentlichen äquidistant zwischen der Schwellenspannung, die notwendig ist, um den Transistor einzuschalten, wenn ein „hohes“ Bit gespeichert wird, und der Schwellenspannung, die notwendig ist, um den Transistor einzuschalten, wenn ein „niedriges“ Bit gespeichert wird, liegt, um deutlich zwischen den zwei Zuständen zu unterscheiden. Wenn zum Beispiel das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs bewirkt, dass zwischen den Regionen 104 und 106 ein wesentlicher Strom fließt, hält die Speicherzelle ein „niedriges“ Bit, und wenn das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs nicht bewirkt, dass zwischen den Regionen 104 und 106 ein wesentlicher Strom fließt, hält die Speicherzelle ein „hohes“ Bit.
2 illustriert ein beispielhaftes Schaltbild 200, das eine Speicherzelle 100 beinhaltet, einschließlich Verbindungen zu verschiedenen Metallschichten in einer Halbleitervorrichtung. Es wird nur eine einzelne Speicherzelle 100 illustriert, wie jedoch durch die Ellipsen sowohl in der X- als auch der Y-Richtung gezeigt, kann eine Gruppierung von Speicherzellen durch die verschiedenen sowohl in der X- als auch der Y-Richtung verlaufenden Linien verbunden sein. Auf diese Weise können eine oder mehrere Speicherzellen 100 zum Lesen, Schreiben und Löschen von Bits basierend auf der verwendeten Bit-Linie (BL) und Source-Linie (SL) ausgewählt werden.
Eine beispielhafte Source-Linie (SL) verläuft entlang der X-Richtung und ist in einer ersten Metallschicht (M1) ausgebildet. Die Source-Linie (SL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 106 von jeder Speicherzelle 100 entlang einer in der X-Richtung verlaufenden Reihe herzustellen.
Eine beispielhafte Bit-Linie (BL) verläuft entlang der Y-Richtung und ist in einer zweiten Metallschicht (M2) ausgebildet. Die Bit-Linie (BL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 104 von jeder Speicherzelle 100 entlang einer in der Y-Richtung verlaufenden Spalte herzustellen.
Es sollte verstanden werden, dass die in 2 gezeigten Schaltungsverbindungen nur beispielhaft sind und dass verschiedene Verbindungen in anderen Metallschichten als den illustrierten hergestellt werden können. Außerdem, obwohl nicht veranschaulicht, können Speicherzellen 100 in der Z-Richtung gruppiert sein sowie innerhalb mehrerer gestapelter Schichten ausgebildet sein.
3 illustriert eine beispielhafte Halbleitervorrichtung 300, die sowohl einen Speicherschaltkreis 302 als auch einen Peripherieschaltkreis 304 im gleichen Substrat 102 umfasst. In diesem Beispiel umfasst das Substrat 102 eine Kernregion 302 und eine Peripherieregion 304. Die Kernregion 302 umfasst eine Vielzahl von Speicherzellen 100, die ähnlich den zuvor beschriebenen arbeiten können. Es sollte verstanden werden, dass der Querschnitt von 3 nur beispielhaft ist und dass sich die Kernregion 302 und die Peripherieregion 304 in jedem Bereich des Substrats 102 befinden können und aus verschiedenen unterschiedlichen Regionen zusammengesetzt sein können. Des Weiteren können die Kernregion 302 und die Peripherieregion 304 im gleichen generellen Bereich des Substrats 102 existieren.
Das Substrat 302 – und in der Tat Substrate generell, wie in der Beschreibung verwendet – kann gemäß verschiedenen Ausführungen Silizium sein. Das Substrat 302 kann jedoch auch ein beliebiges einer großen Gruppe von Halbleitermaterialien sein, wie etwa Germanium, Galliumarsenid, Indiumphosphid, etc. In anderen Ausführungsformen kann das Substrat 302 elektrisch nicht leitfähig sein, wie etwa ein Glas- oder Saphirwafer.
Die Peripherieregion 304 kann sowohl integrierte Schaltungskomponenten, wie etwa Widerstände, Kondensatoren, Induktoren etc., als auch Transistoren umfassen. In der illustrierten Ausführungsform umfasst die Peripherieregion 304 eine Vielzahl von Hochspannungstransistoren 306 und Niederspannungstransistoren 308. In einem Beispiel existieren die Hochspannungstransistoren 306 in einer separaten Region des Substrats 102 von den Niederspannungstransistoren 308. Hochspannungstransistoren 306 können Spannungen in der Höhe von, zum Beispiel, bis zu 20 Volt handhaben, während Niederspannungstransistoren 308 mit einer schnelleren Geschwindigkeit arbeiten, aber nicht mit den gleichen hohen Spannungen wie Hochspannungstransistoren 306 arbeiten können. In einer Ausführungsform sind Niederspannungstransistoren 308 so ausgelegt, dass sie eine kürzere Gate-Länge als Hochspannungstransistoren 306 aufweisen. Hochspannungstransistoren 306 zeichnen sich üblicherweise durch ein dickeres Gate-Dielektrikum 310 aus als das Gate-Dielektrikum von Niederspannungstransistoren 308. Wie in 3 gezeigt, weisen Niederspannungstransistoren 308 eine schmalere Breite auf als Hochspannungstransistoren 306, aber dies muss nicht der Fall sein. Gemäß einigen Ausführungsformen können Niederspannungstransistoren 308 breiter sein als Hochspannungstransistoren 306 oder, alternativ, können Niederspannungstransistoren 308 und Hochspannungstransistoren 306 die gleiche Breite aufweisen.
Während der Beschreibungen hierin werden verschiedene Regionen des Substrats erwähnt, worauf die Feldeffekt-Vorrichtungen hergestellt werden. Zum Beispiel, mit Bezug auf 3, wurden die Kernregion 302 und Peripherieregion 304 beschrieben. Es sollte verstanden werden, dass diese Regionen an beliebiger Stelle auf dem Substrat existieren können, und außerdem, dass sich die Regionen nicht gegenseitig ausschließen müssen. Das heißt, in einigen Ausführungsformen können sich Abschnitte von einer oder mehreren Regionen überlappen. Obwohl hier bis zu drei unterschiedliche Regionen beschrieben werden, sollte verstanden werden, dass eine beliebige Anzahl von Regionen auf dem Substrat existieren kann und Bereiche mit gewissen Arten von Vorrichtungen oder Materialien bezeichnen kann. Generell werden die Regionen verwendet, um Bereiche des Substrats, die ähnliche Vorrichtungen umfassen, zweckmäßig zu beschreiben, und sollten den Schutzbereich oder das Wesen der beschriebenen Ausführungsformen nicht einschränken.
4 ist ein Funktionsblockbild einer Halbleitervorrichtung 402 gemäß Ausführungsformen der vorliegenden Erfindung. Wie gezeigt, umfasst die Halbleitervorrichtung 402 eine nichtflüchtige Speichergruppierung 404, Hochspannungssteuerlogik 406 und Niederspannungssteuerlogik 408. Gemäß verschiedenen Ausführungsformen kann die Speichergruppierung 404 eine Anzahl von Speicherzellen 100 umfassen und sich physisch in einer Kernregion 302 der Halbleitervorrichtung 402 befinden. Die Hochspannungssteuerlogik 406 kann eine Anzahl von Hochspannungstransistoren 306 beinhalten, die verwendet werden können, um Abschnitte der Speichergruppierung 404 zu steuern und/oder zu treiben. Zusätzlich kann sich die Hochspannungssteuerlogik 406 in der Peripherie 304 der Halbleitervorrichtung 402 befinden. Ähnlich wie die Hochspannungssteuerlogik 406 kann die Niederspannungssteuerlogik 408 eine Anzahl von Niederspannungstransistoren 308 beinhalten, die verwendet werden können, um Abschnitte der Speichergruppierung 404 zu steuern und/oder zu treiben. Die Niederspannungssteuerlogik 408 kann sich auch in der Peripherie 304 der Halbleitervorrichtung befinden. Gemäß verschiedenen Ausführungsformen befinden sich die Hochspannungssteuerlogik 406 und die Niederspannungssteuerlogik 408 in unterschiedlichen Abschnitten der Peripherieregion 304. Darüber hinaus kann die Niederspannungssteuerlogik 408 auch einen Mikrocontroller und Analogschaltungen zum Steuern des Betriebs der Halbleitervorrichtung 402 umfassen.
5A–5J veranschaulichen einen Querschnitt einer Halbleitervorrichtung 500 an verschiedenen Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. 5A veranschaulicht die Halbleitervorrichtung 500, nachdem mehrere anfängliche Merkmale ausgebildet worden sind. Wie in 5A veranschaulicht, umfasst die Vorrichtung 500 eine Substratschicht 502, die in mehrere Regionen aufgeteilt ist.
Eine erste oder Speicherregion 504 des Substrats kann für Speicherkomponenten verwendet werden. Gemäß verschiedenen Ausführungsformen umfasst die erste Region 504 eine Speicherkernregion, in der eine Vielzahl von Speicherzellen 100 ausgebildet werden kann. Zum Beispiel kann die erste Region gemäß einigen Ausführungsformen verwendet werden, um eine Anzahl von Auswahl-Gate-108/Speicher-Gate- 110 Paaren auszubilden.
Logik- und/oder Steuerschaltkreise können in der Peripherie ausgebildet werden, die zweite und dritte Regionen 506 und 508 umfasst, jeweils gemäß verschiedenen Ausführungsformen. Die zweite Region 506 kann eine Hochspannungs-Steuerlogik-Region 406 umfassen und die dritte Region 508 kann eine Niederspannungs-Steuerlogik-Region 408 umfassen.
Wie in 5A gezeigt, ist das Gate-Dielektrikum 510a in der ersten Region 504 ausgebildet (z. B. abgeschieden) und wurde das Gate-Dielektrikum 510b in der zweiten Region 506 und in der dritten Region 508 angeordnet. Gemäß verschiedenen Ausführungsformen können die Gate-Dielektrika 510a und 510b andere Dicken besitzen, aber dies muss nicht der Fall sein. Die Gate-Dielektrika 510a und 510b können durch ein gut bekanntes Verfahren ausgebildet werden. Zum Beispiel können die Dielektrika 510a und 510b auf das Substrat 502 aufgewachsen werden. Das Dielektrikum 510a in der ersten Region 504 kann auch unabhängig von dem Dielektrikum 510b, das in der zweiten und dritten Region 506 und 508 angeordnet ist, ausgebildet werden. Es ist jedoch auch möglich, dass die Gate-Dielektrika 510a und 510b auf dem Substrat angeordnet sind und ein Oxid aus einem anderen Material als das Substrat 502 oder ein Oxid aus dem gleichen Material wie das Substrat 502 beinhalten. Zusätzlich können die Dielektrika 510a und 510b das gleiche oder ein anderes Material beinhalten und können zur gleichen Zeit oder zu verschiedenen Zeiten gemäß verschiedenen Ausführungsformen ausgebildet werden.
5B veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem eine Schicht des Gate-Leiters 512 angeordnet worden ist. Der Gate-Leiter 512 kann jeden geeigneten Leiter beinhalten, wie etwa zum Beispiel Poly. Wie in 5B gezeigt, ist die Gate-Leiter-Schicht 512 über dem Gate-Dielektrikum 510a in der ersten Region 504 und über dem Gate-Dielektrikum 510b in der zweiten Region 506 und in der dritten Region 508 angeordnet.
In 5C ist eine Maske 514a am Substrat über einem Abschnitt der Gate-Leiter-Schicht 512, der in der ersten Region 504 angeordnet ist, aufgetragen. Gleichermaßen ist eine Maske 514b über einem Abschnitt der Gate-Leiter-Schicht 512, der in der zweiten Region 506 angeordnet ist, angeordnet. In der dritten Region ist keine Maske angeordnet. Gemäß verschiedenen Ausführungsformen werden die Masken 514a und 514b verwendet, um ein Auswahl-Gate 504 in der ersten Region und ein Transistor-Gate in der zweiten Region 506 auszubilden. Die Masken 514a und 514b können ein entsprechendes Material beinhalten, das selektive Entfernung (z. B. Ätzung) des unmaskierten Abschnitts der Gate-Leiter-Schicht 512 erlaubt. Gemäß einigen Ausführungsformen können Maskierungsstrukturen ein Photoresist, wie etwa Polymethylmethacrylat (PMMA), Polydimethylglutarimid (PMGI), ein Phenolformaldehydharz, ein geeignetes Epoxid, etc. beinhalten.
5D veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem der unmaskierte Abschnitt der Gate-Leiter-Schicht 512 zusammen mit den Masken 514a und 514b entfernt worden ist. Wie in 5D gesehen werden kann, wurde in der ersten Region 504 über dem Gate-Dielektrikum 510a ein Auswahl-Gate 516 ausgebildet. Zusätzlich wurde in der zweiten Region 506 über dem Gate-Dielektrikum 506 ein zweites Gate 518 ausgebildet. Gemäß verschiedenen Ausführungsformen kann die Gate-Leiter-Schicht 512 mit einem entsprechenden Verfahren, wie etwa Ätzung, entfernt werden. Gemäß verschiedenen Ausführungsformen wird der entfernte Abschnitt der Gate-Leiter-Schicht 512 unter Verwendung gut bekannter Ätzverfahren entfernt. Die Gate-Leiter-Schicht 512 kann zum Beispiel geätzt werden unter Verwendung von Cl2, KOH, TMAH (Tetra-Methyl-Amino-Hydroxyl) oder unter Verwendung von Gasphasenätzung mit zum Beispiel H2, HCl, O2, H2O (Dampf oder Gas), O3, HF, F2 und Kohlenstoff-Fluor-Verbindungen mit Cl2 und XeF2. Zusätzlich, gemäß einigen Ausführungsformen, kann eine Kombination von Ätzprodukten verwendet werden.
5E veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem mehrere zusätzliche Strukturen gemäß verschiedenen Ausführungsformen ausgebildet worden sind. Wie in 5E gezeigt, wurde der Abschnitt des Dielektrikums 510a, der in der ersten Region nicht von SG 516 abgedeckt ist, entfernt und es wurde über die gesamte Vorrichtung 500 ein Ladungseinfang-Dielektrikum 522 angeordnet. Gemäß verschiedenen Ausführungsformen beinhaltet das Ladungseinfang-Dielektrikum eine oder mehrere Schichten von Dielektrikum, wie etwa ONO, wie oben beschrieben. Zum Beispiel kann das Ladungseinfang-Dielektrikum 522 eine erste dielektrische Schicht 522a, eine Nitridschicht 522b und eine zweite dielektrische Schicht 522c beinhalten. Gemäß verschiedenen Ausführungsformen können die erste dielektrische Schicht 522a und die zweite dielektrische Schicht 522c ein beliebiges Dielektrikum, wie etwa ein Oxid, beinhalten. Unabhängig von der spezifischen Zusammensetzung des Ladungseinfang-Dielektrikums 522 enthält dieses vorzugsweise mindestens eine Ladungseinfang-Schicht, wie etwa Nitridschicht 522b. Das Ladungseinfang-Dielektrikum kann aus einem Nitrid, siliziumreichem Nitrid, ausgebildet sein und kann mehrere Schichten von unterschiedlichen Nitriden gemäß einigen Ausführungsformen umfassen. Es wurde auch eine Maskierungsschicht 520 ausgebildet, um die erste Region 504 und die zweite Region 506 abzudecken. Das Ladungseinfang-Dielektrikum 522 und Dielektrikum 510b in der dritten Region 508 wurden durch ein Ätzverfahren entfernt. Schließlich wurde über dem Abschnitt des Substrats 502, das in der dritten Region 508 angeordnet ist, nach Entfernen der Maskierungsschicht 520 ein Gate-Dielektrikum 510c ausgebildet.
5F veranschaulicht einen Querschnitt der Vorrichtung 500 in einem späteren Stadium während des Herstellungsprozesses. Wie in 5F gezeigt, wurde auch eine zweite Gate-Leiter-Schicht 524 in allen drei Regionen 505, 506 und 508 der Vorrichtung 500 angeordnet. Gemäß einigen Ausführungsformen ist die zweite Gate-Leiter-Schicht 524 dünner als die zuvor abgeschiedene Gate-Leiter-Schicht 512. Zusätzlich kann die zweite Gate-Leiter-Schicht 524 so angeordnet sein, dass sie im Wesentlichen mit der Vorrichtung 500 konform ist.
5G veranschaulicht einen Querschnitt der Vorrichtung 500 in einem späteren Stadium des Herstellungsprozesses gemäß verschiedenen Ausführungsformen. Wie in 5G gezeigt, wurde eine Maske 536 über einem Abschnitt der zweiten Gate-Leiter-Schicht 524, der in der dritten Region 508 angeordnet ist, angeordnet. Die Abschnitte des zweiten Gate-Leiters 524, die in der ersten Region 504 und in der zweiten Region 506 angeordnet sind, bleiben unmaskiert.
5H veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem die zweite Gate-Leiter-Schicht entfernt wurde, zum Beispiel durch Ätzung. Wie gezeigt, wurde durch Entfernung der zweiten Gate-Leiter-Schicht 524 ein Gate 526 über dem Dielektrikum 510c in der dritten Region 508 ausgebildet. Zusätzlich blieb ein Abschnitt 528 der zweiten Gate-Leiter-Schicht 524 an den Seitenwänden des Auswahl-Gates 516 und Gates 518 angeordnet. Gemäß verschiedenen Ausführungsformen wird einer der Abschnitte 528 als ein Speicher-Gate für Speicher eine Speicherzelle 100 in der ersten Region 504 verwendet.
5I veranschaulicht einen Querschnitt der Vorrichtung 500 in einem späteren Stadium des Produktionsprozesses. Wie in 5I gezeigt, wird der Abschnitt 528, der an der rechten Seitenwand des Auswahl-Gates 516 angeordnet ist, als das Speicher-Gate für die Speicherzelle 100, die in der ersten Region 504 angeordnet ist, verwendet. Demgemäß wurde das Speicher-Gate 528 von Maske 530 zusammen mit einem Abschnitt der dritten Region 508, die das Gate 526 enthält, das aus dem zweiten Gate-Leiter ausgebildet wird, maskiert. Diese Maskierung wird die weitere Entfernung des zweiten Gate-Leiters 524 von der linken Seite des Auswahl-Gates 516 (wie durch Referenznummer 534 angegeben) und von Seitenwänden des Gates 518 erlauben.
5J veranschaulicht einen Querschnitt der Vorrichtung 500 gemäß verschiedenen Ausführungsformen. Wie in 5J gezeigt, wurde der restliche Abschnitt 528 des zweiten Gate-Leiters 524 von der linken Seitenwand des Auswahl-Gates 516 und von beiden Seitenwänden des Gates 518 entfernt (z. B. geätzt). Zusätzlich wurde das Ladungseinfang-Dielektrikum 522 von allen Abschnitten der Vorrichtung entfernt, außer dem Abschnitt der Vorrichtung, der das Speicher-Gate 528 vom Substrat 502 und dem Auswahl-Gate 516 trennt.
Wie in 5J gesehen werden kann, enthält die Vorrichtung 500 eine nichtflüchtige Split-Gate-Speicherzelle 532, die ein Auswahl-Gate 516, ein Speicher-Gate 528 und ein Ladungseinfang-Dielektrikum umfasst. Wie oben erklärt, kann das Ladungseinfang-Dielektrikum mehrere dielektrische Schichten beinhalten. Zum Beispiel kann das Ladungseinfang-Dielektrikum eine Nitridschicht beinhalten, die zwischen zwei dielektrischen Schichten eingeschoben ist, gemäß verschiedenen Ausführungsformen. In einem solchen Szenario kann die Nitridschicht als die Ladungseinfang-Schicht fungieren. Das heißt, die Nitridschicht kann fungieren, um Ladung innerhalb des Dielektrikums einzufangen, um einen Wert für die Speicherzelle zu speichern.
Da Gate 526 und Speicher-Gate 528 aus der gleichen Schicht des Gate-Leiters ausgebildet wurden – in diesem Fall der zweiten Gate-Leiter-Schicht 524 – ist die Höhe h1 von Gate 526 im Wesentlichen die gleiche wie die Breite w1 des Speicher-Gates 528 an dessen Basis, gemäß verschiedenen Ausführungsformen. Zusätzlich, da das Auswahl-Gate 516 und Gate 518 aus der gleichen Gate-Leiter-Schicht 510 ausgebildet sind, können sie im Wesentlichen die gleiche Höhe h2 aufweisen, gemäß verschiedenen Ausführungsformen. Da Gate-Leiter-Schicht 512 und Gate-Leiter-Schicht 524 zu unterschiedlichen Zeitpunkten angeordnet wurden, kann die Dicke von h1 und h2 entweder die gleiche oder unterschiedlich sein. Darüber hinaus wird jede Gate-Leiter-Schicht 512 und 524 durch eine einzelne Gate-Leiter-Abscheidung separat ausgebildet.
Gemäß einigen Ausführungsformen kann eine Alternative zum in 5G gezeigten Prozess im Anschluss an den in 5F veranschaulichten Prozessschritt durchgeführt werden. Dieser alternative „Hartmasken“-Prozess wird mit Bezug auf 6A–6D beschrieben. 6A veranschaulicht die Vorrichtung 500, nachdem die mit Bezug auf 5F beschriebenen Schritte durchgeführt wurden. Zusätzlich ist eine zweite Hartmaskenschicht 542 auf der Gate-Leiter-Schicht 524 ausgebildet. Eine zweite Hartmaskenschicht 544 kann über der ersten Hartmaskenschicht 542 ausgebildet werden. Zusammen können die erste und zweite Hartmaskenschicht 542 und 544 als „Hartmaskenstapel“ bezeichnet werden. Eine Maske 546 ist ausgebildet, um die dritte Region 508 abzudecken. Wie in 6A gezeigt, deckt die Maske 546 die Gesamtheit der dritten Region ab, aber dies muss nicht der Fall sein.
In 6B veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem der Abschnitt der zweiten Hartmaske 544, der selbst von der Maske 546 nicht maskiert war, entfernt wurde, z. B. durch Ätzung.
6C veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem die Maskenschicht 546 entfernt wurde. Zusätzlich wurde der Abschnitt des Hartmaskenstapels 542 und 544, der in der ersten und zweiten Region 504 und 506 war, entfernt. Das heißt, der Hartmaskenstapel 542 und 544 bleibt nur in der dritten Region 508 erhalten.
6D veranschaulicht einen Querschnitt der Vorrichtung 500 nach dem Ausbilden einer Maske 536 über den restlichen Hartmaskenschichten 542 und 544 in der dritten Region 508. Die Abschnitte des zweiten Gate-Leiters 524, die in der ersten Region 504 und in der zweiten Region 506 angeordnet sind, bleiben unmaskiert und können in späteren in 5H illustrierten Schritten entfernt werden.
7 ist ein Flussdiagramm, das ein Verfahren 700 zum Herstellen einer Halbleitervorrichtung 500 gemäß verschiedenen Ausführungsformen der Erfindung veranschaulicht. Das Verfahren 700 wird zum besseren Verständnis mit gleichzeitigem Bezug auf 5A–5J beschrieben. Es sollte jedoch verstanden werden, dass das Verfahren 600 so nicht auf die in 5A–5J veranschaulichten Ausführungsformen beschränkt ist.
Wie in 7 gezeigt, wird in Schritt 702 ein Gate-Dielektrikum ausgebildet. Gemäß verschiedenen Ausführungsformen wird das Gate-Dielektrikum 510b auf der gesamten Oberfläche der Halbleitervorrichtung 500 ausgebildet. Ein Maskier- und Ätzschritt wird durchgeführt, um das Gate-Dielektrikum 510b von der ersten Region 504 zu entfernen, und gefolgt von Gate-Dielektrikum-Aufwachsen 510a in der ersten Region 504. Bei diesem Schritt weisen sowohl die zweite Region 506 als auch die dritte Region 508 das Gate-Dielektrikum 510b auf, während die erste Region 504 das Gate-Dielektrikum 510a aufweist. Zusätzlich kann das in jeder der Regionen ausgebildete Gate-Dielektrikum das gleiche oder unterschiedlich sein. Zum Beispiel, gemäß einigen Ausführungsformen, könnte das Gate-Dielektrikum 510a, das in der ersten Region 504 ausgebildet ist, dünner sein als das Gate-Dielektrikum 510b. Es ist jedoch auch möglich, ein Gate-Dielektrikum auszubilden, das durchgehend in allen der drei Regionen 504, 506 und 508 gleichmäßig ist.
In Schritt 704 wird eine erste Schicht von Gate-Leiter 512 auf der Halbleitervorrichtung 500 angeordnet. Wie oben erwähnt, kann die erste Schicht von Gate-Leiter 512 unter Verwendung eines entsprechenden Verfahrens, wie etwa Abscheidung, angeordnet werden. Gemäß einigen Ausführungsformen kann die Gate-Leiter-Schicht 512 konform über die bereits ausgebildeten Strukturen angeordnet werden. Zum Beispiel kann die Gate-Leiter-Schicht 512 konform über dem Gate-Dielektrikum 510a in der ersten Region 504 und über 510b in der zweiten Region 506 und dritten Region 508 angeordnet werden.
In Schritt 706 werden ein Auswahl-Gate 516 und ein Logik-Gate 518 aus der ersten Gate-Leiter-Schicht 512 definiert. Gemäß verschiedenen Ausführungsformen kann dies durch Ausbilden einer Maske 514a in der ersten Region 504 über der ersten Gate-Leiter-Schicht 512 und Ausbilden einer Maske 514b über der ersten Gate-Leiter-Schicht 512 vollzogen werden. Die Masken 514a und 514b können verwendet werden, um das Auswahl-Gate bzw. Logik-Gate zu definieren, da die erste Gate-Leiter-Schicht 512 maskiert ist.
In Schritt 708 wird ein Ladungseinfang-Dielektrikum 522 auf der Vorrichtung 500 ausgebildet. Gemäß verschiedenen Ausführungsformen kann das Ladungseinfang-Dielektrikum über alle drei Regionen 504, 506 und 508 der Vorrichtung 500 ausgebildet werden. Zusätzlich kann das Ladungseinfang-Dielektrikum aus einem oder mehreren dielektrischen Schichten ausgebildet sein. Zum Beispiel kann das Ladungseinfang-Dielektrikum 522 eine erste dielektrische Schicht 522a, eine Nitridschicht 522b und eine zweite dielektrische Schicht 522c beinhalten. Unabhängig von der spezifischen Zusammensetzung des Ladungseinfang-Dielektrikums 522 enthält dieses vorzugsweise mindestens eine Ladungseinfang-Schicht, wie etwa Nitridschicht 522b. Das Ladungseinfang-Dielektrikum kann aus einem Nitrid, siliziumreichem Nitrid, ausgebildet sein und kann mehrere Schichten von unterschiedlichen Nitriden gemäß einigen Ausführungsformen umfassen. Vor dem Ausbilden des Ladungseinfang-Dielektrikums 522 ist es möglich, den Abschnitt des Dielektrikums 510a, der vom Auswahl-Gate 516 unabgedeckt belassen wurde, von der ersten Region zu entfernen.
In Schritt 710 kann eine zweite Gate-Leiter-Schicht 524 in allen drei Regionen 504, 506 und 508, zum Beispiel durch Abscheidung, angeordnet werden. Die zweite Gate-Leiter-Schicht 524 kann dünner als die erste Gate-Leiter-Schicht 512 sein. Die zweite Gate-Leiter-Schicht 524 kann dann in Schritt 712 entfernt werden (z. B. geätzt), um ein zweites Logik-Gate 526 in der dritten Region 508 zu definieren. Zusätzlich kann ein Speicher-Gate 528 aus der zweiten Gate-Leiter-Schicht 524 definiert werden. Vorzugsweise ist das Speicher-Gate 526 an der Seitenwand des Auswahl-Gates 516 ausgebildet und ist vom Auswahl-Gate 516 durch das Ladungseinfang-Dielektrikum 522 getrennt. Zusätzlich ist das Speicher-Gate 526 vom Substrat 502 durch das Ladungseinfang-Dielektrikum 522 getrennt. Zusammen bilden das Auswahl-Gate 516, Ladungseinfang-Dielektrikum und das Speicher-Gate 526 eine nichtflüchtige Split-Gate-Speicherzelle 532. Zusätzlich, da das Speicher-Gate 528 und das Logik-Gate 526 aus der gleichen Schicht des Gate-Leiters 524 ausgebildet wurden, ist die Höhe von Gate 526 im Wesentlichen die gleiche wie die Breite des Speicher-Gates 528 an dessen Basis. Gleichermaßen, da Auswahl-Gate 516 und Gate 518 aus der gleichen Schicht des Gate-Leiters 512 ausgebildet wurden, weisen sie im Wesentlichen die gleiche Höhe auf, gemäß verschiedenen Ausführungsformen. Schritt 610 kann auch einen Maskier- und Ätzschritt umfassen, um die erste und zweite Region abzudecken und das Ladungseinfang-Dielektrikum 522 und Gate-Dielektrikum 510b von der dritten Region zu entfernen.
8 ist ein Flussdiagramm, das ein Verfahren 800 zum Herstellen einer Halbleitervorrichtung 500 gemäß verschiedenen Ausführungsformen der Erfindung veranschaulicht. Ähnlich wie die Beschreibung von Verfahren 700 wird das Verfahren 800 zum besseren Verständnis mit gleichzeitigem Bezug auf 5A–5J beschrieben. Es sollte jedoch verstanden werden, dass das Verfahren 800 so nicht auf die in 5A–5J veranschaulichten Ausführungsformen beschränkt ist.
Wie in 8 gezeigt, wird in Schritt 802 das Gate-Dielektrikum 510b über die gesamte Oberfläche der Halbleitervorrichtung 500 ausgebildet. Ein Maskier- und Ätzschritt wird durchgeführt, um das Gate-Dielektrikum 510b von der ersten Region 504 zu entfernen, und gefolgt von Gate-Dielektrikum-Aufwachsen 510a in der ersten Region 504. In diesem Schritt weisen sowohl die zweite Region 506 als auch die dritte Region 508 das Gate-Dielektrikum 510b auf, während die erste Region 504 das Gate-Dielektrikum 510a aufweist. Zusätzlich kann das in jeder der Regionen ausgebildete Gate-Dielektrikum das gleiche oder unterschiedlich sein. Zum Beispiel, gemäß einigen Ausführungsformen, könnte das Gate-Dielektrikum 510a, das in der ersten Region 504 ausgebildet ist, dünner sein als das Gate-Dielektrikum 510b. Es ist jedoch auch möglich, ein Gate-Dielektrikum auszubilden, das durchgehend in allen der drei Regionen 504, 506 und 508 gleichmäßig ist.
In Schritt 804 wird eine erste Schicht von Gate-Leiter 512 auf der Halbleitervorrichtung 500 angeordnet. Wie oben erwähnt, kann die erste Schicht von Gate-Leiter 512 unter Verwendung eines entsprechenden Verfahrens, wie etwa Abscheidung, angeordnet werden. Gemäß einigen Ausführungsformen kann die Gate-Leiter-Schicht 512 konform über die bereits ausgebildeten Strukturen angeordnet werden. Zum Beispiel kann die Gate-Leiter-Schicht 512 konform über dem Gate-Dielektrikum 510a in der ersten Region 504 und über 510b in der zweiten Region 506 und dritten Region 508 angeordnet werden.
In Schritt 806 werden ein Auswahl-Gate 516 und ein Logik-Gate 518 aus der ersten Gate-Leiter-Schicht 512 definiert. Gemäß verschiedenen Ausführungsformen kann dies durch Ausbilden einer Maske 514a in der ersten Region 504 über der ersten Gate-Leiter-Schicht 512 und Ausbilden einer Maske 514b über der ersten Gate-Leiter-Schicht 512 vollzogen werden. Die Masken 514a und 514b können verwendet werden, um das Auswahl-Gate bzw. Logik-Gate zu definieren, da die erste Gate-Leiter-Schicht 512 maskiert ist.
In Schritt 808 wird ein Ladungseinfang-Dielektrikum 522 auf der Vorrichtung 500 ausgebildet. Gemäß verschiedenen Ausführungsformen kann das Ladungseinfang-Dielektrikum über alle drei Regionen 504, 506 und 508 der Vorrichtung 500 ausgebildet werden. Zusätzlich kann das Ladungseinfang-Dielektrikum aus einem oder mehreren dielektrischen Schichten ausgebildet sein. Zum Beispiel kann das Ladungseinfang-Dielektrikum 522 eine erste dielektrische Schicht 522a, eine Nitridschicht 522b und eine zweite dielektrische Schicht 522c beinhalten. Unabhängig von der spezifischen Zusammensetzung des Ladungseinfang-Dielektrikums 522 enthält dieses vorzugsweise mindestens eine Ladungseinfang-Schicht, wie etwa Nitridschicht 522b. Das Ladungseinfang-Dielektrikum kann aus einem Nitrid, siliziumreichem Nitrid, ausgebildet sein und kann mehrere Schichten von unterschiedlichen Nitriden gemäß einigen Ausführungsformen umfassen. Vor dem Ausbilden des Ladungseinfang-Dielektrikums 522 ist es möglich, den Abschnitt des Dielektrikums 510a, der vom Auswahl-Gate 516 unabgedeckt belassen wurde, von der ersten Region zu entfernen.
In Schritt 810 kann das Ladungseinfang-Dielektrikum 522 von der dritten Region 508 entfernt werden. Gemäß verschiedenen Ausführungsformen kann der Abschnitt des Ladungseinfang-Dielektrikums 522, der zu entfernen ist, durch Maskieren und Ätzen entfernt werden, um die erste und zweite Region 504 und 508 abzudecken und das Ladungseinfang-Dielektrikum 522 und Gate-Dielektrikum 510c von der dritten Region zu entfernen.
In Schritt 812 kann eine zweite Gate-Leiter-Schicht 524 in allen drei Regionen 504, 506 und 508, zum Beispiel durch Abscheidung, angeordnet werden. Die zweite Gate-Leiter-Schicht 524 kann dünner als die erste Gate-Leiter-Schicht 512 sein.
In Schritt 814 kann eine Hartmaske eingesetzt werden, um die dritte Region 508 zu schützen. Die Hartmaske kann ein entsprechendes Material oder eine Kombination von Materialien, wie etwa amorphen Kohlenstoff, SiN, SiON, SiO2 oder eine Kombination davon, beinhalten. Als Beispiel, wie in 6A–6D gezeigt, wird amorpher Kohlenstoff als erste Hartmaskenschicht 542 über die gesamte Gate-Leiter-Schicht 524 abgeschieden, gefolgt von der Abscheidung von SiON als zweite Hartmaskenschicht 544. Ein Maskierschritt 546 wird verwendet, um die dritte Region abzudecken, und das SiON 544 in der ersten und zweiten Region 504 und 506 wird entfernt. Das SION 544 in der dritten Region wird als Maske verwendet, um den amorphen Kohlenstoff 542 in der dritten Region schützen und den amorphen Kohlenstoff 542 in der ersten und zweiten Region zu ätzen. Die Maskierschicht 546 wird ebenfalls während der Entfernung der Maske 542 in der ersten und zweiten Region entfernt. In diesem Schritt bleiben nur der amorphe Kohlenstoff 542 und das SiON 544 in der dritten Region erhalten.
In Schritt 816 kann die zweite Gate-Leiter-Schicht 524 dann entfernt werden (z. B. geätzt), um ein zweites Logik-Gate 526 in der dritten Region 508 unter Verwendung der Maskierschicht 536 zu definieren. Zusätzlich kann ein Speicher-Gate 528 aus der zweiten Gate-Leiter-Schicht 524 definiert werden. Vorzugsweise ist das Speicher-Gate 528 an der Seitenwand des Auswahl-Gates 516 ausgebildet und ist vom Auswahl-Gate 516 durch das Ladungseinfang-Dielektrikum 522 getrennt. Zusätzlich ist das Speicher-Gate 528 vom Substrat 502 durch das Ladungseinfang-Dielektrikum 522 getrennt. Zusammen bilden das Auswahl-Gate 516, Ladungseinfang-Dielektrikum und das Speicher-Gate 528 eine nichtflüchtige Split-Gate-Speicherzelle 532. Zusätzlich, da das Speicher-Gate 528 und das Logik-Gate 526 aus der gleichen Schicht des Gate-Leiters 524 ausgebildet wurden, ist die Höhe von Gate 526 im Wesentlichen die gleiche wie die Breite des Speicher-Gates 528 an dessen Basis. Gleichermaßen, da Auswahl-Gate 516 und erstes Logik-Gate 518 aus der gleichen Schicht des Gate-Leiters 512 ausgebildet wurden, weisen sie im Wesentlichen die gleiche Höhe auf, gemäß verschiedenen Ausführungsformen.
9 ist ein Flussdiagramm, das ein Verfahren 900 zum Herstellen einer Halbleitervorrichtung 500 gemäß verschiedenen Ausführungsformen veranschaulicht. Das Verfahren 900 wird mit Bezug auf 6A–6D beschrieben. Wie in 9 gezeigt, kann eine Hartmaskenschicht 542 in Schritt 902 auf der 524 Gate-Leiter-Schicht ausgebildet werden. Eine zweite Hartmaskenschicht 544 kann in Schritt 904 ausgebildet werden. In Schritt 906 wird die dritte Region 508 der Maske 546 maskiert. Wie in 6A gezeigt, deckt die Maske 546 die Gesamtheit der dritten Region ab, aber dies muss nicht der Fall sein.
In Schritt 908 ist der Abschnitt der zweiten Hartmaske 544, der selbst von der Maske 546 nicht maskiert war, entfernt worden, z. B. durch Ätzung. Es kann auch ein anschließender Ätzschritt eingesetzt werden, um den Abschnitt der ersten Hartmaske 542 von der ersten und zweiten Region unter Verwendung der restlichen Hartmaske 544 in der dritten Region zu entfernen. Die Maskenschicht 546 wird auch entweder im gleichen Schritt oder vor der Entfernung von 542 in der ersten und zweiten Region entfernt. In diesem Schritt bleibt nur die Hartmaske 542 und 544 der dritten Region erhalten.
In Schritt 910 wird die Logik-Gate-Maske 536 über den restlichen Hartmaskenschichten 542 und 544 in der dritten Region 508 ausgebildet. Die Abschnitte des zweiten Gate-Leiters 524, die in der ersten Region 504 und in der zweiten Region 506 angeordnet sind, bleiben unmaskiert und können in späteren zum Beispiel in 5H illustrierten Schritten entfernt werden.
10 ist ein Flussdiagramm, das ein Verfahren 1000 zum Herstellen einer Halbleitervorrichtung 500 gemäß verschiedenen Ausführungsformen der Erfindung veranschaulicht. Ähnlich wie die Beschreibung der Verfahren 700 und 800 wird das Verfahren 1000 zum besseren Verständnis mit gleichzeitigem Bezug auf 5A–5J beschrieben. Es sollte jedoch verstanden werden, dass das Verfahren 1000 so nicht auf die in 5A–5J veranschaulichten Ausführungsformen beschränkt ist.
Wie in 10 gezeigt, wird in Schritt 1002 ein Gate-Dielektrikum ausgebildet. Gemäß verschiedenen Ausführungsformen wird das Gate-Dielektrikum 510b auf der gesamten Oberfläche der Halbleitervorrichtung 500 ausgebildet. Ein Maskier- und Ätzschritt wird durchgeführt, um das Gate-Dielektrikum 510b von der ersten Region 504 zu entfernen, und gefolgt von Gate-Dielektrikum-Aufwachsen 510a in der ersten Region 504. In diesem Schritt weisen sowohl die zweite Region 506 als auch die dritte Region 508 das Gate-Dielektrikum 510b auf, während die erste Region 504 das Gate-Dielektrikum 510a aufweist. Zum Beispiel kann ein Gate-Dielektrikum 510a in einer ersten Region 504 der Halbleitervorrichtung 500 ausgebildet werden, kann ein Gate-Dielektrikum 510b in einer zweiten Region 506 der Halbleitervorrichtung 500 ausgebildet werden und kann kein Gate-Dielektrikum in einer dritten Region 508 der Halbleitervorrichtung ausgebildet werden. Gemäß einigen Ausführungsformen kann jedoch ein Gate-Dielektrikum in allen von der ersten Region 504, der zweiten Region 506 und der dritten Region 508 ausgebildet werden.
In Schritt 1004 wird eine erste Schicht von Gate-Leiter 512 auf der Halbleitervorrichtung 500 angeordnet. Wie oben erwähnt, kann die erste Schicht von Gate-Leiter 512 unter Verwendung eines entsprechenden Verfahrens, wie etwa Abscheidung, angeordnet werden. Gemäß einigen Ausführungsformen kann die Gate-Leiter-Schicht 512 konform über die bereits ausgebildeten Strukturen angeordnet werden. Zum Beispiel kann die Gate-Leiter-Schicht 512 konform über dem Gate-Dielektrikum 510a in der ersten Region 504 und über 510b in der zweiten Region 506 angeordnet werden. Falls in der dritten Region 508 kein Gate-Dielektrikum ausgebildet worden ist, dann kann die Gate-Leiter-Schicht 512 direkt auf dem Substrat 502 in der dritten Region 508 angeordnet werden. Falls jedoch in der dritten Region 508 ein Gate-Dielektrikum 510c ausgebildet worden ist, dann wird die Gate-Leiter-Schicht 512 über dem Gate-Dielektrikum 510c angeordnet.
In Schritt 1006 werden ein Auswahl-Gate 516 und ein Logik-Gate 518 aus der ersten Gate-Leiter-Schicht 512 definiert. Gemäß verschiedenen Ausführungsformen kann dies durch Ausbilden einer Maske 514a in der ersten Region 504 über der ersten Gate-Leiter-Schicht 512 und Ausbilden einer Maske 514b über der ersten Gate-Leiter-Schicht 512 vollzogen werden. Die Masken 514a und 514b können verwendet werden, um das Auswahl-Gate bzw. Logik-Gate zu definieren, da die erste Gate-Leiter-Schicht 512 maskiert ist.
In Schritt 1008 wird ein Ladungseinfang-Dielektrikum 522 auf der Vorrichtung 500 ausgebildet. Gemäß verschiedenen Ausführungsformen kann das Ladungseinfang-Dielektrikum über alle drei Regionen 504, 506 und 508 der Vorrichtung 500 ausgebildet werden. Zusätzlich kann das Ladungseinfang-Dielektrikum aus einem oder mehreren dielektrischen Schichten ausgebildet sein. Zum Beispiel kann das Ladungseinfang-Dielektrikum 522 eine erste dielektrische Schicht 522a, eine Nitridschicht 522b und eine zweite dielektrische Schicht 522c beinhalten. Unabhängig von der spezifischen Zusammensetzung des Ladungseinfang-Dielektrikums 522 enthält dieses vorzugsweise mindestens eine Ladungseinfang-Schicht, wie etwa Nitridschicht 522b. Das Ladungseinfang-Dielektrikum kann aus einem Nitrid, siliziumreichem Nitrid, ausgebildet sein und kann mehrere Schichten von unterschiedlichen Nitriden gemäß einigen Ausführungsformen umfassen. Vor dem Ausbilden des Ladungseinfang-Dielektrikums 522 ist es möglich, den Abschnitt des Dielektrikums 510a, der vom Auswahl-Gate 516 unabgedeckt belassen wurde, von der ersten Region zu entfernen.
In Schritt 1010 kann das Ladungseinfang-Dielektrikum 522 von der dritten Region 508 entfernt werden. Gemäß verschiedenen Ausführungsformen kann der Abschnitt des Ladungseinfang-Dielektrikums 522, der zu entfernen ist, durch Maskieren und Ätzen entfernt werden, um die erste und zweite Region 504 und 508 abzudecken und das Ladungseinfang-Dielektrikum 522 und Gate-Dielektrikum 510c von der dritten Region 508 zu entfernen.
In Schritt 1012 kann eine zweite Gate-Leiter-Schicht 524 in allen drei Regionen 504, 506 und 508, zum Beispiel durch Abscheidung, angeordnet werden. Die zweite Gate-Leiter-Schicht 524 kann dünner als die erste Gate-Leiter-Schicht 512 sein.
In Schritt 1014 kann ein Hartmaskenstapel eingesetzt werden, um die dritte Region 508 zu schützen. Die Hartmaske kann ein entsprechendes Material oder eine Kombination von Materialien, wie etwa amorphen Kohlenstoff, SiN, SiON, SiO2 oder eine Kombination davon, beinhalten. Als Beispiel, wie in 6A–6D gezeigt, wird SiN als erste Hartmaskenschicht 542 über die gesamte zweite Gate-Leiter-Schicht 524 abgeschieden, gefolgt von der Abscheidung einer zweiten Hartmaskenschicht 544 aus SiO2. Ein Maskierschritt 546 wird verwendet, um die dritte Region abzudecken und das SiO2 544 in der ersten und zweiten Region zu entfernen. Nach der Entfernung der Maskierschicht 546 kann die Hartmaske 542 in der ersten und zweiten Region 504 und 506 unter Verwendung der restlichen Maske 544 in der dritten Region entfernt werden. In diesem Schritt bleibt nur der Hartmaskenstapel 542 und 544 in der dritten Region 508 erhalten.
Die zweite Gate-Leiter-Schicht 524 kann dann in Schritt 1016 entfernt werden (z. B. geätzt), um ein zweites Logik-Gate 526 in der dritten Region 508 zu definieren.
Gemäß Ausführungsformen wird das zweite Logik-Gate 526 durch Ausbilden einer Logik-Gate-Maske 536 über den restlichen Hartmaskenschichten 542 und 544 in der dritten Region 508 definiert. Zusätzlich kann ein Speicher-Gate 528 aus der zweiten Gate-Leiter-Schicht 524 definiert werden. Vorzugsweise ist das Speicher-Gate 526 an der Seitenwand des Auswahl-Gates 516 ausgebildet und ist vom Auswahl-Gate 516 durch das Ladungseinfang-Dielektrikum 522 getrennt. Zusätzlich ist das Speicher-Gate 526 vom Substrat 503 durch das Ladungseinfang-Dielektrikum 522 getrennt. Zusammen bilden das Auswahl-Gate 516, Ladungseinfang-Dielektrikum und das Speicher-Gate 526 eine nichtflüchtige Split-Gate-Speicherzelle 532. Zusätzlich, da das Speicher-Gate 528 und das Logik-Gate 526 aus der gleichen Schicht des Gate-Leiters 524 ausgebildet wurden, ist die Höhe von Gate 526 im Wesentlichen die gleiche wie die Breite des Speicher-Gates 528 an dessen Basis. Gleichermaßen, da Auswahl-Gate 516 und Gate 518 aus der gleichen Schicht des Gate-Leiters 512 ausgebildet wurden, weisen sie im Wesentlichen die gleiche Höhe auf, gemäß verschiedenen Ausführungsformen.
Es ist nachvollziehbar, dass der Teilabschnitt detaillierte Beschreibung und nicht die Teilabschnitte Übersicht und Zusammenfassung zur Interpretation der Ansprüche zu verwenden sind. Die Teilabschnitte Übersicht und Zusammenfassung können eine oder mehrere, aber nicht alle beispielhaften Ausführungsformen der vorliegenden Erfindung darlegen, wie von dem/den Erfinder(n) vorgesehen, und es ist somit nicht beabsichtigt, die vorliegende Erfindung und die angefügten Ansprüche auf irgendeine Weise zu beschränken.
Ausführungsformen der vorliegenden Erfindung sind vorstehend mit (der) Hilfe von Funktionsblöcken beschrieben worden, die die Implementierung von spezifizierten Funktionen und Beziehungen von diesen illustrieren. Die Grenzen dieser Funktionsblöcke wurden hier willkürlich definiert für die Zweckmäßigkeit der Beschreibung. Es können alternative Grenzen definiert werden, solange die spezifizierten Funktionen und Beziehungen davon angemessen durchgeführt werden.
Die oben stehende Beschreibung der spezifischen Ausführungsformen offenbart so vollständig die allgemeinen Eigenschaften der Erfindung, dass Andere durch die Verwendung des Wissens aus dem Stand der Technik diese spezifischen Ausführungsformen leicht ändern und/oder für verschiedene Anwendungen anpassen können, ohne sich von dem allgemeinen Konzept der vorliegenden Erfindung zu entfernen. Daher sind solche Anpassungen und Änderungen bestimmungsgemäß in der Bedeutung und im Umfang von Äquivalenten der offenbarten Ausführungsformen, basierend auf der hierin präsentierten Lehre und Anleitung, eingeschlossen. Es ist verständlich, dass die hierin verwendete Ausdrucksweise oder Terminologie nur zum Zwecke der Beschreibung und nicht zur Begrenzung dient, so dass die Terminologie oder Ausdrucksweise der vorliegenden Patentschrift durch den Fachmann angesichts der vorliegenden Lehren und Anleitung zu interpretieren ist.
Die Breite und der Schutzbereich der vorliegenden Erfindung sollten durch die oben beschriebenen beispielhaften Ausführungsformen in keiner Weise beschränkt werden, sondern sollten nur gemäß den folgenden Ansprüchen und ihrer Äquivalente definiert werden.

Claims

Ein Verfahren zum Herstellen einer Halbleitervorrichtung, die eine erste Region, eine zweite Region und eine dritte Region umfasst, das Folgendes beinhaltet: Ausbilden eines Auswahl-Gates in der ersten Region; Ausbilden eines ersten Logik-Gates in der zweiten Region; Anordnen eines Ladungseinfang-Dielektrikums; Entfernen des Ladungseinfang-Dielektrikums von der dritten Region; Anordnen einer Gate-Leiter-Schicht; und Ätzen der Gate-Leiter-Schicht, um ein Speicher-Gate an einer Seitenwand des Auswahl-Gates und ein zweites Logik-Gate in der dritten Region zu definieren.
Verfahren gemäß Anspruch 1, das ferner Folgendes beinhaltet: Ausbilden eines ersten Logik-Gate-Dielektrikums; Entfernen des ersten Gate-Dielektrikums von der ersten Region; Ausbilden eines Auswahl-Gate-Dielektrikums in der ersten Region; und Entfernen des Auswahl-Gate-Dielektrikums, das vom Auswahl-Gate in der ersten Region unabgedeckt ist.
Verfahren gemäß Anspruch 1, das ferner das Entfernen des ersten Gate-Dielektrikums von der dritten Region beinhaltet.
Verfahren gemäß Anspruch 1, das ferner das Anordnen einer Hartmaskenschicht über der Gate-Leiter-Schicht beinhaltet.
Verfahren gemäß Anspruch 4, wobei die Maskenschicht amorphen Kohlenstoff, Siliziumnitrid, Siliziumoxinitrid, Siliziumdioxid oder eine Kombination davon beinhaltet.
Verfahren gemäß Anspruch 1, das ferner das Entfernen der Gate-Leiter-Schicht und des Ladungseinfang-Dielektrikums von der zweiten Region beinhaltet.
Verfahren gemäß Anspruch 1, wobei das Auswahl-Gate und das erste Logik-Gate durch Ätzen der gleichen Schicht des Gate-Leiters ausgebildet werden.
Verfahren gemäß Anspruch 1, das ferner das Ausbilden eines Gate-Dielektrikums in der ersten Region und das Ausbilden eines Gate-Dielektrikums in der zweiten Region vor dem Ausbilden eines von dem Auswahl-Gate und dem ersten Logik-Gate beinhaltet.
Verfahren gemäß Anspruch 8, das ferner das Ausbilden eines Gate-Dielektrikums in der dritten Region nach dem Entfernen des Ladungseinfang-Dielektrikums von der dritten Region beinhaltet.
Verfahren gemäß Anspruch 9, wobei mindestens zwei des Gate-Dielektrikums in der ersten Region, des Gate-Dielektrikums in der zweiten Region und des Gate-Dielektrikums in der dritten Region unterschiedliche Dicken aufweisen.
Verfahren gemäß Anspruch 1, wobei die Gate-Leiter-Schicht so geätzt ist, dass der Gate-Leiter von einer zweiten Seitenwand des Auswahl-Gates entfernt wird.
Verfahren gemäß Anspruch 1, wobei das Speicher-Gate und das zweite Logik-Gate im Wesentlichen die gleiche Dicke aufweisen.
Verfahren gemäß Anspruch 1, wobei das Ladungseinfang-Dielektrikum eine Nitridschicht beinhaltet, die zwischen zwei Schichten Siliziumdioxid eingeschoben ist.
Verfahren gemäß Anspruch 1, wobei das Ätzen der Gate-Leiter-Schicht Folgendes beinhaltet: Ausbilden einer ersten Hartmaskenschicht über der Gate-Leiter-Schicht; Ausbilden einer zweiten Hartmaskenschicht über der ersten Hartmaskenschicht; Maskieren der ersten und zweiten Hartmaskenschicht in der dritten Region; und Entfernen der ersten und zweiten Hartmaskenschicht von der ersten und zweiten Region.
Eine Halbleitervorrichtung, die Folgendes beinhaltet: ein Auswahl-Gate, das in einer ersten Region ausgebildet ist; ein erstes Logik-Gate, das in einer zweiten Region ausgebildet ist; ein zweites Logik-Gate, das in einer dritten Region ausgebildet ist; und ein Speicher-Gate, das an einer Seitenwand des Auswahl-Gates ausgebildet ist und eine Breite aufweist, die im Wesentlichen ähnlich der Breite des zweiten Logik-Gates ist.
Halbleitervorrichtung gemäß Anspruch 15, wobei das Auswahl-Gate und das erste Logik-Gate im Wesentlichen die gleiche Dicke besitzen.
Halbleitervorrichtung gemäß Anspruch 15, die ferner ein Auswahl-Gate-Dielektrikum, das in der ersten Region ausgebildet ist, und ein erstes Logik-Gate-Dielektrikum, das in der zweiten Region ausgebildet ist, beinhaltet.
Halbleitervorrichtung gemäß Anspruch 15, wobei das Auswahl-Gate-Dielektrikum eine andere Dicke als das erste Logik-Gate-Dielektrikum besitzt.
Halbleitervorrichtung gemäß Anspruch 18, die ferner ein zweites Logik-Gate-Dielektrikum, das in der dritten Region ausgebildet ist, beinhaltet, wobei das zweite Logik-Gate-Dielektrikum eine andere Dicke als eines von dem Auswahl-Gate-Dielektrikum und dem ersten Logik-Gate-Dielektrikum aufweist.
Halbleitervorrichtung gemäß Anspruch 15, die ferner ein Ladungseinfang-Dielektrikum beinhaltet, das unterhalb des Speicher-Gates und zwischen dem Speicher-Gate und der Seitenwand des Auswahl-Gates angeordnet ist.
Halbleitervorrichtung gemäß Anspruch 20, wobei das Ladungseinfang-Dielektrikum eine Nitridschicht beinhaltet, die zwischen zwei Schichten Siliziumdioxid eingeschoben ist.
Halbleitervorrichtung gemäß Anspruch 15, wobei das zweite Logik-Gate dünner als das erste Logik-Gate ist.
Halbleitervorrichtung gemäß Anspruch 15, wobei das Auswahl-Gate und das erste Logik-Gate eine erste Gate-Leiter-Schicht beinhalten.
Halbleitervorrichtung gemäß Anspruch 23, wobei die erste Gate-Leiter-Schicht eine einzelne Schicht Poly beinhaltet.
Halbleitervorrichtung gemäß Anspruch 15, wobei das Speicher-Gate und das zweite Logik-Gate eine zweite Gate-Leiter-Schicht beinhalten.
Halbleitervorrichtung gemäß Anspruch 25, wobei die zweite Gate-Leiter-Schicht eine einzelne Schicht Poly beinhaltet.