DE102015015854A1 - Ferroelektrische Multi-Level-Speicherzelle für eine integrierte Schaltung - Google Patents

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Abstract

Eine integrierte Schaltung weist eine ferroelektrische Speicherzelle auf. Die ferroelektrische Speicherzelle weist einen ferroelektrischen Schichtstapel auf, der mindestens eine Oxidschicht aus ferroelektrischem Material umfasst. Jede der Oxidschichten aus ferroelektrischem Material weist ein ferroelektrisches Material auf, das sich wenigstens teilweise in einem ferroelektrischen Zustand befindet. Der ferroelektrische Schichtstapel umfasst mindestens zwei ferroelektrische Domänen. Ferner ist die Spannung, die an den Schichtstapel anzulegen ist, um die Polarisationsumkehr auszulösen, für die einzelnen Domänen unterschiedlich, so dass die Polarisationsumkehr einzelner Domänen der Gesamtheit ferroelektrischer Domänen innerhalb des ferroelektrischen Materials erzielt werden kann.

Description

  • HINTERGRUND
  • Viele elektronische Bauelemente und Systeme besitzen die Fähigkeit, Informationen in einer Speicherstruktur zu speichern und daraus abzurufen. In derartigen Systemen wird eine Anzahl verschiedener Speicherstrukturen genutzt. Ein bekannter flüchtiger Speicher ist eine DRAM-Struktur, die eine Datenspeicherung mit hoher Geschwindigkeit und hoher Kapazität erlaubt. Einige Beispiele für nicht-flüchtige Speicherstrukturen sind u. a. ROM, Flash-Strukturen, ferroelektrische Strukturen (z. B. FeRAM- und FeFET-Bauelemente) sowie MRAM-Strukturen.
  • Hinsichtlich der ferroelektrischen (FE) Struktur können diese Strukturen in Form eines Kondensators (z. B. eines FeRAM) oder eines Transistors (FeFET) vorliegen, in denen Informationen als ein bestimmter Polarisationszustand des ferroelektrischen Materials innerhalb der Struktur gespeichert werden können. Das ferroelektrische Material, das genutzt werden kann, ist Hafniumdioxid oder Zirconiumdioxid oder ein Mischkristall aus beiden Übergangsmetalloxiden. Im Falle reinen Hafniumoxids kann die Restpolarisation durch eine bestimmte Menge von Dotierstoffspezies verbessert werden, die während der Abscheidung in die HfO2-Schicht eingebunden werden muss.
  • Das ferroelektrische Material ist dafür vorgesehen, das Gate-Oxid eines Transistors oder das Dielektrikum eines Kondensators teilweise oder vollständig zu ersetzen. Das Umschalten wird durch Anlegen eines elektrischen Feldes über eine Spannung zwischen Transistor-Gate und Transistorkanal bewirkt. Genauer bewirkt bei n-Kanal-Transistoren das ferroelektrische Umschalten nach Anlegen eines ausreichend hohen positiven Spannungspulses eine Verlagerung der Schwellenspannung hin zu geringeren oder negativen Schwellenspannungswerten. Bei p-Kanal-Transistoren bewirkt ein negativer Spannungspuls eine Verlagerung der Schwellenspannung hin zu positiveren Schwellenspannungswerten.
  • FeFET-Speicher weisen eine Reihe von Vorteilen gegenüber anderen Flash-Speicherbauelementen auf. Sie bieten im Allgemeinen schnellere Lese- und Schreibzugriffszeiten und geringeren Stromverbrauch während des Schreibvorgangs aufgrund der unterschiedlichen physikalischen Speichermechanismen. Des Weiteren lassen sie sich vergleichsweise einfach in High-k-Metal-Gate-(HKMG-)CMOS-Technologie integrieren. Diese und andere Vorteile sind möglicherweise eine Erklärung für die zunehmende Beliebtheit von FeFET-Speichern für eingebettete Speicher sowie für eigenständige Anwendungen, die in Vorrichtungen wie Speicherkarten, USB-Sticks, Mobiltelefonen, digitalen Kameras, Massespeichergeräten, MP3-Playern und dergleichen zur Anwendung kommen.
  • Die Bitdichte pro Fläche eines Speichers wird durch drei Parameter bestimmt: die Größe der Speicherzelle, die Effizienz der Speichermatrix, bei der es sich um das Verhältnis zwischen Speichermatrixfläche und Chipgesamtfläche einschließlich der Ansteuerungsschaltung handelt, und die Anzahl von Bits, die in jeder der Speicherzellen gespeichert werden. Im Gegensatz zu einem SLC-Speicher, der nur ein Bit pro Zelle speichern kann, hat ein MLC-Speicher die Fähigkeit, mehr als ein Bit an Daten pro Zelle zu speichern. In einer MLC-Flash-Zelle werden die Daten typischerweise in Form von 4 oder 8 unterscheidbaren Schwellenspannungshöhen gespeichert, woraus sich zwei oder drei Bits pro Zelle ergeben.
  • KURZDARSTELLUNG
  • Gemäß hierin beschriebenen Ausführungsformen umfasst ein integrierter Schaltkreis eine ferroelektrische Speicherzelle. Die ferroelektrische Speicherzelle umfasst einen ferroelektrischen Schichtstapel. Der Schichtstapel umfasst ein ferroelektrisches Material, das sich zumindest teilweise in einem ferroelektrischen Zustand befindet. Das ferroelektrische Material umfasst ferner mehrere ferroelektrische Domänen mit unterschiedlichen Spannungen zur Erreichung des Koerzitivfeldes. Daher unterscheidet sich die Spannung, die angelegt werden muss, um eine Polarisationsumkehr in einem ersten Anteil der Gesamtheit aller Domänen auszulösen, von der Spannung, die angelegt werden muss, um eine Polarisationsumkehr in einem zweiten Anteil der Gesamtheit aller Domänen auszulösen. Auf diese Weise können mehr als zwei Polarisationszustände in dem ferroelektrischen Schichtstapel ausgelöst werden.
  • Zweite Option: die ferroelektrische Speicherzelle umfasst einen Schichtstapel, der eine erste Oxidschicht aus ferroelektrischem Material und mindestens eine zweite Oxidschicht aus ferroelektrischem Material umfasst. Jede der Oxidschichten umfasst ein ferroelektrisches Material, das sich wenigstens teilweise in einem ferroelektrischen Zustand befindet. Die erste Oxidschicht aus ferroelektrischem Material und die zweite Oxidschicht aus ferroelektrischem Material sind in einer Mehrschichtstruktur angeordnet und können direkt aufeinander abgeschieden sein oder können durch eine dritte Schicht getrennt sein, die ein leitendes oder ein isolierendes Material sein kann. Ferner umfasst das ferroelektrische Material der ersten Oxidschicht aus ferroelektrischem Material eine Spannung zur Erreichung des Koerzitivfeldes, die sich von der Spannung zur Erreichung des Koerzitivfeldes der Oxidschicht aus ferroelektrischem Material unterscheidet. Im Falle mehrerer Oxidschichten aus ferroelektrischem Material umfasst jede der Schichten eine Spannung zur Erreichung des Koerzitivfeldes, die sich von der Spannung zur Erreichung des Koerzitivfeldes der anderen ferroelektrischen Speicherschichten unterscheidet.
  • Dritte Option: die ferroelektrische Speicherzelle umfasst einen Schichtstapel, der eine erste Oxidschicht aus ferroelektrischem Material und eine zweite Oxidschicht aus ferroelektrischem Material umfasst. Jede der Schichten umfasst ein ferroelektrisches Material, das sich wenigstens teilweise in einem ferroelektrischen [sic] befindet. Die erste Oxidschicht aus ferroelektrischem Material und die zweite Oxidschicht aus ferroelektrischem Material sind in einer Mehrschichtstruktur angeordnet und durch eine dritte Schicht getrennt, die ein leitendes Material ist. Ferner ist nach dem Strukturieren beider ferroelektrischen Schichten der kapazitive Spannungsteiler zwischen den beiden Speicherschichten derart ausbalanciert, dass die beiden Oxidschichten aus ferroelektrischem Material bei unterschiedlichen an die Schichtstapelstruktur angelegten Spannungen eine Umschaltung der ferroelektrischen Polarisation erfahren.
  • Gemäß anderen hierin beschriebenen Ausführungsformen umfasst ein Verfahren zum Programmieren einer ferroelektrischen Speicherzelle, wobei der ferroelektrische Speicher eine ferroelektrische Speicherzelle und eine Spannungsquelle, umfassend einen ferroelektrischen Schichtstapel, zum Anlegen einer Spannung an den ferroelektrischen Schichtstapel umfasst, das Anlegen einer Schreibspannungspulssequenz an den ferroelektrischen Schichtstapel über eine Spannungsquelle. Die Schreibspannungspulssequenz umfasst das Anlegen eines Pulses mit einer Amplitude, die gleich der oder höher als die Spannung zur Erreichung des Koerzitivfeldes mit einem Wert von UC ist, der geeignet ist, eine Polarität mindestens eines ersten Anteils von Domänen des ferroelektrischen Schichtstapels zu ändern, wohingegen ein zweiter Anteil von Domänen unbeeinflusst bleiben kann, und UC ist die Spannung zur Erreichung des Koerzitivfeldes, die zum Umschalten der Polarisation des ersten Anteils von Domänen in die entgegengesetzte Richtung nötig ist.
  • Zweite Option: ein Verfahren zum Programmieren einer ferroelektrischen Speicherzelle, wobei der ferroelektrische Speicher eine ferroelektrische Speicherzelle und eine Spannungsquelle, umfassend eine erste und mindestens eine zweite Oxidschicht aus ferroelektrischem Material, zum Anlegen einer Spannung an die ferroelektrische Speicherzelle umfasst, umfasst das Anlegen einer Schreibspannungspulssequenz an den ferroelektrischen Schichtstapel über die Spannungsquelle. Die Schreibspannungspulssequenz umfasst das Anlegen eines Pulses mit einer Amplitude, die gleich der oder höher als die Spannung zur Erreichung des Koerzitivfeldes mit einem Wert von UC ist, der geeignet ist, eine Polarität der ersten Oxidschicht aus ferroelektrischem Material zu ändern, wohingegen die Polarität der zweiten Oxidschicht aus ferroelektrischem Material unbeeinflusst bleibt, und UC ist die Spannung zur Erreichung des Koerzitivfeldes, die zum Umschalten der Polarisation der Oxidschicht aus ferroelektrischem Material in die entgegengesetzte Richtung nötig ist. Ferner umfasst die Schreibspannungspulssequenz das Anlegen eines Pulses mit einer Amplitude, die gleich der oder höher als die Spannung zur Erreichung des Koerzitivfeldes mit einem Wert von UCmax ist, der geeignet ist, die Polarität aller Domänen des ferroelektrischen Schichtstapels zu ändern.
  • Die vorangegangenen und noch weitere Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung erschließen sich aus der Betrachtung ihrer folgenden detaillierten Beschreibung, insbesondere in Verbindung mit den dazugehörigen Zeichnungen, wobei gleichartige Bezugszeichen in den verschiedenen Figuren zur Kennzeichnung gleichartiger Komponenten benutzt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1a stellt eine Querschnittsansicht eines Ausführungsbeispiels für eine Metall-Ferroelektrikum-Halbleiter-(MFS-)Struktur dar, wobei die ferroelektrische Schicht mehrere Domänen umfasst.
  • 1b bildet eine Querschnittsansicht eines Ausführungsbeispiels für eine Metall-Ferroelektrikum-Metall-(MFM-)Struktur ab, wobei die ferroelektrische Schicht mehrere Domänen umfasst.
  • 1c bildet eine Querschnittsansicht eines Ausführungsbeispiels für eine Metall-Ferroelektrikum-Halbleiter-(MFS-)Struktur ab, die eine FeFET-Struktur darstellt, bei der die Gate-, Source-, Drain- und Bulk-Anschlüsse mit Spannungsquellen verbunden sind, die die Spannungen VG, VS, VD bzw. VB anlegen.
  • 1d bildet eine Querschnittsansicht eines Ausführungsbeispiels für eine Metall-Ferroelektrikum-Metall-(MFM-)Struktur ab, die einen Speicherkondensator einer FRAM-Speicherzelle darstellt, bei der die Anschlüsse mit der BL bzw. einem Zugriffstransistor verbunden sind. Der Zugriffstransistor ist mit einer WL und einer SL in einer Speichermatrix verbunden.
  • 2a bildet eine Querschnittsansicht eines Ausführungsbeispiels für eine Metall-Ferroelektrikum-Halbleiter-(MFS-)Struktur ab, mit zwei aufeinandergestapelten ferroelektrischen Schichten.
  • 2b bildet eine Querschnittsansicht eines Ausführungsbeispiels für eine Metall-Ferroelektrikum-Metall-(MFM-)Struktur ab, mit zwei aufeinandergestapelten ferroelektrischen Schichten.
  • 3a bildet eine Querschnittsansicht einer Zellenstruktur ab, mit zwei ferroelektrischen Schichten mit unterschiedlicher Fläche, die in den Gate-Stapel eingebettet und durch eine floatende (engl.: floating) leitende Schicht getrennt sind.
  • 3b bildet eine Querschnittsansicht einer MFMFM-Struktur ab, bei der zwei ferroelektrische Schichten unterschiedlicher Längen durch eine floatende leitende Schicht getrennt sind.
  • 4 bildet eine Querschnittsansicht einer Zellenstruktur ab, die aus zwei MFS-Strukturen mit unterschiedlichen Gate-Längen besteht. Die zwei Gates sind mit derselben Elektrode verbunden.
  • 5 bildet eine Querschnittsansicht einer 3D-Zellenstruktur ab, die eine Vielzahl von Gate-Schichten umfasst, welche durch Isolierschichten getrennt sind, umfassend Transistorkanalsäulen, die aus einem Halbleitermaterial bestehen, und einen ferroelektrischen Schichtstapel umfassend, der die Transistorkanalsäulen umgibt.
  • 6a bildet die Betriebsbedingungen zum Beschreiben und Lesen einer ferroelektrischen Speicherzelle mit mehreren Domänen ab.
  • 6b bildet ein Zustandsdiagramm zum Betreiben einer ferroelektrischen Zellstruktur mit zwei Domänen ab.
  • DETAILLIERTE BESCHREIBUNG
  • Gemäß hierin beschriebenen Ausführungsformen umfasst eine ferroelektrische Speicherzelle einer integrierten Schaltung eine Struktur, die ein ferroelektrisches Material beinhaltet, das mehrere ferroelektrische Domänen umfasst. Die einzelnen ferroelektrischen Domänen umfassen unterschiedliche Spannungen zur Erreichung des Koerzitivfeldes, so dass durch Anlegen einer Spannung an das Material, die größer als die Minimalspannung zur Erreichung des Koerzitivfeldes, aber kleiner als die Maximalspannung zur Erreichung des Koerzitivfeldes aller Domänen ist, ein erster Anteil von Domänen der Mehrzahl aller Domänen umgeschaltet werden kann.
  • Die ferroelektrische Speicherzellstruktur kann z. B. als Metall-Ferroelektrikum-Halbleiter-(MFS-)Struktur ausgebildet sein (z. B. bei FeFET-Strukturen), wie es in 1a dargestellt ist. Die ferroelektrische Speicherzelle kann auch als Metall-Ferroelektrikum-Metall-(MFM-)Struktur ausgebildet sein (z. B. bei FeRAM-Strukturen), wie es in der Querschnittsansicht von 1b dargestellt ist.
  • In Bezug auf die Querschnittsansicht von 1a beinhaltet ein Ausführungsbeispiel einer MFS-Struktur 100 eine Auflagestruktur 101, die ein Trägermaterial wie beispielsweise eine Siliziumverbindung umfasst. Über der Schicht 101 kann eine Grenzflächenschicht 105 ausgebildet sein, die aus jedem geeigneten Material bestehen kann, einschließlich – ohne Beschränkung darauf – SiO2 oder SiON oder eines anderen siliziumhaltigen Materials. Über der Schicht 105 oder direkt über der Schicht 101 ist eine Oxidschicht aus ferroelektrischem Material 103 ausgebildet. Die Oxidschicht aus ferroelektrischem Material umfasst unterschiedliche ferroelektrische Domänen 103a, 103b und 103c, die mit unterschiedlichen Körnern in einem polykristallinen Film deckungsgleich sein können. Jede der Domänen kann eine andere Spannung zur Erreichung des Koerzitivfeldes aufweisen, die aus einer anderen Kristallausrichtung des einzelnen Korns, einer anderen Eigenspannung, einer anderen Oberflächenspannung aufgrund unterschiedlicher Korngrößen oder unterschiedlicher Dotierstoffkonzentration oder von anderen Unterschieden in der physikalischen oder chemischen Zusammensetzung herrührt.
  • Der Begriff „ferroelektrisches Material” bezeichnet im Rahmen des Vorliegenden ein Material, das sich wenigstens teilweise in einem ferroelektrischen Zustand befindet. Zum Beispiel kann das ferroelektrische Material HfO2, ZrO2, ein beliebiges Verhältnis von Hf zu Zr in Kombination mit Sauerstoff (z. B. ZrxHf1-xO2, wobei x < 1) sowie Kombinationen davon umfassen.
  • Die Oxidschicht aus ferroelektrischem Material 103 bildet zusammen mit der Grenzflächenschicht 105 – sofern diese vorhanden ist – einen Schichtstapel 109. In einer hierin beschriebenen Ausführungsform stellt der Schichtstapel 109 eine Speicherschicht eines Speicherbauelements dar.
  • Die leitende Schicht 106 kann ein oder mehrere geeignete leitende Metalle umfassen, einschließlich – ohne Beschränkung darauf – Ti, TiN, TiSi, TiAlN, TaN, TaCN, TaSi, W, WSi, WN, Ru, RuO, Re, Pt, Ir, IrO, Ti, Ni, NiSi, Nb, Ga, GaN, C, Ge, Si, SiC oder GeSi. Es versteht sich, dass das Material der leitenden Schicht derart ausgewählt sein kann, dass die Austrittsarbeit des jeweiligen Materials die Spannung zur Erreichung des Koerzitivfeldes der benachbarten Oxidschicht aus ferroelektrischem Material auf eine Art und Weise beeinflusst, die für den Betrieb der ferroelektrischen Speicherzelle nützlich ist.
  • In Bezug auf die Querschnittsansicht von 1b beinhaltet ein anderes Ausführungsbeispiel einer MFM-Struktur 110 zwei leitende Strukturen 106a und 106b, wobei die leitende Schicht aus leitenden Materialien ausgebildet ist, wie sie hierin im Zusammenhang mit Schicht 106 beschrieben wurden. Ein ferroelektrischer Schichtstapel 109 ist so ausgebildet, dass er zwischen den beiden leitenden Strukturen 106a und 106b liegt. Der Schichtstapel 109 umfasst eine Oxidschicht aus ferroelektrischem Material 103, die zwischen den beiden leitenden Strukturen ausgebildet ist. Das ferroelektrische Material umfasst unterschiedliche ferroelektrische Domänen 103a–c, die mit unterschiedlichen Körnern in einem polykristallinen Film deckungsgleich sein können. Jede der Domänen kann eine andere Spannung zur Erreichung des Koerzitivfeldes aufweisen, die zum Beispiel – ohne Beschränkung darauf – aus einer anderen Kristallausrichtung des einzelnen Korns, einer anderen Eigenspannung, einer anderen Oberflächenspannung aufgrund unterschiedlicher Korngrößen oder unterschiedlicher Dotierstoffkonzentration herrührt.
  • Ein beispielhaftes Verfahren zum Bilden der MFS-Struktur von 1a wird im Weiteren beschrieben. Es wird eine Trägerstruktur 101 bereitgestellt, die eine Si-(Silizium-)Verbindung umfassen kann, wie beispielsweise SiGe-(Silizium-Germanium) oder Silizium auf einem Isolator (engl.: Silicon-On-Insulator, SOI). Es wird angemerkt, dass auch andere Halbleitermaterialien als Trägerstruktur 101 bereitgestellt werden können, einschließlich z. B. III–V-Halbleiterverbindungen wie GaAs oder ein anderes geeignetes Substratmaterial. Die Trägerstruktur 101 kann bereits bearbeitet worden sein, so dass sie bereits innerhalb der Trägerstruktur ausgebildete Komponenten und/oder andere Bauelemente beinhaltet.
  • Auf der Auflagestruktur 101 kann eine Grenzflächenschicht 105 ausgebildet sein, um die Qualität der Grenzfläche zwischen Transistorkanal und Gate-Oxid zu verbessern, die Anzahl von Ladungsfallen zu reduzieren oder chemische Reaktionen zwischen der Auflagestruktur 101 und der Oxidschicht aus ferroelektrischem Material 103 zu verhindern.
  • In Bezug auf die Querschnittsansicht von 1b kann in einem anderen Ausführungsbeispiel eine leitende Schicht 108 auf einer Auflagestruktur ausgebildet sein. Die leitende Schicht 108 kann ein oder mehrere geeignete leitende Metalle umfassen, einschließlich – ohne Beschränkung darauf – Ti, TiN, TiSi, TiAlN, TaN, TaCN, TaSi, W, WSi, WN, Ru, RuO, Re, Pt, Ir, IrO, Ti, Ni, NiSi, Nb, Ga, GaN, C, Ge, Si, SiC oder GeSi. Die leitende Schicht 108 kann unter Verwendung von Atomlagenabscheidung (engl.: Atomic Layer Deposition, ALD), metallorganischer Atomlagenabscheidung (MOALD), chemischer Dampfphasenabscheidung (engl.: Chemical Vapor Deposition, CVD), metallorganischer chemischer Dampfphasenabscheidung (MOCVD), physikalischer Dampfphasenabscheidung (PVD), Molekularstrahlepitaxie-Abscheidung (engl.: Molecular Beam Epitaxy, MBE), Sol-Gel-Verfahren oder einer anderen geeigneten Abscheidungstechnik, die die Bildung der Schicht ermöglicht, ausgebildet werden. Die Dicke der leitenden Schicht 108 kann im Bereich von 0,5 nm bis 10 nm oder 1 nm bis 300 nm liegen.
  • Die Oxidschicht aus ferroelektrischem Material 103 ist bei der MFS-Struktur von 1a auf der Grenzflächenschicht 105 oder direkt auf der Auflagestruktur 101 ausgebildet oder sie ist bei der MFM-Struktur von 1b auf der leitenden Schicht 108 ausgebildet. Die ferroelektrische Schicht 103 und die Grenzflächenschicht, sofern vorhanden, bilden den Schichtstapel 109. In jeder Ausführungsformen kann die Schicht 103 unter Verwendung von Atomlagenabscheidung (engl.: Atomic Layer Deposition, ALD), metallorganischer Atomlagenabscheidung (MOALD), chemischer Dampfphasenabscheidung (engl.: Chemical Vapor Deposition, CVD), metallorganischer chemischer Dampfphasenabscheidung (MOCVD), physikalischer Dampfphasenabscheidung (PVD), Molekularstrahlepitaxie-Abscheidung (engl.: Molecular Beam Epitaxy, MBE), Sol-Gel-Verfahren oder einer anderen geeigneten Abscheidungstechnik ausgebildet werden, die die Bildung der Schicht ermöglicht, die das ferroelektrische Material wie hierin beschrieben beinhaltet (d. h. Sauerstoff und Hf und/oder Zr), wobei das Aufwachsen der Schicht polykristallin sein sollte. Es kann jede geeignete Anzahl und Art von Präkursoren genutzt werden, um Elemente wie beispielsweise Hf und Zr unter Verwendung einer der hierin beschriebenen Abscheidungstechniken in die Schicht 103 einzubringen. Die Schicht 103 wird so ausgebildet, dass sie eine geeignete Dicke aufweist, z. B. im Bereich von etwa 2 nm bis 500 nm. In einem Ausführungsbeispiel kann die Dicke der Schicht 103 im Bereich von etwa 2 nm bis etwa 15 nm liegen.
  • Außerdem kann die Oxidschicht aus ferroelektrischem Material 103 so ausgebildet werden, dass sie zusätzlich zu dem ferroelektrischen Material Dotierstoffe oder weitere Additive beinhaltet, die die Kristallisation der Schicht 10 zu einem Zustand mit ferroelektrischen Eigenschaften unterstützen können. Die Additive können in den Präkursormaterialien enthalten sein, so dass sie z. B. während der Ausbildung der Schicht 103 aufgenommen werden. Alternativ können die Additive durch Ionenimplantation oder ein anderes geeignetes Verfahren in die ausgebildete Schicht eingebracht werden. Eine Konzentration der weiteren Additive innerhalb der Schicht kann innerhalb eines Bereichs von etwa 0,05 At.-% (Atomprozent, gemessen anhand des Verhältnisses von Additiv-Atomen zu Atomen des ferroelektrischen Materials) bis etwa 30 At.-%, innerhalb eines Bereichs von 0,05 At.-% bis etwa 10 At.-%, innerhalb eines Bereichs von etwa 0,05 At.-% bis etwa 5 At.-%, innerhalb eines Bereichs von etwa 0,5 At.-% bis etwa 3,5 At.-% oder eines Bereichs von etwa 1 At.-% bis etwa 3,5 At.-% eingestellt werden. Im Allgemeinen kann die Menge der weiteren Additive von der Dicke der Schicht 103 abhängen. Wird die Dicke der Schicht 103 erhöht, muss unter Umständen auch die Konzentration der weiteren Additive erhöht werden, um eine gewünschte Kristallisation mit ferroelektrischen Eigenschaften zu erreichen.
  • Innerhalb der Oxidschicht aus ferroelektrischem Material 103 können beliebige geeignete Additive bereitgestellt werden, einschließlich, – ohne Beschränkung darauf – eines oder mehrerer von C, Si, Al, Ge, Sn, Sr, Mg, Ca, Sr, Ba, Ti, Zr, Hf, Gd, Sc, La (z. B. Bereitstellen von Zr als Additiv in einer HfO2-Schicht), Ti und eines oder mehrerer der Seltenerdelemente (z. B. Y, Gd usw.). Insbesondere wurde festgestellt, dass bestimmte Additive mit einem Atomradius, der etwa gleich dem von Hf oder größer ist, besonders als Dotierstoffe zum Optimieren der ferroelektrischen (FE-)Eigenschaften der Oxidschicht aus ferroelektrischem Material 103 geeignet sind, wenn in der Schicht Hf verwendet wird. Im Gegensatz dazu können bestimmte Additive mit einem kleineren Atomradius als Hf anti-ferroelektrische (anti-FE-)Eigenschaften an den Phasengrenzen zwischen der monoklinen und der tetragonalen/kubischen Phase von HfO2 verursachen. Ferner wurde festgestellt, dass Additive mit einem Atomradius, der etwa gleich dem von Hf oder größer ist, im Verhältnis zu anderen Additiven innerhalb größerer Konzentrationsbereiche in die Oxidschicht aus ferroelektrischem Material eingebracht werden, während dennoch die FE-Eigenschaften der Oxidschicht aus ferroelektrischem Material unterstützt werden. Andere Additive mit der gleichen Wertigkeit wie Hf können ebenfalls nützlich als Dotierstoffe sein, um die Eigenschaften der Oxidschicht aus ferroelektrischem Material als Ladungsfalle zu reduzieren, indem offene Bindungen innerhalb des HfO2-Wirtsgitters reduziert werden.
  • Bei den Ausführungsformen von 1a und 1b kann die leitende Schicht 106 unter Verwendung von Atomlagenabscheidung (engl.: Atomic Layer Deposition, ALD), metallorganischer Atomlagenabscheidung (MOALD), chemischer Dampfphasenabscheidung (engl.: Chemical Vapor Deposition, CVD), metallorganischer chemischer Dampfphasenabscheidung (MOCVD), physikalischer Dampfphasenabscheidung (PVD), Molekularstrahlepitaxie-Abscheidung (engl.: Molecular Beam Epitaxy, MBE), Sol-Gel-Verfahren oder einer anderen geeigneten Abscheidungstechnik, die die Bildung der Schicht ermöglicht, ausgebildet werden. Die leitende Schicht kann aus jeder Art von leitenden Materialien ausgebildet werden, wie sie bereits für die leitende Schicht 108 beschrieben wurden, und die Dicke der leitenden Schicht 106 kann im Bereich von 1 nm bis 10 nm oder 1 nm bis 300 nm liegen.
  • Bei den Ausführungsformen von 1a und 1b stellt die leitende Schicht 106 eine Deckschicht für die Oxidschicht aus ferroelektrischem Material 103 bereit und kann auch als Elektrode für die Implantation des MFS (z. B. Gate-Elektrode) oder des MFM innerhalb einer Halbleiterspeicherzellstruktur dienen.
  • In einer alternativen Ausführungsform kann auch eine weitere Deckschicht zwischen der Oxidschicht aus ferroelektrischem Material 103 und der leitenden Schicht 106 bereitgestellt sein. Die weitere Deckschicht kann vor dem Ausbilden der leitenden Schicht 106 unter Verwendung eines beliebigen Abscheidungsverfahrens wie beispielsweise eines der bereits beschriebenen Verfahren abgeschieden werden, und die weitere Deckschicht kann beliebige geeignete Materialien wie beispielsweise SiO2, Al2O3, Sc-O3, Y2O3, BaO, MgO, SrO, TaxOy, NbxOy, TiO und Lanthandioxide umfassen. Die weitere Deckschicht kann auch in demselben Abscheidungsverfahren wie die zweite Oxidschicht aus ferroelektrischem Material 103 ausgebildet werden, indem die Zufuhr von Ausgangs-/Präkursormaterialien während des Abscheidungsverfahrens verändert wird (was die Ausführung der Abscheidung in derselben Abscheidungskammer gestattet). Wenn zum Beispiel die Oxidschicht aus ferroelektrischem Material 103 aus HfO2 ausgebildet wird, kann während der Abscheidung der amorphen Schicht und der weiteren Deckschicht ein Präkursorgas, das Sauerstoff beinhaltet, kontinuierlich bereitgestellt werden. Zunächst kann in der Abscheidungskammer Hafnium-Präkursorgas mit in dem Sauerstoff-Präkursorgas enthalten sein, um die Schicht 103 auszubilden, wobei der Hafnium-Präkursorgasstrom dann auf einen Präkursorgasstrom (z. B. Si) unter Fortsetzung des Sauerstoffstroms umgeschaltet wird, um die weitere Deckschicht auszubilden (z. B. SiO2).
  • Nachdem die Schichten ausgebildet wurden, wird ein Temperverfahren bei einer oder mehreren geeigneten Temperaturen und über eine oder mehrere geeignete Zeitspannen durchgeführt, um einen geeigneten Umfang der Kristallisation für das ferroelektrische Material innerhalb der Oxidschicht aus ferroelektrischem Material 103 zu erreichen. Insbesondere wird das Temperverfahren durchgeführt, um die Oxidschicht aus ferroelektrischem Material 103 auf eine Temperatur zu erhitzen, die oberhalb der Kristallisationstemperatur des ferroelektrischen Materials liegt, so dass sein Kristallzustand wenigstens teilweise von amorph zu kristallin verändert wird, was zu einem kristallisierten Oxid innerhalb der Oxidschicht aus ferroelektrischem Material 103 führt. Eine Kristallisationstemperatur kann in einem Bereich von z. B. etwa 400°C bis etwa 1200°C ausgewählt werden, je nach Wärmebilanz der verwendeten Bauelemente. Eine bevorzugte kristalline Temperatur für das Temperverfahren ist eine Temperatur, die oberhalb des Einsetzens der Kristallisation bei dem ferroelektrischen Material liegt (wenn das ferroelektrische Material amorph ist, d. h. nachdem die Schicht 103 abgeschieden ist und bevor das Tempern erfolgt) und ferner mehr als etwa 500°C beträgt, oder bei einer Temperatur, die oberhalb des Einsetzens der Kristallisation bei dem ferroelektrischen Material liegt und ferner mehr als etwa 300°C beträgt. Die Zeitspanne für das Tempern kann von etwa 0,01 Sekunde bis etwa 12 Stunden betragen. Diese Temperungstemperaturbereiche lösen eine Teilkristallisation der Oxidschicht aus ferroelektrischem Material 103 aus (z. B. Kristallisation auf ein geeignetes Niveau innerhalb der Schicht 103, das weniger als die vollständige Kristallisation des ferroelektrischen Materials ist).
  • Die Teilkristallisation der Oxidschicht aus ferroelektrischem Material 103 führt zu ferroelektrischen Domänen innerhalb der Schicht 103, die in einem ferroelektrischen Zustand sind (z. B. wenigstens teilweise). Die kristallisierte Schicht 103 kann verschiedene Dipolmomente aufweisen. Die Ausrichtung der Dipolmomente in den kristallisierten Schichten 103 kann zu einer Veränderung der Spannung zur Erreichung der Koerzitivfelder der einzelnen Domänen führen. Durch das Anlegen geeigneter Spannungen an den Schichtstapel 109 kann die Dipolausrichtung bei einem Anteil ferroelektrischer Domänen mit einer Spannung zur Erreichung des Koerzitivfeldes, die geringer als die angelegte Spannung ist, umgeschaltet werden, während andere Domänen unbeeinflusst bleiben und bei Domänen mit einer Spannung zur Erreichung des Koerzitivfeldes, die größer als die angelegte Spannung ist, keine Änderung der Dipolausrichtung ausgelöst wird. Mit anderen Worten kann die ferroelektrische Polarisation des ferroelektrischen Films 103 teilweise umgeschaltet werden. Auf diese Weise können mehr als zwei Polarisationszustände in dem Schichtstapel 109 gespeichert werden, die mehrere binäre logische Zustände darstellen. Somit kann innerhalb einer einzelnen Speicherzelle mehr als ein Bit gespeichert werden, d. h. zwei Bits mit 4 Polarisationszuständen oder 3 Bits mit 8 Polarisationszuständen. Zum Beispiel kann die MFS-Struktur 100 zum Ausbilden eines FeFET verwendet werden, wobei die Leitfähigkeit des Kanals in dem FeFET von der Dipolausrichtung der Oxidschicht aus ferroelektrischem Material 103 des Schichtstapels 109 der MFS-Struktur 100 abhängt. In einer anderen Ausführungsform kann die MFM-Struktur 110 zum Ausbilden eines Kondensatordielektrikums eines 1T-1C-FeRAM verwendet werden. Hier bestimmt die Dipolausrichtung der Oxidschicht aus ferroelektrischem Material 103 in dem Schichtstapel 109 die transiente Strom- und Spannungshöhe auf der Bitleitung während des Lesevorgangs (die Bitleitung ist mit der Kondensatorstruktur verbunden).
  • Die in 1a und 1b dargestellten verschiedenen Schichten 103, 105, 106, 108 der Strukturen 100 und 110 können jederzeit nach Ausbildung der Schichten strukturiert werden, entweder vor oder nach dem Temperverfahren zum Kristallisieren der Oxidschicht aus ferroelektrischem Material 103. Das Strukturieren dieser Schichten kann mit einem Ätzverfahren unter Verwendung einer Ätzmaske (z. B. einer Hartmaske) durchgeführt werden, wobei die Strukturierung der Schichten basierend auf der vorgesehenen Nutzung dieser Schichten durchgeführt werden kann. Zum Beispiel können diese Schichten so strukturiert werden, dass sie wenigstens einen Teil eines Gate-Stapels eines 1T-FeFET definieren, oder diese Schichten können so. strukturiert werden, dass sie ein Kondensatordielektrikum eines 1T-1C-FeRAM definieren. Außerdem können nach dem Strukturieren der Schichten beliebige geeignete Abstandshalterstrukturen ausgebildet werden (z. B. unter Verwendung einer beliebigen geeigneten Abscheidungstechnik wie beispielsweise eine der hierin bereits beschriebenen Abscheidungstechniken). Etwaige andere weitere Bearbeitung der Träger- oder Auflagestruktur zum Integrieren anderer Komponenten im Zusammenhang mit der Auflagestruktur kann vor, nach oder zusammen mit der Ausbildung der MFS-Struktur 100 oder der MFM-Struktur 110 realisiert werden. Zum Beispiel können Source-/Drain-Bereiche 102 der ferroelektrischen Speicherzellen vor, nach oder zusammen mit der ferroelektrischen Schicht ausgebildet werden.
  • Es versteht sich, dass der Schichtstapel 109 eine einzige Oxidschicht aus ferroelektrischem Material umfassen kann oder in einer anderen Ausführungsform eine Vielzahl von Oxidschichten aus ferroelektrischem Material umfassen kann oder in einer anderen Ausführungsform zusätzliche leitende oder isolierende Grenzflächenschichten, die die einzelnen Oxidschichten aus ferroelektrischem Material voneinander trennen, umfassen kann.
  • In Bezug auf 2a und 2b umfasst in einem Beispiel der Schichtstapel 109 einen Mehrschichtstapel aus mindestens zwei Oxidschichten aus ferroelektrischem Material 203 und 204. Die Kombination aus der ersten und der zweiten Oxidschicht aus ferroelektrischem Material 203 und 204 definiert einen kombinierten ferroelektrischen Schichtstapel 109. Die verschiedenen Oxidschichten aus ferroelektrischem Material können durch eine Grenzflächenschicht 207 getrennt sein, die aus einem isolierenden oder einem leitenden Material bestehen kann. Es versteht sich, dass der ferroelektrische Schichtstapel 109 aus einer Vielzahl von Oxidschichten aus ferroelektrischem Material bestehen kann.
  • Die ferroelektrischen Schichten 203 und 204 umfassen unterschiedliche Spannungen zur Erreichung der Koerzitivfelder, die zum Beispiel – ohne Beschränkung darauf – von einer unterschiedlichen Kristallausrichtung der Körner innerhalb der Oxidschichten aus ferroelektrischem Material, einer unterschiedlichen Eigenspannung, einer unterschiedlichen Oberflächenspannung aufgrund unterschiedlicher Korngrößen und unterschiedlicher Filmdicken oder unterschiedlichen Dotierspezies und Dotierkonzentrationen herrühren. Die ferroelektrischen Domänen 203a und 204a innerhalb jeder der Schichten 203 bzw. 204 können sich über die gesamte Schicht erstrecken, oder es können in jeder der Schichten mehrere ähnliche Domänen nebeneinander ausgebildet sein. Durch Anlegen einer Spannung, die größer als die Minimalspannung zur Erreichung des Koerzitivfeldes, aber kleiner als die Maximalspannung zur Erreichung des Koerzitivfeldes der Vielzahl von Oxidschichten aus ferroelektrischem Material in dem kombinierten ferroelektrischen Schichtstapel 109 ist, kann ein erster Anteil der ferroelektrischen Domänen aus der Mehrzahl aller ferroelektrischen Domänen umgeschaltet werden. Auf diese Weise können Polarisationszustände in den kombinierten Schichtstapel 109 geschrieben werden, die mehrere logische Bits darstellen.
  • In einer Ausführungsform zum Beispiel umfasst der Schichtstapel 109 zwei Oxidschichten aus ferroelektrischem Material 203 und 204 mit unterschiedlichen Spannungen zur Erreichung der Koerzitivfelder. Damit können durch Kombination der beiden möglichen Polarisationszustände der zwei Oxidschichten aus ferroelektrischem Material 203 und 204 vier kombinierte Polarisationszustände des Schichtstapels 109 erzielt werden. In Bezug auf 2a stellt der Schichtstapel 109 in einer Ausführungsform das Gate-Oxid eines FeFET dar, wobei die vier verschiedenen Polarisationszustände des Schichtstapels 109 zu vier verschiedenen Schwellenspannungen des Speicherzellentransistors 200 führen, die von einer geeigneten Abtastschaltung, die mit der Source-, der Drain- und der Gate-Elektrode verbunden ist, abgetastet werden können. In Bezug auf 2b stellt der Schichtstapel 109 in einer anderen Ausführungsform das Dielektrikum eines Speicherkondensators dar, wobei die vier verschiedenen Polarisationszustände des Schichtstapels 109 zu vier verschiedenen Polarisationsströmen führen, die aus dem Anlegen eines Lesepulses an den Speicherzellenkondensator 210 resultieren und die von einer geeigneten Abtastschaltung, die mit den Kondensatorelektroden verbunden ist, abgetastet werden können.
  • Die Oxidschichten aus ferroelektrischem Material 203 und 204 können so ausgebildet sein, wie es bereits im Zusammenhang mit der Oxidschicht aus ferroelektrischem Material 103 beschrieben wurde. Die Oxidschichten aus ferroelektrischem Material 203 und 204 können so ausgebildet sein, dass sie eine Dicke innerhalb der gleichen Bereiche aufweisen, wie sie bereits für die erste Oxidschicht aus ferroelektrischem Material 103 angegeben wurden. Zum Beispiel können die erste und die zweite Oxidschicht aus ferroelektrischem Material 203 und 204 jeweils die gleiche oder im Wesentlichen die gleiche Dicke aufweisen. Alternativ können die erste und die zweite Oxidschicht aus ferroelektrischem Material 203 und 204 unterschiedliche Dicken aufweisen. Die Dicke der kombinierten Oxidschicht aus ferroelektrischem Material 109 kann im Bereich von etwa 500 nm bis etwa 2 nm oder von etwa 50 nm bis etwa 1 nm liegen. Außerdem können die Oxidschichten aus ferroelektrischem Material 203 und 204 so ausgebildet sein, dass sie zusätzlich zu dem ferroelektrischen Material Dotierstoffe oder weitere Additive beinhalten, die die Kristallisation der Schichten 203 und 204 zu einem Zustand mit ferroelektrischen Eigenschaften unterstützen können. Die Dotierstoffspezies und Dotierstoffkonzentration sowie das Verfahren des Einbringens des Dotierstoffs in die Oxidschichten können sich zwischen den beiden Schichten 203 und 204 unterscheiden.
  • Eine Grenzflächenschicht 207 kann als leitende oder isolierende Schicht ausgebildet sein, wie es bereits im Zusammenhang mit der leitenden Schicht 106 beschrieben wurde. Es versteht sich, dass das Material der Grenzflächenschicht derart ausgewählt werden kann, dass die Austrittsarbeit des jeweiligen Materials die Spannung zur Erreichung des Koerzitivfeldes der benachbarten Oxidschichten aus ferroelektrischem Material auf eine Art und Weise beeinflussen kann, die einen Unterschied in der Spannung zur Erreichung des Koerzitivfeldes der benachbarten Oxidschichten aus ferroelektrischem Material 203 und 204 auslöst.
  • Nach der Ausbildung der ferroelektrischen Schichten 203 und 204 wird ein Temperschritt bei einer oder mehreren geeigneten Temperaturen und über eine oder mehrere geeignete Zeitspannen durchgeführt, um einen geeigneten Umfang der Kristallisation für das ferroelektrische Material in den Oxidschichten aus ferroelektrischem Material 203 und 204 zu erreichen. Der Temperschritt kann aufgeteilt werden in einen Temperschritt, der zunächst nach dem Ausbilden der Oxidschichten aus ferroelektrischem Material 203 ausgeführt wird, und einen zweiten Schritt, der zunächst nach dem Ausbilden der Oxidschichten 203 ausgeführt wird.
  • In Bezug auf 3a und 3b ist der ferroelektrische Schichtstapel 109 in einer anderen Ausführungsform durch einen Mehrschichtstapel aus mindestens zwei Oxidschichten aus ferroelektrischem Material 303 und 304 ersetzt. Die Oxidschichten aus ferroelektrischem Material sind durch eine leitende Elektrodenschicht 307 getrennt. Die Kombination aus der ersten und der zweiten Oxidschicht aus ferroelektrischem Material 303 und 304 definiert zusammen mit der leitenden Zwischenschicht 307 einen kombinierten Schichtstapel 109. Es versteht sich, dass der ferroelektrische Schichtstapel 109 aus einer Vielzahl von Oxidschichten aus ferroelektrischem Material bestehen kann, die durch leitende Schichten getrennt sind.
  • Die ferroelektrischen Schichten 303 und 304 umfassen die gleichen Spannungen zur Erreichung der Koerzitivfelder oder Spannungen zur Erreichung der Koerzitivfelder, die sich um nicht mehr als 10% oder nicht mehr als 30% oder nicht mehr als 70% oder nicht mehr als 200% voneinander unterscheiden.
  • Die Oxidschichten aus ferroelektrischem Material 303 und 304 können so ausgebildet sein, wie es bereits im Zusammenhang mit der Oxidschicht aus ferroelektrischem Material 103 beschrieben wurde. Die Oxidschichten aus ferroelektrischem Material 303 und 304 können so ausgebildet sein, dass sie eine Dicke innerhalb der gleichen Bereiche aufweisen, wie sie bereits für die erste Oxidschicht aus ferroelektrischem Material 103 angegeben wurden. Zum Beispiel können die erste und die zweite Oxidschicht aus ferroelektrischem Material 303 und 304 jeweils die gleiche oder im Wesentlichen die gleiche Dicke aufweisen. Alternativ können die erste und die zweite Oxidschicht aus ferroelektrischem Material 303 und 304 unterschiedliche Dicken aufweisen. Die Dicke des kombinierten ferroelektrischen Schichtstapels 109 kann im Bereich von etwa 500 nm bis etwa 2 nm oder von etwa 50 nm bis etwa 2 nm liegen. Außerdem können die Oxidschichten aus ferroelektrischem Material 303 und 304 so ausgebildet sein, dass sie zusätzlich zu dem ferroelektrischen Material Dotierstoffe oder weitere Additive beinhalten, die die Kristallisation der Schichten 303 und 304 zu einem Zustand mit ferroelektrischen Eigenschaften unterstützen können. Die Dotierstoffspezies und Dotierstoffkonzentration sowie das Verfahren des Einbringens des Dotierstoffs in die Oxidschichten aus ferroelektrischem Material können gleich sein oder sich zwischen den beiden Schichten 303 und 304 unterscheiden.
  • Die Schicht aus leitendem Material 307 kann so ausgebildet sein, wie es bereits im Zusammenhang mit der leitenden Schicht 106 beschrieben wurde. Es versteht sich, dass das Material der Grenzflächenschicht derart ausgewählt werden kann, dass die Austrittsarbeit des jeweiligen Materials die Spannung zur Erreichung des Koerzitivfeldes der benachbarten Oxidschichten aus ferroelektrischem Material auf eine Art und Weise beeinflussen kann, die einen Unterschied in der Spannung zur Erreichung des Koerzitivfeldes der benachbarten Oxidschichten aus ferroelektrischem Material 303 und 304 auslöst.
  • Nach der Ausbildung der ferroelektrischen Schichten 303 und 304 wird ein Temperschritt bei einer oder mehreren geeigneten Temperaturen und über eine oder mehrere geeignete Zeitspannen durchgeführt, um einen geeigneten Umfang der Kristallisation für das ferroelektrische Material in den Oxidschichten aus ferroelektrischem Material 303 und 304 zu erreichen. Der Temperschritt kann aufgeteilt werden in einen Temperschritt, der zunächst nach dem Ausbilden der Oxidschichten aus ferroelektrischem Material 303 ausgeführt wird, und einen zweiten Schritt, der zunächst nach dem Ausbilden der Oxidschichten 304 ausgeführt wird. Die ferroelektrischen Domänen 303a und 304a innerhalb jeder der Schichten 303 bzw. 304 können sich über die gesamte Schicht erstrecken, oder es können in jeder der Schichten mehrere ähnliche Domänen nebeneinander ausgebildet sein.
  • Die Oxidschichten aus ferroelektrischem Material 303 und 304 und die leitende Schicht 307 können jederzeit nach Ausbildung der Schichten strukturiert werden, entweder vor oder nach dem Temperverfahren zum Kristallisieren der Oxidschichten aus ferroelektrischem Material 303 und 304. Das Strukturieren dieser Schichten kann mit einem Ätzverfahren unter Verwendung einer Ätzmaske (z. B. einer Hartmaske) durchgeführt werden, wobei die Strukturierung der Schichten basierend auf der vorgesehenen Nutzung dieser Schichten durchgeführt werden kann. Zum Beispiel können diese Schichten so strukturiert werden, dass sie wenigstens einen Teil eines Gate-Stapels eines 1T-FeFET definieren, oder diese Schichten können so strukturiert werden, dass sie ein Kondensatordielektrikum eines 1T-1C-FeRAM definieren. Außerdem können während des Strukturierens der Schichten oder danach beliebige geeignete Abstandshalterstrukturen ausgebildet werden (z. B. unter Verwendung einer beliebigen geeigneten Abscheidungstechnik wie beispielsweise eine der hierin bereits beschriebenen Abscheidungstechniken).
  • Etwaige andere weitere Bearbeitung der Träger- oder Auflagestruktur zum Integrieren anderer Komponenten im Zusammenhang mit der Auflagestruktur kann vor, nach oder zusammen mit der Ausbildung der MFS-Struktur 300 oder der MFM-Struktur 310 realisiert werden. Zum Beispiel können Source-/Drain-Bereiche 102 der ferroelektrischen Speicherzellen vor, nach oder zusammen mit der ferroelektrischen Schicht ausgebildet werden.
  • Bei einem Beispiel einer Ausführungsform in Bezug auf 3c bilden die Oxidschichten aus ferroelektrischem Material 303 und 304 zusammen mit der leitenden Zwischenschicht 307 einen kapazitiven Spannungsteiler aus, der aus zwei Kondensatoren C1 und C2 besteht. C1 wird durch die Elektroden 106 und 307 und die Oxidschicht aus ferroelektrischem Material 304 ausgebildet, wohingegen C2 durch die Elektroden 108 und 307 und die Oxidschicht aus ferroelektrischem Material 303 ausgebildet wird. Die Oxidschichten aus ferroelektrischem Material 303 und 304 können derart strukturiert sein, dass sich die Kapazität der in Reihe verbundenen Kondensatoren C1 und C2 aufgrund einer unterschiedlichen Flächengröße der Kondensatoren unterscheidet. Durch Anlegen einer Spannung V an den kombinierten Schichtstapel 109, das heißt durch Anlegen einer Spannung zwischen der oberen Elektrode 106 und der unteren Elektrode 308, wird aufgrund des kapazitiven Spannungsteilers ein größerer Spannungsabfall über den kleineren Kondensator erreicht. Zum Beispiel ist für den Fall C1 < C2 die Spannung an C1, die VC1 = V(C1 + C2)/C1 beträgt, größer als der Spannungsabfall an C2, der VC2 = V (C1 + C2)/C2 beträgt. Daher wird im Falle gleicher Spannungen zur Erreichung der Koerzitivfelder der Oxidschichten aus ferroelektrischem Material 303 und 304 die Polarisationsumkehr zuerst im Kondensator C1 eintreten, das heißt in der Oxidschicht aus ferroelektrischem Material 304. Nach weiterer Erhöhung der angelegten Spannung V wird auch in C2 die Spannung zur Erreichung des Koerzitivfeldes erreicht, was die Polarisationsumkehr in C2 bewirkt, das heißt in der Oxidschicht aus ferroelektrischem Material 303. Auf diese Weise können durch Kombination der zwei möglichen Polarisationszustände der beiden Oxidschichten aus ferroelektrischem Material 303 und 304 vier kombinierte Polarisationszustände des Schichtstapels 109 erzielt werden. In Bezug auf 3a stellt der Schichtstapel 109 in einer Ausführungsform das Gate-Oxid eines FeFET dar, bei dem die vier verschiedenen Polarisationszustände des Schichtstapels 109 zu vier verschiedenen Schwellenspannungen des Speicherzellentransistors 300 führen, die von einer geeigneten Abtastschaltung, die mit der Source-, der Drain- und der Gate-Elektrode verbunden ist, abgetastet werden können, wie es beispielhaft in 1c dargestellt ist. In Bezug auf 3b stellt der Schichtstapel 109 in einer anderen Ausführungsform das Dielektrikum eines Speicherkondensators dar, wobei die vier verschiedenen Polarisationszustände des Schichtstapels 109 zu vier verschiedenen Polarisationsströmen führen, die aus dem Anlegen eines Lesepulses an den Speicherzellenkondensator 310 resultieren und die von einer geeigneten Abtastschaltung, die mit den Kondensatorelektroden verbunden ist, abgetastet werden können, wie es beispielhaft in 1d dargestellt ist.
  • In einer weiteren Ausführungsform in Bezug auf 4 umfasst ein ferroelektrisches Speicherbauelement 40 eine ferroelektrische Speicherzellenstruktur 400, die einen ferroelektrischen Schichtstapel 109 umfasst, welcher eine Oxidschicht aus ferroelektrischem Material 103 umfasst, die eine Gate-Elektrode einer FeFET-Speicherzelle 400 darstellt. Die Speicherzelle umfasst zwei elektrisch gekoppelte Gate-Leiter 106a und 106b, sie derart strukturiert sind, dass die Fläche des Gate-Leiters 106a größer ist als die Fläche des Gate-Leiters 106b. Die Oxidschicht aus ferroelektrischem Material 103 kann selbstausrichtend mit den Gate-Leitern 106a und 106b so strukturiert sein, dass die Fläche der ferroelektrischen Domänenstruktur 103d größer ist als die ferroelektrische Domänenstruktur 103e. Aufgrund der unterschiedlichen Oberflächenspannung und Eigenspannung der unterschiedlich großen Körner ist auch die Spannung zur Erreichung der Koerzitivfelder der deckungsgleichen ferroelektrischen Domänen unterschiedlich. Auf diese Weise können durch Anlegen einer Spannung V an die beiden gekoppelten Gate-Elektroden innerhalb der Speicherzelle 400 die beiden strukturierten Domänen einzeln umgeschaltet werden. Auf diese Weise können durch Kombination der zwei möglichen Polarisationszustände der beiden ferroelektrischen Domänenstrukturen 103d und 103e vier kombinierte Polarisationszustände der Schicht 103 erzielt werden.
  • Der Source- und der Drain-Bereich 102 und 102a können wie bereits beschrieben ausgebildet werden. In einer Ausführungsform verbindet der Source-/Drain-Bereich 102a die zwei Transistorkanäle, die durch das Strukturieren der Gate-Leiter 106a und 106b ausgebildet werden. Auf diese Weise kann die Speicherzellenfläche reduziert werden und es ist keine Verdrahtung über metallische Kontaktstrukturen und zusätzliche Metallisierungsschichten zwischen den beiden Transistorstrukturen erforderlich.
  • Es versteht sich, dass die Strukturierung der Oxidschichten aus ferroelektrischem Material auf andere Weise ausgeführt werden kann als durch Ätzen. In einer anderen Ausführungsform wird die Oxidschicht aus ferroelektrischem Material in einen vorstrukturierten Trench abgeschieden, wodurch die Ausbildung der Domänen räumlich begrenzt wird. In einem anderen Beispiel wird die Oxidschicht aus ferroelektrischem Material selbstausgerichtet durch selbstausgerichtetes selektives Aufwachsen auf eine vorstrukturierte Auflagestruktur 101 abgeschieden, wodurch die Ausbildung der Domänen räumlich begrenzt wird. Auf diese Weise kann die gezielte Ausbildung ferroelektrischer Domänen mit vorherbestimmten Größen realisiert werden, um die Schalteigenschaften der einzelnen Domänen zu justieren.
  • Es versteht sich, dass die schematische Querschnittsansicht der FeFET-Speicherzelle 100, 200 oder 300 oder des MFM-Kondensators 110, 210 oder 310 einen Teil einer integrierten Schaltung 10, 11, 21, 30 bzw. 31 bildet. Zum Beispiel kann eine integrierte Schaltung 10 eine Mehrzahl von FeFET-Speicherzellen 100 umfassen, die in Form einer ferroelektrischen Speicherzellenmatrix angeordnet sind. In einem anderen Beispiel kann eine integrierte Schaltung 11 eine Mehrzahl von ferroelektrischen Kondensatorspeicherzellen 110 umfassen, die in Form einer ferroelektrischen Speicherzellenmatrix angeordnet sind. In der Auflagestruktur 101 können auch zusätzliche Schaltungen ausgebildet sein. Beispielsweise können diese zusätzlichen Schaltungen Wortleitungsansteuerungsschaltungen, Bitleitungsansteuerungsschaltungen, Sourceleitungsansteuerungsleitungen, Abtastschaltungen, Steuerschaltungen und beliebige andere geeignete Schaltungen für die integrierte Schaltung beinhalten. Im Allgemeinen können beliebige Halbleiterbauelemente, z. B. Dioden, bipolare Transistoren, Diffusionswiderstände, siliziumgesteuerte Gleichrichter (eng: Silicon-Controlled Rectifier, SCR), Feldeffekttransistoren (FET), ausgebildet sein. Zusätzlich kann eine Verdrahtungsfläche, die einen Stapel leitender Schichten, z. B. Metallschichten, und Zwischen-Dielektrika beinhaltet, über Anteilen der Auflagestruktur 101 ausgebildet sein, wobei die Verdrahtungsfläche zum Verbinden der Halbleiterbauelemente oder Schaltungsteile der integrierten Schaltung verwendet werden kann.
  • Es wird ferner angemerkt, dass die MFS-Struktur 100, 200 oder 300 auch mit einer oder mehreren geeigneten Geometrien ausgebildet sein kann, einschließlich – ohne Beschränkung darauf – einer planaren oder einer 3D-Geometrie wie beispielsweise Trench-MOSFET, FinFET, RCAT („Recessed Channel Array Transistor”), TSNWFET („Twin Silicon NanoWire Field Effect Transistor”), PiFET („Partially insulated Field Effect Transistor”), McFET („Multi-channel Field Effect Transistor”).
  • In Bezug auf 5 wird angemerkt, dass die Speicherzellenstrukturen 100, 200 oder 300 auch mit einer oder mehreren geeigneten Geometrien ausgebildet sein kann, einschließlich – ohne Beschränkung darauf – 3D-Geometrien wie beispielsweise Speicherzellenstrukturen 500, die säulenförmige Transistorkanäle 501 umfassen, die eine umgebende ferroelektrische Schicht oder einen kombinierten Stapel von ferroelektrischen Schichten 503 umfassen, welche Eigenschaften umfassen, wie sie an früherer Stelle für die Oxidschichten aus ferroelektrischem Material 103, 203, 204, 303, 304, die Grenzflächenschichten 105, 207 und die Elektrodenschichten 307 beschrieben wurden. Ferner kann die Speicherzellenstruktur 500 eine Vielzahl von Gate-Elektrodenschichten 506 umfassen, die durch Isolierschichten 502 isoliert sind. Die Speicherzellenstruktur 500 kann einen vertikalen NAND-String von FeFET-Zellentransistoren bilden.
  • Es wird ferner angemerkt, dass die MFM-Struktur 110, 210 oder 310 auch mit einer oder mehreren geeigneten Geometrien ausgebildet sein kann, einschließlich – ohne Beschränkung darauf – einer planaren oder einer 3D-Geometrie wie beispielsweise Trenchkondensatoren, Mehrschichtkondensatoren (engl.: Stacked Capacitors) oder Becherkondensatoren.
  • Zwar werden im Vorliegenden Ausführungsbeispiele im Zusammenhang mit 1T-ferroelektrischen Speicherzellen (FeFETs) und 1T-1C-ferroelektrischen Speicherzellen beschrieben, doch ist die vorliegende Erfindung nicht auf derartige Speicherzellen beschränkt, sondern kann vielmehr auf jede geeignete Art ferroelektrischer Speicherzellen angewendet werden (z. B. 2T-2C-Speicherzellen).
  • Da das Vorhandensein ferroelektrischer Eigenschaften unabdingbar mit dem Vorhandensein piezoelektrischer Eigenschaften einhergeht, kann unter Verwendung eines MFM-Kondensators eine ferroelektrische Speicherzelle oder ein Piezoelement ausgebildet werden. Das Anlegen einer bestimmten Spannung an das Bauelement wird eine piezoelektrische Expansion des Bauelements bewirken, die für verschiedene Anwendungen genutzt werden kann, in denen Piezoelemente in einem Bauelement enthalten sind, um eine Umwandlung eines Eingangssignals (hauptsächlich eines elektrischen Signals) in Bewegung zu bewirken oder eine Bewegung zu verhindern. Der Hauptvorteil eines HfO2-basierten Piezoelements liegt darin, dass das Material frei von Blei ist.
  • Die hierin beschriebenen Ausführungsformen verbessern die Leistung einer ferroelektrischen Speicherzelle und erhöhen die mit der Speicherzelle verbundene Speicherbitdichte. Insbesondere ermöglichen mehrere Polarisationszustände des Schichtstapels 109 die Speicherung mehrerer Bit innerhalb einer einzelnen Speicherzelle. Somit können die Fertigungsgesamtkosten pro Bit reduziert werden.
  • Als ein Beispiel für andere hierin beschriebene Ausführungsformen umfasst ein Verfahren zum Programmieren einer ferroelektrischen Speicherzelle ein allgemeines Spannungsschema für Lese- und Schreibvorgänge und für den Ruhezustand der ferroelektrischen Speicherstruktur, die in 1a, 2a, 3a und 4 dargestellt ist, umfassend Spannungskombinationen, wie sie in 6a angegeben sind. VG, VD, VS und VB stellen Spannungshöhen dar, die an den Gate-, den Drain-, den Source- bzw. den Bulk-Anschluss, wie sie jeweils in 1c gezeigt sind, angelegt werden. Im Ruhezustand sind alle Anschlüsse geerdet. Der Lesevorgang umfasst das Anlegen einer Lese-Gate-Spannung VG,r und einer Lese-Drain-Spannung VD,r bei geerdetem Bulk- und Source-Anschluss und das Abtasten des resultierenden Drain-Stroms. Dieser Strom kann bei unveränderlicher VG,r und VD,r-Abtastspannung eine Vielzahl diskreter Höhen annehmen und würde einer Vielzahl unterscheidbarer gespeicherter Polarisationszustände innerhalb der Speicherschicht entsprechen.
  • In Bezug auf 1a und 4 umfasst ein Schreibvorgang einer ferroelektrischen Speicherzelle einen Spannungspuls, der an den ferroelektrischen Schichtstapel 109 der Speicherzelle angelegt wird, um die Richtung der elektrischen Polarisation, die hierin als Polarisation bezeichnet wird, eines Anteils oder der Gesamtheit der ferroelektrischen Domänen innerhalb des ferroelektrischen Materials zu ändern. Der Einfachheit halber dient die Struktur in 1a als Beispiel. Die in 1a dargestellte Struktur könnte einen NMOS-FeFET darstellen. Durch Anlegen zunächst einer negativen Spannung an die Gate-Elektrode 106 derart, dass ihre Amplitude höher ist als die höchste negative Spannung zur Erreichung des Koerzitivfeldes |–UC,max| in der Speicherschicht, wird bei allen ferroelektrischen Domänen die Polarisation in eine Richtung umgeschaltet, wobei die höchstmögliche Schwellenspannung des NMOS-Transistors entsteht. Nacheinander wird durch Anlegen positiver Spannungshöhen an die Gate-Elektrode 106, die höher als die Spannungswerte zur Erreichung des Koerzitivfeldes sind, die einem Anteil, aber nicht der Gesamtheit der ferroelektrischen Domänen in der Speicherschicht entsprechen, nur dieser Anteil der ferroelektrischen Domänen in die entgegengesetzte Polarisation umgeschaltet. Auf diese Weise können unterschiedliche Zwischenhöhen der Schwellenspannung, die der angelegten Gate-Spannungsamplitude und damit der Menge der umgeschalteten ferroelektrischen Domänen entsprechen, erzeugt werden.
  • In Bezug auf die in 2a und 3a dargestellten Speicherzellenstrukturen umfasst ein Schreibvorgang eine in 6a angegebene Spannungskombination. Er umfasst ferner das Erden des Drain-, des Source- und des Bulk-Anschlusses und das Anlegen geeigneter Kombinationen von Gate-Spannungshöhen VPP, VP, –VEE und –VE, je nach dem Polarisationszustand, der erreicht werden soll. Es wird angemerkt, dass diese Spannungen unter Berücksichtigung des Spannungsteilers innerhalb des Gate-Stapels abgestimmt werden müssen.
  • Ein anderes Beispiel einer weiteren hierin beschriebenen Ausführungsform umfasst ein mögliches Betriebsschema, das durch die zulässigen Übergänge zwischen verschiedenen Zwischenzuständen der Zelle veranschaulicht wird, wie es in 6b dargestellt ist. Dieses Schema gilt für die ferroelektrische Speicherzelle, die beispielhaft in 2a und 3a dargestellt ist. Der Einfachheit halber dient 2a als Beispiel. Die beiden Pfeile entsprechen der Polarisationsrichtung der Oxidschichten aus ferroelektrischem Material 203 und 204. Zustand ,11' und Zustand ,00' entsprechen der Situation, in der die Schichten 203 und 204 zueinander parallele Polarisationsrichtungen aufweisen und zu zwei extremen Schwellenspannungshöhen des FeFET führen. Zustand ,10' und Zustand ,01' entsprechen der Situation, in der 203 und 204 zueinander antiparallele Polarisationsrichtungen aufweisen und zwei Zwischenhöhen der Schwellenspannung darstellen. Zustand ‚11' kann durch Anlegen einer positiven Gate-Spannung VPP erreicht werden, was einen Spannungsabfall entweder in Schicht 203 oder der Schicht 204 erzeugt, der größer als die höchste positive Spannung zur Erreichung des Koerzitivfeldes +UC,max dieser beiden Schichten ist, unabhängig von dem vorher gespeicherten Zustand. Zustand ‚11' kann durch Anlegen einer negativen Gate-Spannung –VEE erreicht werden, was einen Spannungsabfall entweder in Schicht 203 oder der Schicht 204 erzeugt, der größer als die höchste negative Spannung zur Erreichung des Koerzitivfeldes |–UCmax| dieser beiden Schichten ist, unabhängig von dem vorher gespeicherten Zustand. Zustand ,10' kann nur ausgehend vom bereits geschriebenen Zustand ‚11' und durch Anlegen eines negativen Pulses –VE erreicht werden, wobei VE < VEE gilt, um die Polarisation nur einer Schicht mit einer niedrigeren Spannung zur Erreichung des Koerzitivfeldes umzuschalten. In diesem Ausführungsbeispiel kann der Zustand ,01' nur ausgehend vom bereits geschriebenen Zustand ,00' und durch Anlegen eines positiven Pulses VP erreicht werden, wobei VP < VPP gilt, um die Polarisation nur einer Schicht mit einer niedrigeren Spannung zur Erreichung des Koerzitivfeldes umzuschalten. In diesem Beispiel sind direkte Zustandsübergänge von ‚11' zu ‚01', von ,00' zu ,10' sowie von ,10' zu ‚01' und umgekehrt nicht möglich.
  • Es versteht sich, dass die vorliegende Erfindung nicht auf das beispielhaft beschriebene Betriebsschema beschränkt ist und dass das Zustandsdiagramm ein anderes sein kann, z. B. wenn mehr als zwei Oxidschichten aus ferroelektrischem Material in dem Schichtstapel 109 realisiert werden oder wenn die Spannung zur Erreichung des Koerzitivfeldes für den Programmier- und den Löschvorgang unterschiedliche Absolutwerte aufweisen, die von unterschiedlichen Austrittsarbeiten der Elektroden 106, 101, 108 oder leitenden Zwischenschichten 307 herrühren können.
  • Die ferroelektrischen Kondensatorstrukturen, die in 1b, 2b und 3b veranschaulicht sind, sind zur Integrierung in eine 1T-1C-Multi-Level-FeRAM-Speicherzelle, wie sie in 1d dargestellt ist, vorgesehen. Hierbei wird ein herkömmlicher NFET, der als Zugriffstransistor dient, zum Ausführen von Schreib- und Lesevorgängen verwendet: in beiden Vorgängen wird die Wortleitung (WL) durchgesetzt, was bedeutet, dass eine hohe Spannung VWL angelegt wird, um einen leitenden Kanal zu induzieren, der die Source-Leitung (SL) und den ferroelektrischen Kondensator verbindet. Im Ruhezustand wird die WL nicht durchgesetzt, was den Zugriffstransistor in einem AUS-Zustand belässt. Auf ähnliche Weise, wie es für die 1T-Schreibmuster beschrieben wurde (siehe [0062–0065]), kann unter Berücksichtigung des Spannungsteilers für die Strukturen in 2b und in 3b die 1T-1C-Zelle das gleiche Spannungsschema aufweisen, nur dass die positiven Spannungen VPP und VP an die SL angelegt werden, während BL geerdet ist, wohingegen die positiven Spannungen VEE und VE an BL angelegt werden, während SL geerdet ist. Auf diese Weise können negative Spannungen vollständig vermieden werden, wie es für die standardmäßige 1-Bit-FeRAM-Architektur bekannt ist. Eine Zelle kann durch Floaten der SL und Anlegen einer positiven Spannung (VDD) an die BL, während die WL durchgesetzt wird, gelesen werden. Die unterscheidbaren gespeicherten Höhen (Level) werden dann unterscheidbare Verschiebungsstromsignale induzieren, die auf der SL abgetastet werden. Da dieser Vorgang destruktiv ist, müssen die Daten nach dem Lesen in die Zelle zurück geschrieben werden (Datenwiederherstellung).
  • Zwar wurden im Vorliegenden spezifische Ausführungsformen veranschaulicht und beschrieben, doch werden Durchschnittsfachleute verstehen, dass die gezeigten und beschriebenen spezifischen Ausführungsformen durch eine Vielfalt alternativer und/oder äquivalenter Umsetzungen ersetzt werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll auch etwaige Anpassungen oder Variationen der hierin erläuterten spezifischen Ausführungsformen umfassen. Daher soll diese Erfindung allein durch die Ansprüche und deren Äquivalente beschränkt sein.

Claims (17)

  1. Integrierte Schaltung (10, 20, 21, 30, 31, 40, 50) mit einer ferroelektrischen Speicherzelle (100, 110,200, 210, 300, 310, 400, 500) bestehend aus mindestens einer unteren Elektrode (101, 108, 501), mindestens einer oberen Elektrode (106, 502) und mindestens einer wenigsten teilweise ferroelektrischen Schicht (103, 203, 203, 303, 304, 503) mit mindestens zwei ferroelektrischen Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) dadurch gekennzeichnet, dass die benötigten Spannungen zur Erreichung der Koerzitivfelder der mindestens zwei ferroelektrischen Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) unterschiedlich sind.
  2. Integrierte Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass sich die Spannungen zur Erreichung der Koerzitivfelder von mindestens zwei ferroelektrischen Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) um mindestens 50 mV unterscheidet.
  3. Integrierte Schaltung nach Anspruch 1 oder 2 dadurch gekennzeichnet, dass jede der mindestens zwei Domänen (203a, 204a) in einer separaten mindestens teilweise ferroelektrischen Schicht (203, 204) enthalten ist.
  4. Integrierte Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass zwischen zwei mindestens teilweise ferroelektrischen Schichten (303, 304) eine leitende Schicht (307) ausgebildet ist.
  5. Integrierte Schaltung nach Anspruch 1 bis 4, dadurch gekennzeichnet, dass die wenigsten teilweise ferroelektrische Schicht (103, 203, 204, 303, 304, 503) Hafniumoxid oder Zirkoniumoxid oder ein Mischoxid aus beiden enthält.
  6. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass die mindestens zwei Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) Komponenten aus C, Si, Al, Ge, Sn, Sr, Mg, Ca, Sr, Ba, Ti, Zr, Hf, Gd, Sc, La oder deren Oxiden enthalten.
  7. Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Komponenten mit einer Konzentration innerhalb eines Bereichs von 0,05% bis 5% enthalten sind.
  8. Integrierte Schaltung nach Anspruch 1 bis 4, dadurch gekennzeichnet, dass die mindestens eine teilweise ferroelektrische Schicht (103, 203, 204, 303, 304, 503) eine Dicke von 2 bis 15 nm aufweist.
  9. Integrierte Schaltung nach Anspruch 1 bis 4, dadurch gekennzeichnet, dass die untere Elektrode (101, 108, 501) und die obere Elektrode (106, 502) mindestens teilweise Ti, TiN, TiSi, TiAlN, TaN, TaCN, TaSi, W, WSi, WN, Ru, RuO, Re, Pt, Ir, IrO, Ti, Ni, NiSi, Nb, Ga, GaN, C, Ge, Si, SiC oder GeSi enthalten.
  10. Integrierte Schaltung nach Anspruch 1 bis 8, dadurch gekennzeichnet, dass die ferroelektrische Schicht (103, 203, 204, 303, 304, 503) als Teil eines FeFET Transistors ausgebildet ist.
  11. Integrierte Schaltung nach Anspruch 1 bis 8, dadurch gekennzeichnet, dass die ferroelektrische Schicht (103, 203, 204, 303, 304, 503) als Teil eines Kondensators ausgebildet ist.
  12. Verfahren zum Betreiben einer ferroelektrischen Speicherzelle (100, 110, 200, 210, 300, 310, 400, 500) in einer integrierte Schaltung (10, 20, 21, 30, 31, 40, 50) dadurch gekennzeichnet, dass durch Anlegen einer veränderbaren Spannung zwischen einer ersten Elektrode (101, 108, 501) und einer zweiten Elektrode (106, 502) die Polarisation einer teilweise ferroelektrischen Schicht (103, 203, 204, 303, 304, 503) mit mindestens zwei einzelnen ferroelektrischen Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) mit unterschiedlichen Spannungen zur Erreichung der Koerzitivfelder bei einer ersten Spannung um die zusätzlich mögliche Polarisation mindestens einer der Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) und bei einer zweiten Spannung um die zusätzlich mögliche Polarisation mindestens einer weiteren der Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) erhöht werden kann.
  13. Verfahren zum Betreiben einer ferroelektrischen Speicherzelle (100, 110, 200, 210, 300, 310, 400, 500) in einer integrierte Schaltung (10, 20, 21, 30, 31, 40, 50) nach Anspruch 12 dadurch gekennzeichnet, dass die erste Spannung und die zweite Spannung sich um mindestens 50 mV unterscheiden.
  14. Verfahren zum Betreiben einer ferroelektrischen Speicherzelle (100, 110, 200, 210, 300, 310, 400, 500) in einer integrierte Schaltung (10, 20, 21, 30, 31, 40, 50) nach Anspruch 12 oder 13 dadurch gekennzeichnet, dass mindestens zwei unterschiedliche Spannungen zur Erreichung der Koerzitivfelder in der mindesten einen wenigsten teilweise ferroelektrischen Schicht (103, 203, 204, 303, 304, 503) eingestellt werden können.
  15. Verfahren zum Betreiben einer integrierte Schaltung (10, 20, 30, 40, 50) mit einer ferroelektrischen Speicherzelle (100, 200, 300, 400, 500) nach Anspruch 12 oder 13 oder 14 dadurch gekennzeichnet, dass durch Anlegen einer veränderbaren Spannungen zwischen einer ersten Elektrode (101, 108, 501) und einer zweiten Elektrode (106, 502) als Teil eines Transistors die Polarisation der teilweise ferroelektrischen Schicht (103, 203, 204, 303, 304, 503) mit mindestens zwei einzelnen ferroelektrischen Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) mittels einer Strommessung zwischen Source und Drain (102) bestimmt werden kann.
  16. Verfahren zum Betreiben einer integrierte Schaltung (10, 20, 30, 40, 50) mit einer ferroelektrischen Speicherzelle (100, 200, 300, 400, 500) nach Anspruch 12 oder 13 oder 14 dadurch gekennzeichnet, dass durch Anlegen einer veränderbaren Spannungen zwischen einer ersten Elektrode (101, 108, 501) und einer zweiten Elektrode (106, 502) als Teil eines Transistors die Polarisation der teilweise ferroelektrischen Schicht (103, 203, 204, 303, 304, 503) mit mindestens zwei einzelnen ferroelektrischen Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) mittels einer Einsatzspannungsmessung des Transistors bestimmt werden kann.
  17. Verfahren zum Betreiben einer integrierte Schaltung (21, 31, 50) mit einer ferroelektrischen Speicherzelle (110, 210, 310, 500) nach Anspruch 12 oder 13 oder 14, dadurch gekennzeichnet, dass durch Anlegen eines Spannungspulses zwischen einer ersten Elektrode (101, 108, 501) und einer zweiten Elektrode (106, 502) als Teil eines Kondensators die Polarisation der teilweise ferroelektrischen Schicht (103, 203, 204, 303, 304, 503) mit mindestens zwei einzelnen ferroelektrischen Domänen (103a, 103b, 103c, 103d, 103e, 203a, 204a, 303a, 304a) mittels einer transienten Strommessung bestimmt werden kann.
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